特許 5694505 電力半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5694505

(24)【登録日】2015年2月13日

(45)【発行日】2015年4月1日

(54)【発明の名称】電力半導体デバイス

(51)【国際特許分類】

   H01L 29/739 20060101AFI20150312BHJP

   H01L 29/78 20060101ALI20150312BHJP

【ＦＩ】

   H01L29/78 655F

   H01L29/78 653A

   H01L29/78 652K

   H01L29/78 652N

   H01L29/78 652E

   H01L29/78 652F

   H01L29/78 652S

   H01L29/78 655G

【請求項の数】14

【全頁数】19

(21)【出願番号】特願2013-500488(P2013-500488)

(86)(22)【出願日】2011年3月23日

(65)【公表番号】特表2013-522924(P2013-522924A)

(43)【公表日】2013年6月13日

(86)【国際出願番号】EP2011054423

(87)【国際公開番号】WO2011117285

(87)【国際公開日】20110929

【審査請求日】2014年2月4日

(31)【優先権主張番号】10157392.1

(32)【優先日】2010年3月23日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】505063441

【氏名又は名称】アーベーベー・テヒノロギー・アーゲー

(74)【代理人】

【識別番号】100108855

【弁理士】

【氏名又は名称】蔵田 昌俊

(74)【代理人】

【識別番号】100109830

【弁理士】

【氏名又は名称】福原 淑弘

(74)【代理人】

【識別番号】100088683

【弁理士】

【氏名又は名称】中村 誠

(74)【代理人】

【識別番号】100103034

【弁理士】

【氏名又は名称】野河 信久

(74)【代理人】

【識別番号】100095441

【弁理士】

【氏名又は名称】白根 俊郎

(74)【代理人】

【識別番号】100075672

【弁理士】

【氏名又は名称】峰 隆司

(74)【代理人】

【識別番号】100140176

【弁理士】

【氏名又は名称】砂川 克

(72)【発明者】

【氏名】ラヒモ、ムナフ

(72)【発明者】

【氏名】コプタ、アルノスト

(72)【発明者】

【氏名】フォン・アルクス、クリストフ

(72)【発明者】

【氏名】アンデンナ、マクシ

【審査官】 大橋 達也

(56)【参考文献】

【文献】 特開２００４−２０７４７６（ＪＰ，Ａ）

【文献】 特開２００９−１７０４８０（ＪＰ，Ａ）

【文献】 特開２００７−１３４６２５（ＪＰ，Ａ）

【文献】 特開２００８−２２７２３８（ＪＰ，Ａ）

【文献】 特開２００７−０９５８７４（ＪＰ，Ａ）

【文献】 特開平０６−２７５８１８（ＪＰ，Ａ）

【文献】 米国特許第０５６８９１４４（ＵＳ，Ａ）

【文献】 米国特許第０６３０３４１０（ＵＳ，Ｂ１）

【文献】 特開２００３−２５８２５３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

異なる導電性タイプのレイヤを備えた電力半導体デバイス（１）であって、これらのレイヤは、エミッタ側（１１）のエミッタ電極（２）と、エミッタ側（１１）の反対側に配置されたコレクタ側（１５）のコレクタ電極（２５）との間に配置され、
前記電力半導体デバイス（１）は、
− 第一の導電性タイプのドリフト・レイヤ（６）を有し、このドリフト・レイヤは、エミッタ側（１１）とコレクタ側（１５）との間に配置され、
− 第二の導電性タイプの第一のベース・レイヤ（４）を有し、この第一のベース・レイヤは、ドリフト・レイヤ（６）とエミッタ電極（２）との間に配置され、且つ、この第一のベース・レイヤ（４）は、エミッタ電極（２）と直接接触しており、
− 第一の導電性タイプの第一のソース領域（５）を有し、この第一のソース領域は、第一のベース・レイヤ（４）の中に埋め込まれてエミッタ側（１１）に配置され、エミッタ電極（２）と接触し、且つ、この第一のソース領域（５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有し、
− 複数の第一のゲート電極（３）を有し、これらの第一のゲート電極の各々は、第一の絶縁レイヤ（３１）により、第一のベース・レイヤ（４）、第一のソース領域（５）及びドリフト・レイヤ（６）から電気的に絶縁され、且つ、これらの第一のゲート電極（３）の各々は、第一のベース・レイヤ（４）と同一の平面の中に且つそれに対して横方向に配置され、ドリフト・レイヤ（６）の中に、第一のベース・レイヤ（４）と比べて深く伸び、チャネルが、エミッタ電極（２）、第一のソース領域（５）、第一のベース・レイヤ（４）と、ドリフト・レイヤ（６）との間に、形成可能であり、
− 当該電力半導体デバイスは、更に、第二の導電性タイプの第二のベース・レイヤ（４５）、第一の導電性タイプの第二のソース領域（５５）、及び第二のゲート電極（３５）を有していて、
ここで、第二のゲート電極（３５）は、二つの第一のゲート電極（３）間において、エミッタ側（１１）の上面に配置され、且つ、第二のゲート電極（３５）は、第二の絶縁レイヤ（３６）により、第二のベース・レイヤ（４５）、第二のソース領域（５５）及びドリフト・レイヤ（６）から電気的に絶縁され、
第二のソース領域（５５）は、第二のベース・レイヤ（４５）の中に埋め込まれてエミッタ側（１１）に配置され、第二のゲート電極（３５）の下側の領域の中に伸び、且つ、この第二のソース領域（５５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有し、
第二のベース・レイヤ（４５）は、第一のベース・レイヤ（４）と同一の平面の中に且つそれに対して横方向に配置され、
第二のソース領域（５５）は、エミッタ電極（２）に対して直接接触せず、それによって、電荷キャリアが、エミッタ電極（２）から、第二のソース領域（５５）、第二のベース・レイヤ（４５）の中を通って、ドリフト・レイヤ（６）へ、その中を通って直接流れることが可能であるところのチャネルが、形成可能でないようになっており、
当該電力半導体デバイスは、複数の第一のゲート電極（３）を有していること、及び、
第一のソース領域（５）と第二のソース領域（５５）は、接続ソース領域（５８）により互い対して接続され、この接続ソース領域は、そのような二つの第一のゲート電極（３）の間に配置され、それにより、これら二つの第一のゲート電極（３）を分離すること、
を特徴とする電力半導体デバイス（１）。

【請求項2】

第一のゲート電極（３）と第二のゲート電極（３５）は、電気的に接続されている、請求項１に記載の電力半導体デバイス（１）。

【請求項3】

ドリフト・レイヤ（６）と比べて高いドーピング濃度を備えた、第一の導電性タイプのバッファ・レイヤ（８）は、ドリフト・レイヤ（６）とコレクタ電極（２５）との間に配置されている、請求項１または２に記載の電力半導体デバイス（１）。

【請求項4】

当該電力半導体デバイスは、ドリフト・レイヤ（６）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置された、第二の導電性タイプのコレクタ・レイヤ（７）を更に有し、または、
当該電力半導体デバイスは、ドリフト・レイヤ（６）と比べて高いドーピング濃度を備えた第一の導電性タイプのバッファ・レイヤ（８）、及び第二の導電性タイプのコレクタ・レイヤ（７）を更に有していて、このバッファ・レイヤ（８）は、ドリフト・レイヤ（６）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置され、このコレクタ・レイヤは、バッファ・レイヤ（８）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置されている、請求項１または２に記載の電力半導体デバイス（１）。

【請求項5】

第二のソース領域（５５）は、第一の絶縁レイヤ（３１）まで伸びている、請求項１から４の何れか１項に記載の電力半導体デバイス（１）。

【請求項6】

第二のソース領域（５５）は、第二のベース・レイヤ（４５）により、第一の絶縁レイヤ（３１）から分離されている、請求項１から４の何れか１項に記載の電力半導体デバイス（１）。

【請求項7】

第二のソース領域（５５）は、エミッタ電極（２）に対して電気的に接続されている、請求項１から６の何れか１項に記載の電力半導体デバイス（１）。

【請求項8】

第二のソース領域（５５）は、エミッタ電極（２）から分離されている、請求項１から６の何れか１項に記載の電力半導体デバイス（１）。

【請求項9】

当該電力半導体デバイスは、第一の導電性タイプの第一の領域（７５）を更に有していて、この第一の領域は、コレクタ・レイヤ（７）に対して横方向にコレクタ側（５）に配置され、且つ、この第一の領域（７５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有している、請求項１から８の何れか１項に記載の電力半導体デバイス（１）。

【請求項10】

当該電力半導体デバイスは、第一の導電性タイプのエンハンスメント・レイヤ（９，９’）を更に有していて、このエンハンスメント・レイヤは、ドリフト・レイヤ（６）と、第一及び第二のベース・レイヤ（４，４５）の内の少なくとも一方または両方との間に配置され、それにより、それらを分離する、請求項１から９の何れか１項に記載の電力半導体デバイス（１）。

【請求項11】

当該電力半導体デバイスは、第二の導電性タイプの第三のベース・レイヤ（４９，４９’）を更に有していて、この第三のベース・レイヤは、ドリフト・レイヤ（６）と、第一のベース・レイヤ（４）の下側のエンハンスメント・レイヤ（９）、第二のベース・レイヤ（４５）、または、第一及び第二のベース・レイヤ（４，４５）の両方との間に配置され、それにより、それらを分離する、請求項１０に記載の電力半導体デバイス（１）。

【請求項12】

当該電力半導体デバイスは、複数の第一のゲート電極（３）を有し、且つ、
第一のベース・レイヤ（４）と第二のベース・レイヤ（４５）は、接続ベース・レイヤ（４８）により互いに接続され、この接続ベース・レイヤは、そのような二つの第一のゲート電極（３）の間に配置され、それにより、前記二つの第一のゲート電極（３）を分離する、請求項１から１１の何れか１項に記載の電力半導体デバイス（１）。

【請求項13】

当該電力半導体デバイスは、第一のベース・レイヤ（４）及び第二のベース・レイヤ（４５）と比べて高いドーピング濃度を備えた、第二の導電性タイプのバー（４７）を更に有していて、このバー（４７）は、エミッタ側（１１）に配置され、且つ、このバー（４７）で、第一のソース領域（５）及び第二のソース領域（５５）、ベース・レイヤ（４，４５）及び第一のゲート電極（３）を終結する、請求項１から１２の何れか１項に記載の電力半導体デバイス（１）。

【請求項14】

前記バー（４７）は、第二のゲート電極（３５）により、少なくとも部分的にまたは完全に覆われている、請求項１３に記載の電力半導体デバイス（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力半導体デバイスの分野に係る。本発明は、請求項１の前置き部分に基づく、異なる導電性タイプのレイヤを備えた電力半導体デバイスに係る。

【背景技術】

【0002】

図１に、プレーナー・ゲート電極を備えた従来技術のＩＧＢＴを示す。このＩＧＢＴは、四層構造を備えたデバイスであって、これらの四層は、エミッタ側１１のエミッタ電極２と、エミッタ側１１の反対側に配置されたコレクタ側１５のコレクタ電極２５との間に、配置されている。（ｎ−）ドープされたドリフト・レイヤ６が、エミッタ側１１とコレクタ側１５との間に配置されている。ｐドープされたプレーナー・ベース・レイヤ４０５が、ドリフト・レイヤ６とエミッタ電極２との間に配置され、このプレーナー・ベース・レイヤ４０５は、エミッタ電極２と電気的に直接接触する状態にある。プレーナー型のｎドープされたソース領域５０５が、プレーナー・ベース・レイヤ４０５の中に埋め込まれたエミッタ側１１に配置され、エミッタ電極２と接触する。

【0003】

プレーナー・ゲート電極３０５が、エミッタ側１１の上面に配置されている。このプレーナー・ゲート電極３０５は、プレーナー絶縁レイヤ３０６により、プレーナー・ベース・レイヤ４０５、プレーナー・ソース領域５０５及びドリフト・レイヤ６から電気的に絶縁されている。更なる絶縁レイヤ３０９が、プレーナー・ゲート電極３０５とエミッタ電極２との間に配置されている。

【0004】

用語“プレーナー”または“トレンチ”ベース・レイヤ及び“プレーナー”または“トレンチ”ソース領域は、異なるデバイス・タイプに対して、レイヤを互いから識別するために使用されていて、特殊なデザインまたは更なる技術的な意味を意味するものではない。

【0005】

そのようなプレーナーＭＯＳのセル・デザインは、ＢｉＭＯＳタイプのスイッチのコンセプトに適用されたときに、多数の弱点を有している。このデバイスは、複数の効果に起因して、高いオン状態の損失を有している。このプレーナー・デザインは、横方向のＭＯＳチャネルをもたらし、それは、セルの近傍での電荷拡大（charge spreading）（ＪＦＥＴ効果とも呼ばれている）の影響を受ける。それ故に、プレーナー・セルは、低いキャリア・エンハンスメントを示す。更にまた、横方向のチャネル・デザインに起因して、プレーナー・デザインは、ＭＯＳチャネルからの悪い電子の広がり（electron spreading）のために、ホール・ドレイン効果（hole drain effect）（ＰＮＰ効果）の影響も受ける。セルの間の領域は、ＰｉＮダイオード部分のために、 強い電荷エンハンスメントをもたらす。このＰｉＮ効果は、しかしながら、低いセル充填密度（領域の中のセルの数が少ない）を備えた高電圧デバイスにおいては、ポジティブな影響のみを示すことが可能である。チャネル抵抗の減少を実現するために、プレーナー・デバイスは、より少ないセル充填密度で作られ、それは、狭いピッチ（二つのセルの間の距離）により補償されることのみが可能であり、それ故に、ＰｉＮ効果を減少させることになる。

【0006】

ブロッキング容量に関して、プレーナー・デザインは、セルでの及びセルの間での、低いピーク電場に起因して、良好なブロッキング容量をもたらす。

【0007】

プレーナー・デザインは、ゲート電極の下側の大きなＭＯＳ蓄積領域、及び大きな関係するキャパシタンスを有することが可能である。それにも拘わらず、このデバイスは、ミラー・キャパシタンスの減少のために、セルの間のフィールド・オキサイド・タイプのレイヤの適用に起因して、良好な制御性を示す。それ故に、良好な制御性及び低いスイッチング損失が、プレーナー・デザインに対して実現されることが可能である。

【0008】

更にまた、プレーナー・デザインにおけるセル密度は、要求される短絡電流に対して容易に調整されることが可能である。

【0009】

その結果として、上述の全ての効果を考慮に入れると、先行技術のプレーナー・セルは、フィールド・オキサイド・レイヤを用いて、非常に狭いセル及び広いピッチを適用する。

【0010】

プレーナー・デザインの代わりに、図２の中に示されているようなトレンチＭＯＳセル・デザインが導入されている。このデザインにおいて、トレンチ・ゲート電極３００が、トレンチ絶縁レイヤ３０１により、トレンチ・ベース・レイヤ４００、トレンチ・ソース領域５００及びドリフト・レイヤ６から電気的に絶縁されている。トレンチ・ゲート電極３００は、トレンチ・ベース・レイヤ４００と同一の平面の中に且つそれに対して横方向に配置され、ドリフト・レイヤ６の中に、トレンチ・ベース・レイヤ４００と比べて深く伸びている。

【0011】

そのようなトレンチ・ゲート電極のデザインでは、オン状態の損失がより低くなる。その理由は、トレンチ・デザインが、縦方向のＭＯＳチャネルをもたらすからであり、この縦方向のＭＯＳチャネルは、縦方向への、電子の強化された注入をもたらし、セルの近傍での電荷拡大（いわゆるＪＦＥＴ効果）からの欠点の影響を受けない。それ故に、トレンチ・セルは、より低い損失のために、大幅に改善されたキャリア・エンハンスメントを示す。縦方向のチャネル・デザインに起因して、トレンチはまた、より少ないホール・ドレイン効果（ＰＮＰ効果）をもたらし、それは、ＭＯＳチャネルからの改善された電子の広がりに起因している。トレンチの底部に、蓄積レイヤがあり、この蓄積レイヤは、ＰＩＮダイオード部分のために、強い電荷エンハンスメントをもたらす。それ故に、広いおよび／または深いトレンチは、最適な性能を示す。

【0012】

トレンチ・デザインは、減少されたチャネル抵抗のために、大きなセル充填密度をもたらす。トレンチ・デザインは、しかしながら、高いピーク電場に起因して、トレンチ底部の隅の近傍での、より低いブロッキング容量の影響を受ける。トレンチ・デザインは、大きなＭＯＳ蓄積領域及びそれに伴うキャパシタンスを有していて、ミラー・キャパシタンスの減少のために、トレンチの中にフィールド・オキサイド・タイプのレイヤを付けることは、困難である。それ故に、このデバイスは、悪い制御性及び高いスイッチング損失をもたらす。更にまた、トレンチ・デザインにおける高いセル密度は、高い短絡電流をもたらすことになる。

【0013】

“Trench emitter IGBT with lateral and vertical MOS channels”（Proc. 23-rd Internat. Conf. on Microelectronics （MIEL 2002）, 163-166）（“横方向の及び縦方向のＭＯＳチャネルを備えたトレンチ・エミッタＩＧＢＴ”）”の中に、ＩＧＢＴが説明されていて、このＩＧＢＴは、一つのデバイスの中に、トレンチ・ゲート電極及びプレーナー・ゲート電極を有している。しかしながら、プレーナー及びトレンチ・ゲートのデザインの完全な適用に起因して、即ち、チャネルが、トレンチ・ゲート電極で並びにプレーナー・ゲート電極で、エミッタ電極とドリフト・レイヤとの間に形成可能であるために、プレーナー及びトレンチ・ゲート・デザインの弱点が、結合されたデザインのデバイスにおいても、依然として存在する。

【先行技術文献】

【非特許文献】

【0014】

【非特許文献1】“Trench emitter IGBT with lateral and vertical MOS channels”（Proc. 23-rd Internat. Conf. on Microelectronics （MIEL 2002）, 163-166）

【発明の概要】

【0015】

本発明の目的は、減少されたオン状態の損失、改善されたブロッキング容量、低いホールのドレナージ（drainage of holes）、及び良好な制御性を備えた、電力半導体デバイスを提供することにある。

【0016】

この問題は、請求項１の特徴を備えた半導体デバイスにより解決される。

【0017】

本発明の電力半導体デバイスは、異なる導電性タイプのレイヤを有していて、これらのレイヤは、エミッタ側のエミッタ電極と、エミッタ側の反対側に配置されたコレクタ側のコレクタ電極との間に配置され、これらのレイヤは、
− 第一の異なる導電性タイプのドリフト・レイヤを有し、
− エミッタ側とコレクタ側との間に配置され第一の異なる導電性タイプのドリフト・レイヤを有し、
− 第二の異なる導電性タイプの第一のベース・レイヤを有し、この第一のベース・レイヤは、ドリフト・レイヤとエミッタ電極との間に配置され、且つ、この第一のベース・レイヤは、エミッタ電極と電気的に直接接触する状態にあり、
− 第一の異なる導電性タイプの第一のソース領域を有し、この第一のソース領域は、第一のベース・レイヤの中に埋め込まれたエミッタ側に配置されて、エミッタ電極と接触し、且つ、この第一のソース領域は、ドリフト・レイヤと比べて高いドーピング濃度を有し、
− 第一のゲート電極を有し、この第一のゲート電極は、第一の絶縁レイヤにより、第一のベース・レイヤ、第一のソース領域及びドリフト・レイヤから電気的に絶縁され、且つ、この第一のゲート電極は、第一のベース・レイヤと同一の平面の中に且つそれに対して横方向に配置され、且つ、ドリフト・レイヤの中に、第一のベース・レイヤと比べて深く伸び、チャネルが、エミッタ電極、第一のソース領域、第一のベース・レイヤと、ドリフト・レイヤとの間に、形成可能であり、
− 第二の異なる導電性タイプの第二のベース・レイヤを有し、
− 第一の異なる導電性タイプの第二のソース領域を有し、
− 第二のゲート電極を有し、この第二のゲート電極は、エミッタ側の上面に配置され、且つ、第二のゲート電極は、第二の絶縁レイヤにより、第二のベース・レイヤ、第二のソース領域及びドリフト・レイヤから絶縁され、
第二のソース領域は、第二のベース・レイヤの中に埋め込まれたエミッタ側に配置され、且つ、第二のゲート電極の下側の領域の中に伸び、この第二のソース領域は、ドリフト・レイヤと比べて高いドーピング濃度を有し、
ここで、第二のベース・レイヤは、第一のベース・レイヤと同一の平面の中に且つそれに対して横方向に配置され、
第二のソース領域は、エミッタ電極に対して直接接続されておらず、それによって、電荷キャリアが、エミッタ電極から、第二のソース領域、第二のベース・レイヤの中を通って、ドリフト・レイヤへ、その中を通って直接流れることが可能であるところのチャネルが、形成可能でないようになっている。

【0018】

本発明の半導体デバイスは、プレーナー及びトレンチＭＯＳセルの両方を、減少されたオン状態の損失、改善されたブロッキング及び良好な制御性に関して、両方のデザインの優位性を得るために、単一の構造の中に統合する。

【0019】

プレーナー・ゲート・デザイン（セルの間の領域）及びトレンチ・デザイン（セル自身）の優位性が、本発明の半導体デバイスの中で結合されることが可能であり、これに対して、高い損失、ＪＦＥＴ効果、ＰＮＰ及びＰｉＮ効果、トレンチ・セルの間の中間スペースなどのような、プレーナー・セル領域の弱点が、取り除かれる。プレーナー・セルの間の領域の中で、良好な電荷エンハンスメントが確保されることが可能である。この効果は、もし、プレーナー強化されたレイヤが存在する場合には、更に顕著になる。プレーナー・ゲート構造に起因して、ターンオフの間の電荷抽出のために良好な電場拡大、及びターンオンの間の良好な制御性がもたらされる。他方、トレンチ・セル・デザインは、良好な電子注入プロファイル、及び低いホール・ドレイン効果を備えた拡大をもたらす。

【0020】

稠密に充填されたセル・チャネル密度が、半分のセル当り三つのチャネルまでの、得られることが可能である。それにも拘わらず、密度は、セルの間のピッチを介して、または、ソース領域に構造を与えることにより、または、ＭＯＳチャネルのパラメータを調整することにより、または、トレンチの内の一つまたはプレーナー・チャネルの内の一つを取り除くことにより、コントロールされることが可能である。

【0021】

ソース領域は、直接に、またはＭＯＳチャネルを介して、またはプレーナー・セル部分自身の中でも、第三の次元において接続されることが可能である。ベース・レイヤは、プレーナー・セルにおいてラッチアップを回避するため、第三の次元の中でまたは直接に、同様なやり方で接続されることもまた可能である。

【0022】

更にまた、この電力半導体デバイスは、容易に製造することが可能であり、その理由は、本発明のデザインは、自己整列プロセスに基づいて製造されることが可能であり、それは、強化されたレイヤ構造を適用することの可能性、及び、エミッタ・スイッチド・サイリスタ構造（emitter switched structures）、及び多数の可能である組み合わせの中での逆伝導デザインなどのような、複数の異なるデバイス・タイプに本発明の構造を適用することの可能性を有している。この電力半導体デバイスはまた、トレンチ及びプレーナー・チャネルのために、異なるＭＯＳチャネル・パラメータ（閾値電圧（Ｖｔｈ）、ピンチ・オフ電圧（Ｖｐ）及びゲート−エミッタ・コンダクタンス（ｇｆｓ））を提供し、従って、それらのパラメータを別個に最適化する可能性をもたらす。本発明のデザインは、完全なまたは部分的なストライプに対して適切であるが、しかし、セル状のデザインにおいても実現されることが可能である。

【0023】

本願発明に基づく更なる優位性は、従属請求項から明らかになるであろう。

【図面の簡単な説明】

【0024】

【図1】図１は、従来技術に基づくプレーナー・ゲート電極を備えたＩＧＢＴを示している。

【図2】図２は、従来技術に基づくトレンチ・ゲート電極〜を備えたＩＧＢＴを示している。

【図3】図３は、本発明に基づく非パンチスルーＩＧＢＴの第一の代表的な実施形態を示している。

【図4】図４は、本発明に基づくパンチスルーＩＧＢＴの他の代表的な実施形態を示している。

【図5】図５は、本発明に基づく逆伝導ＩＧＢＴの他の代表的な実施形態を示している。

【図6】図６は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図7】図７は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図8】図８は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図9】図９は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図10】図１０は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図11】図１１は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図12】図１２は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図13】図１３は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図14】図１４は、本発明の半導体デバイスの他の代表的な実施形態の詳細を示している。

【図15】図１５は、本発明の半導体デバイスの他の代表的な実施形態のエミッタ側の上面図を示している。

【図16】図１６は、エミッタ電極及び第二のゲート電極を含む、本発明の半導体デバイスの他の代表的な実施形態のエミッタ側の上面図を示している。

【図17】図１７は、図１５に基づく半導体デバイス代表的な実施形態に対する、切断線Ａ−Ａに沿う断面図を示している。

【図18】図１８は、図１５に基づく半導体デバイスの異なる代表的な実施形態に対する、切断線Ｂ−Ｂに沿う断面図を示している。

【図19】図１９は、図１５に基づく半導体デバイスの異なる代表的な実施形態に対する、切断線Ｂ−Ｂに沿う断面図を示している。

【図20】図２０は、図１５に基づく半導体デバイスの異なる代表的な実施形態に対する、切断線Ｃ−Ｃに沿う断面図を示している。

【図21】図び２１は、図１５に基づく半導体デバイスの異なる代表的な実施形態に対する、切断線Ｃ−Ｃに沿う断面図を示している。

【図22】図２２は、半導体デバイスの他の代表的な実施形態の断面の上面図を示している。

【発明を実施するための形態】

【0025】

本発明の主題は、以下のテキストにおいて、添付図面を参照しながら、より詳細に説明される。

【0026】

図面の中で使用されている参照符号及びそれらの意味は、参照符号のリストの中にまとめられている。一般的に、同様なまたは同様に機能する部分には、同一の参照符号が与えられている。説明された実施形態は、例として意図されていて、本発明を限定するものではない。

【0027】

図３は、四層構造を備えた（ｐｎｐｎ）絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）の形態の、本発明の電力半導体デバイス１の第一の実施形態を示している。複数のレイヤが、エミッタ側１１のエミッタ電極２と、エミッタ側１１の反対側に配置されたコレクタ側１５のコレクタ電極３との間に配置されている。このＩＧＢＴは、以下のレイヤを有している：
− （ｎ−）ドープされたドリフト・レイヤ６、このドリフト・レイヤは、エミッタ側１１とコレクタ側１５との間に配置されている；
− Ｐドープされた第一のベース・レイヤ４、この第一のベース・レイヤは、ドリフト・レイヤ６とエミッタ電極２の間に配置され、且つ、この第一のベース・レイヤ４は、エミッタ電極２と電気的に直接接触する状態にある；
− ｎドープされた第一のソース領域５、この第一のソース領域は、第一のベース・レイヤ４の中に埋め込まれたエミッタ側１１に配置され、エミッタ電極２と接触し、且つ、この第一のソース領域５は、ドリフト・レイヤ６と比べて高いドーピング濃度を有している；
− 第一のゲート電極３、この第一のゲート電極は、第一の絶縁レイヤ３１により、第一のベース・レイヤ４、第一のソース領域５及びドリフト・レイヤ６から電気的に絶縁され、且つ、この第一のゲート電極３は、第一のベース・レイヤ４と同一の平面の中に且つそれに対して横方向に配置され、ドリフト・レイヤ６の中に、第一のベース・レイヤ４と比べて深く伸び、チャネルが、エミッタ電極２、第一のソース領域５、第一のベース・レイヤ４と、ドリフト・レイヤ６との間に、形成可能である；
− 第二のｎドープされたソース領域５５；
− 第二のゲート電極３５、この第二のゲート電極は、エミッタ側１１の上面に配置され、ここで、エミッタ側は、第二の絶縁レイヤ３６により、第二のベース・レイヤ４５、第二のソース領域５５及びドリフト・レイヤ６から電気的に絶縁されている；
第二のソース領域５５は、第二のベース・レイヤ４５の中に埋め込まれたエミッタ側１１に配置され、第二のゲート電極の下側の領域３５の中に伸び、且つ、この第二のソース領域５５は、ドリフト・レイヤ６と比べて高いドーピング濃度を有している；
このＩＧＢＴの特徴は、
第二のベース・レイヤ４５が、第一のベース・レイヤ４と同一の平面の中に且つそれに対して横方向に配置されていること、及び、
第二のソース領域５５が、エミッタ電極２に対して直接接続されておらず、それによって、電荷キャリアが、エミッタ電極２から、第二のソース領域５５、第二のベース・レイヤ４５の中を通って、ドリフト・レイヤ６へ、その中を通って直接流れることが可能であるところのチャネルが形成可能でないようになっている、と言うことである。

【0028】

第一のゲート電極３（トレンチ・ゲート電極）でのチャネルは、エミッタ電極２、第一のソース領域５、第一のベース・レイヤ４と、ドリフト・レイヤ６との間に、形成可能であって、電力半導体デバイスの運転の間に形成される。第二のゲート電極３５（プレーナー・ゲート電極）で、そのようなチャネルは形成されない。その理由は、エミッタ電極２が、第二のソース領域５５に取り付けられていないからである。

【0029】

第一のゲート電極３及び第二のベース・レイヤ４５のために、先に言及した平面は、エミッタ側１１に対して平行に伸びる平面である。もし、第二のソース領域５５が、第一の絶縁レイヤ３１まで伸びている場合には、第一のゲート電極３は、当然にまた、第二のベース・レイヤ４５から、及び第二のソース領域５５から、電気的に絶縁される。

【0030】

図１の中に示されているように、電力半導体デバイスがＩＧＢＴである場合には、Ｐドープされたコレクタ・レイヤ７は、ドリフト・レイヤ６とコレクタ電極２５との間で、コレクタ側１５に配置される。

【0031】

当然に、本発明のデバイスが、第二のゲート電極と異なる数の第一のゲート電極を有していると言うこともまた、可能である。本発明は、少なくとも一つの第一のトレンチ・ゲート電極３及び少なくとも一つの第二のプレーナー・ゲート電極３５を有しているデバイスに向けられている。

【0032】

典型的に、第三の絶縁レイヤ３９が第二のゲート電極３５の上側に配置され、この第三の絶縁レイヤ３９により、ゲート電極３５が覆われ、そしてそれにより、エミッタ電極２から電気的に絶縁される。第一のゲート電極３もまた、典型的に、第三の絶縁レイヤによりエミッタ側１１で覆われる。

【0033】

図４の中に示されているように、このデバイス１は、ドリフト・レイヤ６と比べて高いドーピング濃度を備えたｎドープされたバッファ・レイヤ８を更に有していても良く、このバッファ・レイヤは、ドリフト・レイヤ６とコレクタ電極２５との間に配置されている。図４の中のデバイスなどのような、コレクタ・レイヤ７を備えたＩＧＢＴのために、バッファ・レイヤ８は、（ｎ−）ドープされたドリフト・レイヤ６と、Ｐドープされたコレクタ・レイヤ７との間に配置される。

【0034】

本発明のゲート電極のデザインは、図５の中に示されているように、逆伝導ＩＧＢＴなどのような、複数の異なる半導体のタイプに適用されることが可能であって、その中で、第一のｎドープされた領域７５は、コレクタ・レイヤ７に対して横方向に且つそれと同一の平面の中で、コレクタ側１５に配置され。ここで、“同一の平面”とは、コレクタ側１５に対して平行な平面として理解されるべきである。第一の領域７５は、ドリフト・レイヤ６と比べて高いドーピング濃度を有している。それは、ＭＯＳＦＥＴに適用されることもまた可能であり、即ち、ドリフト・レイヤ６と、オプションとしてバッファ・レイヤ８と、それから、コレクタ電極２５と、を備えた（即ち、コレクタ・レイヤを有していないデバイス）に、適用されることもまた可能である。

【0035】

本発明の半導体デバイスは、一つのプレーナー・ゲート電極及び複数のトレンチ・ゲート電極を備えた、ゲート電極のデザインを有していても良い。そのようなデバイスは、図４及び６の中に示されていて、一般的に、プレーナー・ゲート電極と比べて、多数のトレンチ・ゲート電極を備えている。セル充填密度（領域の中のセルの数）は、複数のトレンチ・ゲート電極を加えることにより、大幅に増大されることが可能であり、そして、プレーナー・ゲート電極の存在のポジティブな効果、例えば、良好なブロッキング容量、制御性及び低いスイッチング損失などが、依然として維持されることが可能である。第二のベース・レイヤをエミッタ電極に接続することないことにより、トレンチ・チャネルがプレーナー・チャネルから電荷を流出させることが回避される。

【0036】

図６から１４は、本発明の半導体デバイスのエミッタ側１１をより詳細に示している。図の簡潔性を確保するために、エミッタ電極２は図面の中に示されていない。

【0037】

図７から９は、他の代表的な実施形態を示していて、それらの中で、本発明のデバイスは、ｎドープされたエンハンスメント・レイヤ９，９’を更に有していて、このは、ドリフト・レイヤ６と比べて高いドーピング濃度を有している。エンハンスメント・レイヤ９，９’は、ドリフト・レイヤ６と、第一のベース・レイヤ４（図９の中に示されたエンハンスメント・レイヤ９）、第二のベース・レイヤ４５（図８の中に示されたエンハンスメント・レイヤ９’）、または第一のベース・レイヤ４並びに第二のベース・レイヤ４５（図７の中に示されたエンハンスメント・レイヤ９及び９’）の何れかとの間に配置され、それによりそれらを分離する。

【0038】

そのようなエンハンスメント・レイヤ９，９’に加えて、このデバイスは、Ｐドープされた第三のベース・レイヤ４９，４９’を更に有していても良く、この第三のベース・レイヤは、ドリフト・レイヤ６と、第一のベース・レイヤ４の下側のエンハンスメント・レイヤ９、第二のベース・レイヤ４５、または、第一及び第二のベース・レイヤ４，４５の両方との間に配置され、それによりそれらを分離する。図１０の中に示されているように、エンハンスメント・レイヤ９，９’並びに第三のベース・レイヤ４９，４９’は、ドリフト・レイヤ６と、第一のベース・レイヤ４並びに第二のベース・レイヤ４５との間に配置されでも良い。

【0039】

その代わりに、図１１の中に示されているように、エンハンスメント・レイヤ９のみが、第一のベース・レイヤ４の下側に配置され、これに対して、エンハンスメント・レイヤ９’並びに第三のベース・レイヤ４９’は、第二のベース・レイヤ４５の下側に配置される。

【0040】

他の代替形態において、図１２の中に示されているように、エンハンスメント・レイヤ９’のみが、第二のベース・レイヤ４５の下側に配置されても良く、これに対して、エンハンスメント・レイヤ９並びに第三のベース・レイヤ４９は、第一のベース・レイヤ４の下側に配置される。

【0041】

図１３の中に示されているように、エンハンスメント・レイヤ９’及び第三のベース・レイヤ４９’の何れもが、第二のベース・レイヤ４５の下側に配置されないこともまた、可能であり、これに対して、第一のベース・レイヤ４の下側に、エンハンスメント・レイヤ９並びに第三のベース・レイヤ４９が配置される。当然に、第一のベース・レイヤ４の下側にレイヤ９、４９を有さずに、第二のベース・レイヤ４５の下側に両方レイヤ９’，４９’を有する、他の可能性もまた、実現されることが可能である。

【0042】

更に他の代表的な実施形態において、図１４の中に示されているように、第二のソース領域５５は、第二のベース・レイヤ４５により第一の絶縁レイヤ３１から分離され、それによって、このデバイスは、半分のセル当り二つの導電性のチャネルを有するようになり、これに対して、例えば、図３または６の中に示されているようなデバイスにおいては、半分のセルが、半分のセル当り三つのチャネルを有している。それらのチャネルは、図３の中に、“電子”によりマークされた矢印により示されている。一個半のセルは、三つの右方向の矢印を有している。

【0043】

同様に、プレーナー・チャネルが、ハーフ・セルの中で取り除かれることが可能であり、それは、例えば、ソース領域をプレーナー・ゲート電極の下側の領域まで引き伸ばすことなく、ソース領域をエミッタ電極までを接続することなく、または、プレーナー・ゲート電極へのチャネルに対して使用可能なソース領域を完全に省略することにより、実現される。

【0044】

図１５は、上面に第二のゲート電極またはエミッタ電極が無い、エミッタ側１１の上面図を示している（図６の切断線Ｄ−Ｄに沿う図）。

【0045】

図１６の中にも、同様な図が示されているが、エミッタ電極２及び第二のゲート電極３５が示されている。図の簡潔性を確保するため、第二及び第三の絶縁レイヤ３６，３９は、これらの図面の中に含まれていない。

【0046】

図１７から２１は、図１６の切断線Ａ−Ａ，Ｂ−Ｂ及びＣ−Ｃに沿う、断面を示している。図１７は、第一及び第二のソース領域５，５５がその中で接続ソース領域５８により接続される断面を示している。接続ソース領域５８の領域の中に、第一のゲート電極が存在していない。それ故に、トレンチ・ゲート電極は、複数の第一のゲート電極３に分割される。複数の第一のゲート電極３は、第一のベース・レイヤ４と第二のベース・レイヤ４５との間で、一直線上に配置されても良く、そして、第一及び第二のソース領域５，５５は、接続ソース領域５８により互い対して接続され、それらの接続ソース領域は、そのような二つの第一のゲート電極３の間に配置され、それにより前記二つの第一のゲート電極３を分離する。第一のゲート電極の他の何れかの配置もまた、可能である。

【0047】

第一及び第二のベース・レイヤ４，４５もまた、同様なやり方で、この実施形態において接続されることが可能である。複数の第一のゲート電極３は、第一のベース・レイヤ４と第二のベース・レイヤ４５との間に、一直線上に配置されることが可能であり（あるいは他の何れかの配置）、そして、第一及び第二のベース・レイヤ４，４５は、接続ベース・レイヤ４８により互い対して接続され、これらの接続ベース・レイヤは、そのような二つの第一のゲート電極３の間に配置され、そしてそれにより前記二つの第一のゲート電極３を分割する。

【0048】

図１８は、図１６の線ｂ−ｂに沿う断面を示している。第二のソース領域５５は、デバイスの運転の間に導電性のチャネルが形成されることが可能であるように、第一の絶縁レイヤ３１並びに第二の絶縁レイヤ３６まで伸びている。

【0049】

その代わりに、図１９の中に示されているように、第一のソース領域３が、第一のゲート電極の側に配置され、この第一のゲート電極は、更なるエミッタ電極２’に対して電気的に接続される。第二のソース領域５５は、エミッタ電極２から分離され、典型的には、第二のソース領域５５を覆う第三の絶縁レイヤにより、及び第二のベース・レイヤ４５により分離され、この第二のベース・レイヤは、エミッタ側１１の平面の中で、第二のソース領域５５とエミッタ電極２’との間に配置され、且つこの第二のベース・レイヤに対してエミッタ電極２’が接続される。これは、エミッタ電極２’からプレーナー・ゲート電極３５の下側に、チャネルが形成可能でないと言うことを確保する。

【0050】

切断線Ｃ−Ｃに沿って、第一及び第二のゲート電極３，３５は、互いに対して電気的に接続されても良いと言うことが、図２０の中に示されている。そのような接続は、例えば、第二のゲート電極３５を、切断線Ｃ−Ｃの領域の中で、第一のゲート電極３の上方の領域まで伸ばすことにより、作られることが可能であり、それによって、第二のゲート電極は、第一のゲート電極３の上方に突出し、そしてそれにより、第一のゲート電極３と接触するようになる。他の実施形態において、この領域の中の第一のゲート電極３の幅が、ゲート電極３，３５が接触状態にあるように、伸ばされることもまた可能である。当然に、ゲート電極３，３５の接触領域の中で電気的な接触を実現するために、絶縁レイヤ３１，３６は、この領域の中で、ゲート電極３，３５の間に配置されることがない。

【0051】

第一及び第二のゲート電極３，３５、ソース領域５，５５及びベース・レイヤ４，４５は、必ずしも互い対して接続される必要は無い。第一及び第二のゲート電極３，３５が互い対して接続される場合には、その接続は、先に詳しく説明したように、デバイスの中に作られることが可能であるが、その接続は、例えば配線により、電気的な接続としてデバイスの外側に作られることもまた可能である。

【0052】

これらの図面の中の実施形態は、接続を実現するための、そしてそれにより、第一及び第二のゲート電極３，３５、ソース領域５，５５と、ベース・レイヤ４，４５との間の電気的な接触を実現するための、例としてのみ理解されるべきである。本発明は、これらの例により限定されるべきでなく、そして、そのような電気的な接触を実現するため何れかのやり方は、含まれるべきである。

【0053】

図２２は、更なる実施形態を示していて、その中で、半導体デバイス１は、第一及び第二のベース・レイヤ４，４５と比べて高いドーピング濃度を備えた、ｐドープされたバー（４７）を有している。バー（４７）は、エミッタ側１１に配置され、このバー（４７）で、第一及び第二のソース領域５，５５、ベース・レイヤ４，４５及び第一のゲート電極３が終結する。バー（４７）は、第二のゲート電極３５により、少なくとも部分的にまたは完全に覆われていても良いが、他の実施形態において、第二のゲート電極３５は、それがバー（４７）の上方に突出しないように、終結されても良い。この実施形態において、エミッタ及びゲート電極は、先に述べた種類の内の何れかに基づく、ベース・レイヤ及びソース領域に対して形成されることが可能である。エミッタ電極２及びゲート電極３５は、平面の中の破線により、図２２の中に示されていて、この破線に沿って、デバイスが、断面図に対して切断される。

【0054】

他の実施形態において、異なる導電性タイプが入れ替えられ、即ち、第一の異なる導電性タイプの全てのレイヤは、ｐタイプ（例えば、ドリフト・レイヤ６、第一及び第二のソース領域５，５５）であり、第二の異なる導電性タイプの全てのレイヤは、ｎタイプ（例えば、第一及び第二のベース・レイヤ４，４５）である。

【0055】

ここで留意すべきことは、“〜を有する（comprising）”との用語は、他の要素またはステップを排除しないと言うこと、また、不定冠詞“a”または“an”は、複数を排除しないと言うことである。また、異なる実施形態に関係して説明された要素が、結合されても良い。また、ここで留意すべきことは、請求項の中の参照符号は、請求項の範囲を限定するものとして解釈されるべきではないと言うことである。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
[１]異なる導電性タイプのレイヤを備えた電力半導体デバイス（１）であって、これらのレイヤは、エミッタ側（１１）のエミッタ電極（２）と、エミッタ側（１１）の反対側に配置されたコレクタ側（１５）のコレクタ電極（２５）との間に配置され、
− 第一の異なる導電性タイプのドリフト・レイヤ（６）を有し、このドリフト・レイヤは、エミッタ側（１１）とコレクタ側（１５）との間に配置され、
− 第二の異なる導電性タイプの第一のベース・レイヤ（４）を有し、この第一のベース・レイヤは、ドリフト・レイヤ（６）とエミッタ電極（２）との間に配置され、且つ、この第一のベース・レイヤ（４）は、エミッタ電極（２）と電気的に直接接触する状態にあり、
− 第一の異なる導電性タイプの第一のソース領域（５）を有し、この第一のソース領域は、第一のベース・レイヤ（４）の中に埋め込まれたエミッタ側（１１）に配置され、エミッタ電極（２）と接触し、且つ、この第一のソース領域（５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有し、
− 第一のゲート電極（３）を有し、この第一のゲート電極は、第一の絶縁レイヤ（３１）により、第一のベース・レイヤ（４）、第一のソース領域（５）及びドリフト・レイヤ（６）から電気的に絶縁され、且つ、この第一のゲート電極（３）は、第一のベース・レイヤ（４）と同一の平面の中に且つそれに対して横方向に配置され、ドリフト・レイヤ（６）の中に、第一のベース・レイヤ（４）と比べて深く伸び、チャネルが、エミッタ電極（２）、第一のソース領域（５）、第一のベース・レイヤ（４）と、ドリフト・レイヤ（６）との間に、形成可能であり、
− 当該電力半導体デバイスは、更に、第二の異なる導電性タイプの第二のベース・レイヤ（４５）、第一の異なる導電性タイプの第二のソース領域（５５）、及び第二のゲート電極（３５）を有していて、
ここで、第二のゲート電極（３５）は、エミッタ側（１１）の上面に配置され、且つ、第二のゲート電極（３５）は、第二の絶縁レイヤ（３６）により、第二のベース・レイヤ（４５）、第二のソース領域（５５）及びドリフト・レイヤ（６）から電気的に絶縁され、
第二のソース領域（５５）は、第二のベース・レイヤ（４５）の中に埋め込まれたエミッタ側（１１）に配置され、第二のゲート電極（３５）の下側の領域の中に伸び、且つ、この第二のソース領域（５５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有している、
電力半導体デバイス（１）において、
第二のベース・レイヤ（４５）は、第一のベース・レイヤ（４）と同一の平面の中に且つそれに対して横方向に配置されていること、及び、
第二のソース領域（５５）は、エミッタ電極（２）に対して直接接続されておらず、それによって、電荷キャリアが、エミッタ電極（２）から、第二のソース領域（５５）、第二のベース・レイヤ（４５）の中を通って、ドリフト・レイヤ（６）へ、その中を通って直接流れることが可能であるところのチャネルが、形成可能でないようになっていること、
を特徴とする電力半導体デバイス（１）。
[２]下記特徴を有する前記[１]に記載の電力半導体デバイス（１）、
第一のゲート電極（３）と第二のゲート電極（３５）は、電気的に接続されている。
[３]下記特徴を有する前記[１]または[２]に記載の電力半導体デバイス（１）、
ドリフト・レイヤ（６）と比べて高いドーピング濃度を備えた、第一の異なる導電性タイプのバッファ・レイヤ（８）は、ドリフト・レイヤ（６）とコレクタ電極（２５）との間に配置されている。
[４]下記特徴を有する前記[１]または[２]に記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、ドリフト・レイヤ（６）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置された、第二の異なる導電性タイプのコレクタ・レイヤ（７）を更に有し、または、
当該電力半導体デバイスは、ドリフト・レイヤ（６）と比べて高いドーピング濃度を備えた第一の異なる導電性タイプのバッファ・レイヤ（８）、及び第二の異なる導電性タイプのコレクタ・レイヤ（７）を更に有していて、このバッファ・レイヤ（８）は、ドリフト・レイヤ（６）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置され、このコレクタ・レイヤは、バッファ・レイヤ（８）とコレクタ電極（２５）との間で、コレクタ側（１５）に配置されている。
[５]下記特徴を有する前記[１]から[４]の何れか１つに記載の電力半導体デバイス（１）、
第二のソース領域（５５）は、第一の絶縁レイヤ（３１）まで伸びている。
[６]下記特徴を有する前記[１]から[４]の何れか１つに記載の電力半導体デバイス（１）、
第二のソース領域（５５）は、第二のベース・レイヤ（４５）により、第一の絶縁レイヤ（３１）から分離されている。
[７]下記特徴を有する前記[１]から[６]の何れか１つに記載の電力半導体デバイス（１）、
第二のソース領域（５５）は、エミッタ電極（２）に対して電気的に接続されている。
[８]下記特徴を有する前記[１]から[６]の何れか１つに記載の電力半導体デバイス（１）、
第二のソース領域（５５）は、エミッタ電極（２）から電気的に絶縁されている。
[９]下記特徴を有する前記[１]から[８]の何れか１つに記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、第一の異なる導電性タイプの第一の領域（７５）を更に有していて、この第一の領域は、コレクタ・レイヤ（７）に対して横方向にコレクタ側（１５）に配置され、且つ、この第一の領域（７５）は、ドリフト・レイヤ（６）と比べて高いドーピング濃度を有している。
[１０]下記特徴を有する前記[１]から[９]の何れか１つに記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、第一の異なる導電性タイプのエンハンスメント・レイヤ（９，９’）を更に有していて、このエンハンスメント・レイヤは、ドリフト・レイヤ（６）と、第一及び第二のベース・レイヤ（４，４５）の内の少なくとも一方または両方との間に配置され、それにより、それらを分離する。
[１１]下記特徴を有する前記[１０]に記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、第二の異なる導電性タイプの第三のベース・レイヤ（４９，４９’）を更に有していて、この第三のベース・レイヤは、ドリフト・レイヤ（６）と、第一のベース・レイヤ（４）の下側のエンハンスメント・レイヤ（９）、第二のベース・レイヤ（４５）、または、第一及び第二のベース・レイヤ（４，４５）の両方との間に配置され、それにより、それらを分離する。
[１２]下記特徴を有する前記[１]から[１１]の何れか１つに記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、複数の第一のゲート電極（３）を有し、且つ、
第一のソース領域（５）と第二のソース領域（５５）は、接続ソース領域（５８）により互い対して接続され、この接続ソース領域は、そのような二つの第一のゲート電極（３）の間に配置され、それにより、これら二つの第一のゲート電極（３）を分離する。
[１３]下記特徴を有する前記[１]から[１２]の何れか１つに記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、複数の第一のゲート電極（３）を有し、且つ、
第一のベース・レイヤ（４）と第二のベース・レイヤ（４５）は、接続ベース・レイヤ（４８）により互い対して接続され、この接続ベース・レイヤは、そのような二つの第一のゲート電極（３）の間に配置され、それにより、前記二つの第一のゲート電極（３）を分離する。
[１４]下記特徴を有する前記[１]から[１３]の何れか１つに記載の電力半導体デバイス（１）、
当該電力半導体デバイスは、第一のベース・レイヤ（４）及び第二のベース・レイヤ（４５）と比べて高いドーピング濃度を備えた、第二の異なる導電性タイプのバー（４７）を更に有していて、このバー（４７）は、エミッタ側（１１）に配置され、且つ、このバー（４７）で、第一のソース領域（５）及び第二のソース領域（５５）、ベース・レイヤ（４，４５）及び第一のゲート電極（３）を終結する。
[１５]下記特徴を有する前記[１４]に記載の電力半導体デバイス（１）、
前記バー（４７）は、第二のゲート電極（３５）により、少なくとも部分的にまたは完全に覆われている。

【符号の説明】

【0056】

１・・・電力半導体デバイス、１１・・・エミッタ側、１５・・・コレクタ側、２・・・エミッタ電極、２５・・・コレクタ電極、３・・・第一のゲート電極、３１・・・第一の絶縁レイヤ、３５・・・第二のゲート電極、３６・・・第二の絶縁レイヤ、３９・・・第三の絶縁レイヤ、３００・・・トレンチ・ゲート電極、３０１・・・トレンチ絶縁レイヤ、３０５・・・プレーナー・ゲート電極、３０６・・・プレーナー絶縁レイヤ、３０９・・・更なる絶縁レイヤ、４・・・第一のベース・レイヤ、４５・・・第二のベース・レイヤ、４７・・・Ｐドープされたバー、４８・・・接続ベース・レイヤ、４９，４９’・・・第三のベース・レイヤ、４００・・・トレンチ・ベース・レイヤ、４０５・・・プレーナー・ベース・レイヤ、５・・・第一のソース領域、５５・・・第二のソース領域、５８・・・接続ソース領域、５００・・・トレンチ・ソース領域、５０５・・・プレーナー・ソース領域、６・・・ドリフト・レイヤ、７・・・コレクタ・レイヤ、７５・・・第一の領域、８・・・バッファ・レイヤ、９，９’・・・エンハンスメント・レイヤ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】