特許 5698299 ゲート駆動装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5698299

(24)【登録日】2015年2月20日

(45)【発行日】2015年4月8日

(54)【発明の名称】ゲート駆動装置

(51)【国際特許分類】

   H02M 1/08 20060101AFI20150319BHJP

【ＦＩ】

   H02M1/08 A

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2013-84792(P2013-84792)

(22)【出願日】2013年4月15日

(65)【公開番号】特開2013-230081(P2013-230081A)

(43)【公開日】2013年11月7日

【審査請求日】2013年4月15日

(31)【優先権主張番号】10-2012-0042883

(32)【優先日】2012年4月24日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】593121379

【氏名又は名称】エルエス産電株式会社

【氏名又は名称原語表記】ＬＳＩＳ ＣＯ．，ＬＴＤ．

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100165191

【弁理士】

【氏名又は名称】河合 章

(74)【代理人】

【識別番号】100151459

【弁理士】

【氏名又は名称】中村 健一

(72)【発明者】

【氏名】チョン ジェ ソク

(72)【発明者】

【氏名】ナム ギョン フン

(72)【発明者】

【氏名】カン スン ヒー

(72)【発明者】

【氏名】キム ジョン ベ

【審査官】 安食 泰秀

(56)【参考文献】

【文献】 特開平１１−０９７９９４（ＪＰ，Ａ）

【文献】 特開２０１０−２３９１１４（ＪＰ，Ａ）

【文献】 特開２００８−０２９１５５（ＪＰ，Ａ）

【文献】 特開２００８−０６６９２９（ＪＰ，Ａ）

【文献】 特開２００１−２２３５７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

第１スイッチング素子と、
前記第１スイッチング素子の電気容量を充電させる信号を出力する第２スイッチング素子と、
前記第２スイッチング素子と並列に接続され、前記第２スイッチング素子から出力される電圧の降下を防止する第３スイッチング素子と、
前記第１スイッチング素子の電気容量を放電させる信号を出力する第４スイッチング素子と、を含み、
前記第１スイッチング素子は絶縁ゲートバイポーラトランジスタであり、前記第２スイッチング素子及び前記第４スイッチング素子はＮＭＯＳトランジスタであり、前記第３スイッチング素子はＰＭＯＳトランジスタであり、
前記第２スイッチング素子がターンオフされたとき、前記第３スイッチング素子は、前記第１スイッチング素子の電気容量を充電することを特徴とする、ゲート駆動装置。

【請求項2】

パルス幅変調信号の入力を受けて前記第１スイッチング素子に電流を供給し、前記第１スイッチング素子を駆動させるドライバを更に含むことを特徴とする、請求項１に記載のゲート駆動装置。

【請求項3】

前記ドライバは、デッドタイムを置いて前記第２スイッチング素子及び前記第４スイッチング素子を駆動することを特徴とする、請求項２に記載のゲート駆動装置。

【請求項4】

前記ドライバは、前記第２スイッチング素子及び前記第３スイッチング素子をターンオンさせ、前記第４スイッチング素子をターンオフさせることを特徴とする、請求項３に記載のゲート駆動装置。

【請求項5】

前記ドライバは、前記第２スイッチング素子及び前記第３スイッチング素子をターンオフさせ、前記第４スイッチング素子をターンオンさせることを特徴とする、請求項３に記載のゲート駆動装置。

【請求項6】

前記第１スイッチング素子の電気容量は、前記絶縁ゲートバイポーラトランジスタのゲート電気容量であることを特徴とする、請求項１乃至５のうち、いずれか一項に記載のゲート駆動装置。

【請求項7】

前記第１スイッチング素子の電気容量は、前記第１スイッチング素子内で発生する寄生電気容量であることを特徴とする、請求項１に記載のゲート駆動装置。

【請求項8】

電源及びドライバを含むゲート駆動装置であって、
第１のＮＭＯＳトランジスタ、
第２のＮＭＯＳトランジスタ、
ＰＭＯＳトランジスタ、及び
絶縁ゲートバイポーラトランジスタを含み、
前記第１のＮＭＯＳトランジスタのドレイン端子は前記電源の端子及び前記ＰＭＯＳトランジスタに接続され、前記第１のＮＭＯＳトランジスタのゲート端子は前記ドライバに接続され、前記第１のＮＭＯＳトランジスタのソース端子は前記ＰＭＯＳトランジスタのドレイン端子、前記第２のＮＭＯＳトランジスタのドレイン端子、及び前記絶縁ゲートバイポーラトランジスタのゲート端子に接続され、
前記ＰＭＯＳトランジスタのゲート端子は前記ドライバに接続され、
前記第２のＮＭＯＳトランジスタのゲート端子は前記ドライバに接続され、
前記第２のＮＭＯＳトランジスタのソース端子及び前記絶縁ゲートバイポーラトランジスタのエミッタ端子は接地され、
前記第１のＮＭＯＳトランジスタがターンオフされたとき、前記ＰＭＯＳトランジスタは、前記絶縁ゲートバイポーラトランジスタの電気容量を充電することを特徴とする、ゲート駆動装置。

【請求項9】

前記ドライバは、前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタをターンオンさせ、前記第２のＮＭＯＳトランジスタをターンオフさせて、前記絶縁ゲートバイポーラトランジスタのゲート電気容量を充電することを特徴とする、請求項８に記載のゲート駆動装置。

【請求項10】

前記ドライバは、前記第１のＮＭＯＳトランジスタ及び前記ＰＭＯＳトランジスタをターンオフさせ、前記第２のＮＭＯＳトランジスタをターンオンさせて、前記絶縁ゲートバイポーラトランジスタのゲート電気容量を放電させることを特徴とする、請求項８に記載のゲート駆動装置。

【請求項11】

前記ドライバは、デッドタイムを置くことによって、前記第１のＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタと、前記第２のＮＭＯＳトランジスタとの間のアーム短絡を防止することを特徴とする、請求項８に記載のゲート駆動装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電力用半導体システムにおける絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を駆動するためのゲート駆動装置に関し、より詳しくは、電力用半導体システムにおける絶縁ゲートバイポーラトランジスタを駆動するための出力端構造を改善させたゲート駆動装置に関する。

【背景技術】

【0002】

インバータは、モータ及び各種電子機器分野を始めとして、産業全般に亘って広く使われている。インバータは、直流電圧を交流電圧に変換する装置であって、直流電圧を交流電圧に変換するためにスイッチング素子及びスイッチング素子を駆動するためのゲート駆動装置を含む。

【0003】

ゲート駆動装置を駆動するためのスイッチング素子には絶縁ゲートバイポーラトランジスタが多く使われている。絶縁ゲートバイポーラトランジスタは、エミッタ、コレクタ、及びゲート端子を含み、ゲート端子が絶縁されたトランジスタとして入力インピーダンスが高く、駆動が容易、簡単であり、かつ少数キャリア蓄積がないため、高速で動作可能な金属酸化膜電界効果トランジスタ（ＭＯＳＦＥＴ）の長所と、高圧、大電流も容易で、かつ低廉に製造できるバイポーラトランジスタ（ＢＪＴ）の長所とを結合したスイッチング素子である。絶縁ゲートバイポーラトランジスタは、入力電気容量が大きいため、インバータは入力パルス幅変調（ＰＷＭ）信号の電流量を増幅して、ゲートを駆動させるためのゲート駆動装置を必要とする。

【0004】

しかし、既存のゲート駆動装置は構造的な特性上、出力電圧が降下し、チップサイズが大きく、チップの値段が高いという問題があった。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、ゲート駆動装置の出力端の上方にＮＭＯＳとＰＭＯＳとを並列に接続し、下方にＮＭＯＳを接続することによって、出力電圧の降下を防止し、チップサイズを減少させるゲート駆動装置の提供を目的とする。

【課題を解決するための手段】

【0006】

本発明の一実施形態に従うゲート駆動装置は、第１スイッチング素子と、第１スイッチング素子の電気容量を充電する信号を出力する第２スイッチング素子と、第２スイッチング素子と並列に接続され、第２スイッチング素子から出力される電圧の降下を防止する第３スイッチング素子、及び第１スイッチング素子の電気容量を放電させる信号を出力する第４スイッチング素子を含む。

【0007】

第１スイッチング素子は絶縁ゲートバイポーラトランジスタであり、第２スイッチング素子及び第４スイッチング素子はＮＭＯＳトランジスタであり、第３スイッチング素子はＰＭＯＳトランジスタであってよい。

【0008】

ゲート駆動装置は、パルス幅変調信号の入力を受けて第１スイッチング素子に電流を供給し、第１スイッチング素子を駆動するドライバを更に含むことができる。

【0009】

ドライバは、デッドタイムを置いて第２スイッチング素子及び第４スイッチング素子を駆動することができる。

【0010】

ドライバは第２スイッチング素子及び第３スイッチング素子をターンオンさせ、第４スイッチング素子をターンオフさせることができる。

【0011】

ドライバは第２スイッチング素子及び第３スイッチング素子をターンオフさせ、第４スイッチング素子をターンオンさせることができる。

【0012】

第１スイッチング素子は絶縁ゲートバイポーラトランジスタであり、第１スイッチング素子の電気容量は絶縁ゲートバイポーラトランジスタのゲート電気容量であってよい。

【0013】

第１スイッチング素子の電気容量は、第１スイッチング素子の内で発生する寄生電気容量であってよい。

【0014】

本発明の更に他の実施形態に従うゲート駆動装置は、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ、及び絶縁ゲートバイポーラトランジスタを含み、第１のＮＭＯＳトランジスタのドレイン端子は電源の端子及びＰＭＯＳトランジスタに接続され、第１のＮＭＯＳトランジスタのゲート端子はドライバに接続され、第１のＮＭＯＳトランジスタのソース端子はＰＭＯＳトランジスタのドレイン端子、第２のＮＭＯＳトランジスタのドレイン端子及び絶縁ゲートバイポーラトランジスタのゲート端子に接続され、ＰＭＯＳトランジスタのゲート端子はドライバに接続され、第２のＮＭＯＳトランジスタのゲート端子はドライバに接続され、第２のＮＭＯＳトランジスタのソース端子及び絶縁ゲートバイポーラトランジスタのエミッタ端子は接地される。

【0015】

ＰＭＯＳトランジスタは、第１のＮＭＯＳトランジスタの出力電圧を降下させることができる。

【0016】

ドライバは、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをターンオンさせ、第２のＮＭＯＳトランジスタをターンオフさせ、絶縁ゲートバイポーラトランジスタのゲート電気容量を充電することができる。

【0017】

ドライバは、第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタをターンオフさせ、第２のＮＭＯＳトランジスタをターンオンさせ、絶縁ゲートバイポーラトランジスタのゲート電気容量を放電させることができる。

【0018】

ドライバは、デッドタイムを置いて第１のＮＭＯＳトランジスタ及びＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとの間のアーム短絡を防止することができる。

【発明の効果】

【0019】

本発明の実施形態によれば、ＮＭＯＳトランジスタをメインスイッチング素子に、ＮＭＯＳトランジスタと並列接続されたＰＭＯＳトランジスタを補助スイッチング素子に活用して、ゲート駆動装置の出力電圧を降下させずに、チップサイズを減少させることができる。

【0020】

また、本発明の実施形態によれば、ゲート駆動装置の出力電圧が降下することを防止してスイッチング素子の損失を防ぐことができる。

【0021】

一方、その他の多様な効果は、後述する本発明の実施形態に従う詳細な説明で直接的又は暗示的に開示される。

【図面の簡単な説明】

【0022】

【図1】本発明の第１実施形態に従うゲート駆動装置の回路図を説明するための図である。

【図2】本発明の第１実施形態に従うゲート駆動装置の第１のＮＭＯＳトランジスタの出力波形を説明するための図である。

【図3】本発明の第２実施形態に従うゲート駆動装置の回路図を説明するための図である。

【図4】本発明の第２実施形態に従うゲート駆動装置のＰＭＯＳトランジスタの出力波形を説明するための図である。

【図5】本発明の第３実施形態に従うゲート駆動装置の回路図を説明するための図である。

【図6】本発明の第３実施形態に従うゲート駆動装置の出力波形を示す図である。

【発明を実施するための形態】

【0023】

以下、添付した図面を参照して本発明の好ましい実施形態について、本発明が属する技術分野で通常の知識を有する者が容易に実施できるように詳細に説明する。

【0024】

電力用半導体システムにおけるゲート駆動装置の出力端構造は、プッシュプル構造で構成され、２つのＮＭＯＳ素子を使用してもよいし、ＰＭＯＳ素子及びＮＭＯＳ素子を使用してもよい。

【0025】

図１ではゲート駆動装置の出力端構造を２つのＮＭＯＳ素子を使用する実施形態を説明し、図３ではＰＭＯＳ素子及びＮＭＯＳ素子を使用する実施形態を説明する。

【0026】

図１は、本発明の第１実施形態に従うゲート駆動装置の回路図を説明するための図である。

【0027】

図１を参考すると、ゲート駆動装置１０は、第１のＮＭＯＳトランジスタ１１、第２のＮＭＯＳトランジスタ１２、絶縁ゲートバイポーラトランジスタ１３、及びドライバ１４を含む。

【0028】

第１のＮＭＯＳトランジスタ１１は、第２のＮＭＯＳトランジスタ１２より上方に位置する。第１のＮＭＯＳトランジスタ１１のドレイン端子は電源（ＶＣＣ）端子に接続され、第１のＮＭＯＳトランジスタ１１のソース端子は第２のＮＭＯＳトランジスタ１２のドレイン端子及び絶縁ゲートバイポーラトランジスタ１３のゲート端子に接続される。第１のＮＭＯＳトランジスタ１１のゲート端子はドライバ１４に接続される。

【0029】

第２のＮＭＯＳトランジスタ１２は、第１のＮＭＯＳトランジスタ１１より下方に位置する。第２のＮＭＯＳトランジスタ１２のドレイン端子は、第１のＮＭＯＳトランジスタ１１のソース端子及び絶縁ゲートバイポーラトランジスタ１３のゲート端子に接続される。第２のＮＭＯＳトランジスタ１２のソース端子は接地され、第２のＮＭＯＳトランジスタ１２のゲート端子はドライバ１４に接続される。

【0030】

絶縁ゲートバイポーラトランジスタ１３のエミッタ端子は接地され、絶縁ゲートバイポーラトランジスタ１３のゲート端子は、第１のＮＭＯＳトランジスタ１１のソース端子及び第２のＮＭＯＳトランジスタ１２のドレイン端子に接続される。

【0031】

ゲート駆動装置１０は、ドライバ１４が発生するスイッチング信号を増幅する役割を遂行する。

【0032】

第１のＮＭＯＳトランジスタ１１のゲート端子には、ドライバ１４に出力された信号と大きさが同一であり、位相が反対である信号が入力される。

【0033】

第２のＮＭＯＳトランジスタ１２のゲート端子にはドライバ１４から出力された信号が入力され、第２のＮＭＯＳトランジスタ１２は、絶縁ゲートバイポーラトランジスタ１３のゲートを駆動するために増幅されたゲートスイッチング信号を出力する。

【0034】

ドライバ１４はゲート駆動装置１０を駆動し、第１のＮＭＯＳトランジスタ１１及び第２のＮＭＯＳトランジスタ１２の動作時に、デッドタイムを置いてアーム短絡（Arm short）を防止することができる。デッドタイムは１つのスイッチング素子のターンオン／オフ時に、１つのスイッチング素子が完全にターンオフされるまで他の１つのスイッチング素子をターンオンさせない時間を意味する。スイッチング素子にデッドタイムを与えなければ、２つスイッチング素子が同時にターンオンされる場合が発生するため、極めて短い瞬間であるが、過度な電流が流れ、効率が落ち、スイッチング素子に損傷をもたらすことがある。

【0035】

ゲート駆動装置１０は、電源（ＶＣＣ）端子に動作電源が印加された状態で制御部（図示せず）から入力される制御信号によってスイッチング信号を出力する。ここで、絶縁ゲートバイポーラトランジスタ１３をターンオンさせる場合、第１のＮＭＯＳトランジスタ１１がターンオンされ、第２のＮＭＯＳトランジスタ１２がターンオフされる。その後、第１のＮＭＯＳトランジスタ１１によって絶縁ゲートバイポーラトランジスタ１３のゲート電気容量が充電されてゲート電圧が上昇する。絶縁ゲートバイポーラトランジスタ１３をターンオフさせる場合、第１のＮＭＯＳトランジスタ１１がターンオフされ、第２のＮＭＯＳトランジスタ１２がターンオンされて、第１のＮＭＯＳトランジスタ１１により絶縁ゲートバイポーラトランジスタ１３のゲート電気容量が放電されて、ゲート電圧が降下する。

【0036】

図２は、本発明の第１実施形態に従うゲート駆動装置の第１のＮＭＯＳトランジスタの出力波形を説明するための図である。

【0037】

第１のＮＭＯＳトランジスタ１１はオン抵抗値が小さく、大きい電流を駆動できる点で長所を有しているが、図２に示すように、出力電圧が電源電圧（ＶＣＣ）からしきい電圧（Ｖｔｈ）を引いた値（ＶＣＣ−Ｖｔｈ）以上に上昇すると、第１のＮＭＯＳトランジスタ１１のゲート端子とソース端子との間の電圧がしきい電圧を確保できなくなる。そのようになれば、ゲート駆動装置１０の出力電圧は第１のＮＭＯＳトランジスタ１１がターンオフされる場合、電源電圧（ＶＣＣ）を基準にしきい電圧だけの電圧降下が発生する。絶縁ゲートバイポーラトランジスタのようなスイッチング素子の場合、一定電圧以上のゲート駆動電圧を確保しなければならない。そうでなければ、スイッチング素子のターンオン損失が大きくなって効率が落ちるだけでなく、スイッチング素子の寿命が短くなることがある。電圧降下を防止するために降下した電圧だけ電源電圧を高めて使うが、これによってゲート駆動装置自体の消費電力が大きくなることがある。

【0038】

図３は、本発明の第２実施形態に従うゲート駆動装置の回路図を説明するための図である。

【0039】

図３を参考すると、ゲート駆動装置２０は、ＰＭＯＳトランジスタ２１、ＮＭＯＳトランジスタ２２、絶縁ゲートバイポーラトランジスタ２３、及びドライバ２４を含む。

【0040】

ＰＭＯＳトランジスタ２１は、ＮＭＯＳトランジスタ２２より上方に位置する。ＰＭＯＳトランジスタ２１のソース端子は電源（ＶＣＣ）端子に接続され、ＰＭＯＳトランジスタ２１のドレイン端子はＮＭＯＳトランジスタ２２のドレイン端子及び絶縁ゲートバイポーラトランジスタ２３のゲート端子に接続される。ＰＭＯＳトランジスタ２１のゲート端子はドライバ２４に接続される。

【0041】

ＮＭＯＳトランジスタ２２は、ＰＭＯＳトランジスタ２１より下方に位置する。ＮＭＯＳトランジスタ２２のドレイン端子は、ＰＭＯＳトランジスタ２１のドレイン端子及び絶縁ゲートバイポーラトランジスタ２３のゲート端子に接続される。ＮＭＯＳトランジスタ２２のソース端子は接地され、ＮＭＯＳトランジスタ２２のゲート端子はドライバ２４に接続される。

【0042】

絶縁ゲートバイポーラトランジスタ２３のエミッタ端子は接地され、絶縁ゲートバイポーラトランジスタ２３のゲート端子は、ＰＭＯＳトランジスタ２１のドレイン端子及びＮＭＯＳトランジスタ２２のドレイン端子に接続される。

【0043】

ゲート駆動装置２０は、ドライバ２４が発生するスイッチング信号を増幅する役割を遂行する。

【0044】

ＰＭＯＳトランジスタ２１のゲート端子にはドライバ２４から出力された信号が入力される。

【0045】

ＮＭＯＳトランジスタ２２のゲート端子にはドライバ２４から出力された信号が入力され、ＮＭＯＳトランジスタ２２は、絶縁ゲートバイポーラトランジスタ２３のゲートを駆動するために増幅されたゲートスイッチング信号を出力する。

【0046】

ドライバ２４はゲート駆動装置２０を駆動し、ＰＭＯＳトランジスタ１１及びＮＭＯＳトランジスタ２２の動作時に、デッドタイムを置いてアーム短絡を防止することができる。

【0047】

ゲート駆動装置２０は、電源（ＶＣＣ）端子に動作電源が印加された状態で制御部（図示せず）から入力される制御信号によってスイッチング信号を出力する。ここで、絶縁ゲートバイポーラトランジスタ２３をターンオンさせる場合、ＰＭＯＳトランジスタ２１がターンオンされ、ＮＭＯＳトランジスタ２２がターンオフされる。そのようになれば、ＰＭＯＳトランジスタ２１によって絶縁ゲートバイポーラトランジスタ２３のゲート電気容量が充電されてゲート電圧が上昇する。絶縁ゲートバイポーラトランジスタ２３をターンオフさせる場合、ＰＭＯＳトランジスタ２１がターンオフされ、ＮＭＯＳトランジスタ２２がターンオンされ、ＮＭＯＳトランジスタ２２により絶縁ゲートバイポーラトランジスタ２３のゲート電気容量が放電されて、ゲート電圧が降下する。

【0048】

図４は、本発明の第２実施形態に従うゲート駆動装置のＰＭＯＳトランジスタの出力波形を説明するための図である。

【0049】

図４を参考すると、ＰＭＯＳトランジスタ２１の出力波形は図１のゲート駆動装置１０の出力端で発生する電圧降下がない。したがって、ＰＭＯＳトランジスタ２１の出力電圧は電源電圧（Ｖｃｃ）まで上昇する。

【0050】

しかしながら、ＰＭＯＳトランジスタ２１がターンオンされた時の抵抗値はＮＭＯＳトランジスタの場合より大きいため、同一な電流容量を駆動するためにはチップサイズが大きくなり、これによってチップ製作費用が増加する。

【0051】

図５は、本発明の第３実施形態に従うゲート駆動装置の回路図を説明するための図である。

【0052】

図５を参考すると、ゲート駆動装置３０は、第１のＮＭＯＳトランジスタ３１、第２のＮＭＯＳトランジスタ３２、ＰＭＯＳトランジスタ３３、絶縁ゲートバイポーラトランジスタ３４、及びドライバ３５を含む。

【0053】

第１のＮＭＯＳトランジスタ３１は、第２のＮＭＯＳトランジスタ３２より上方に位置する。

【0054】

第１のＮＭＯＳトランジスタ３１のドレイン端子は電源（ＶＣＣ）端子及びＰＭＯＳトランジスタ３３のゲート端子に接続され、第１のＮＭＯＳトランジスタ３１のソース端子は、第２のＮＭＯＳトランジスタ３２のドレイン端子、絶縁ゲートバイポーラトランジスタ３４のゲート端子、及びＰＭＯＳトランジスタ３３のドレイン端子に接続される。第１のＮＭＯＳトランジスタ３１のゲート端子はドライバ３５に接続される。

【0055】

第２のＮＭＯＳトランジスタ３２は、第１のＮＭＯＳトランジスタ３１より下方に位置する。第２のＮＭＯＳトランジスタ３２のドレイン端子は、第１のＮＭＯＳトランジスタ３１のソース端子、絶縁ゲートバイポーラトランジスタ３４のゲート端子、及びＰＭＯＳトランジスタ３３のドレイン端子に接続される。第２のＮＭＯＳトランジスタ３２のソース端子は接地され、第２のＮＭＯＳトランジスタ３２のゲート端子はドライバ３５に接続される。

【0056】

ＰＭＯＳトランジスタ３３は、第１のＮＭＯＳトランジスタ３１と並列に接続できる。具体的には、ＰＭＯＳトランジスタ３３のソース端子は電源（Ｖｃｃ）端子に接続され、ＰＭＯＳトランジスタ３３のドレイン端子は、第１のＮＭＯＳトランジスタ３１のソース端子、第２のＮＭＯＳトランジスタ３２のドレイン端子、及び絶縁ゲートバイポーラトランジスタ３４のゲート端子に接続される。ＰＭＯＳトランジスタ３３のゲート端子はドライバ３５に接続される。

【0057】

絶縁ゲートバイポーラトランジスタ３４のエミッタ端子は接地され、絶縁ゲートバイポーラトランジスタ３４のゲート端子は、第１のＮＭＯＳトランジスタ３１のソース端子、第２のＮＭＯＳトランジスタ３２のドレイン端子、及びＰＭＯＳトランジスタ３３のドレイン端子に接続される。

【0058】

ドライバ３５は、外部からパルス幅変調信号の入力を受けて絶縁ゲートバイポーラトランジスタ３４のゲートに電流を供給し、絶縁ゲートバイポーラトランジスタ３４を駆動することができる。

【0059】

第１のＮＭＯＳトランジスタ３１は、ゲート端子を通じてドライバ３５から出力された信号と大きさが同一であり、位相が反対である信号の入力を受けて、絶縁ゲートバイポーラトランジスタ３４のゲート端子に伝達する。

【0060】

第１のＮＭＯＳトランジスタ３１は、ドライバ３５から出力された信号の電流量を増幅することができる。

【0061】

ＰＭＯＳトランジスタ３３は、ゲート端子を通じてドライバ３５から出力された信号の入力を受けて絶縁ゲートバイポーラトランジスタ３４のゲート端子に伝達する。

【0062】

第１のＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３３は、絶縁ゲートバイポーラトランジスタ３４のゲート電気容量を充電することができる。ゲート電気容量は絶縁ゲートバイポーラトランジスタ３４自体で発生する寄生電気容量を意味する。

【0063】

第２のＮＭＯＳトランジスタ３２は、絶縁ゲートバイポーラトランジスタ３４のゲート電気容量を放電させることができる。

【0064】

絶縁ゲートバイポーラトランジスタ３４のゲート電気容量は、第１のＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３３のターンオン及び第２のＮＭＯＳトランジスタ３２のターンオフによって充電することができ、第１のＮＭＯＳトランジスタ３１及びＰＭＯＳトランジスタ３３のターンオフ及び第２のＮＭＯＳトランジスタ３２のターンオンによって放電させることができる。すなわち、３個のスイッチング素子の動作によって絶縁ゲートバイポーラトランジスタ３４のゲート電気容量が充電又は放電され、絶縁ゲートバイポーラトランジスタ３４を駆動できる。

【0065】

絶縁ゲートバイポーラトランジスタ３４は、モータ装置及び負荷と接続されてスイッチング素子としての機能を遂行することができる。

【0066】

ゲート駆動装置３０は、第１のＮＭＯＳトランジスタ３１、第２のＮＭＯＳトランジスタ３２、及び絶縁ゲートバイポーラトランジスタ３４の駆動信号を出力する制御部（図示せず）を更に含むことができる。ここで、駆動信号はターンオン又はターンオフ信号であってよい。

【0067】

ドライバ３５はゲート駆動装置３０を駆動し、第１のＮＭＯＳトランジスタ３１及び第２のＮＭＯＳトランジスタ３２のスイッチング動作時に、デッドタイムを置いてアーム短絡を防止することができる。デッドタイムは、スイッチング素子のターンオン／オフ時に、１つのスイッチング素子が完全にターンオフされるまで他のスイッチング素子をターンオンさせない時間を意味する。スイッチング素子にデッドタイムを与えなければ、２つスイッチング素子が同時にターンオンされる場合、極めて短い瞬間であるが、過度な電流が流れ、効率が落ち、スイッチング素子に損傷をもたらすことがある。

【0068】

一実施形態において、デッドタイムの時間値はゲート駆動回路３０の設計時に定めることができる値であるが、これに限定する必要はなく、ユーザの設定に従って変更できる。

【0069】

図６は、本発明の第３実施形態に従うゲート駆動装置の出力波形を示す図である。

【0070】

図６を参考すると、出力波形のＡ区間の前に、第１のＮＭＯＳトランジスタ３１のゲート端子及びＰＭＯＳトランジスタ３３のゲート端子にターンオフ信号が入力され、第２のＮＭＯＳトランジスタ３２のゲート端子にターンオン信号が入力されて、ゲート駆動装置３０の出力電圧は０Ｖを維持する。

【0071】

Ａ区間では、第１のＮＭＯＳトランジスタ３１のゲート端子及びＰＭＯＳトランジスタ３３のゲート端子にターンオン信号が入力され、第２のＮＭＯＳトランジスタ３２のゲート端子にターンオフ信号が入力されて、ゲート駆動装置３０の出力電圧は速く上昇し始める。

【0072】

Ｂ区間は、第１のＮＭＯＳトランジスタ３１のゲート端子及びＰＭＯＳトランジスタ３３のゲート端子にターンオフ信号が入力されている状態のゲート駆動装置３０の出力波形である。この際、第１のＮＭＯＳトランジスタ３１の出力電圧が増加するにつれて、第１のＮＭＯＳトランジスタ３１のゲート端子とソース端子との間の電圧は、しきい電圧（Ｖｔｈ）より小さくなり、第１のＮＭＯＳトランジスタ３１はターンオフされる。しかしながら、ＰＭＯＳトランジスタ３３は相変らずターンオン状態を維持して、絶縁ゲートバイポーラトランジスタ３４のゲート電気容量を充電し、ゲート駆動装置３０の出力電圧は電源電圧（ＶＣＣ）まで到達する。

【0073】

上記のように、本発明の第３実施形態によれば、ゲート駆動装置３０の出力電圧を電源電圧（ＶＣＣ）まで到達させ、出力電圧の降下によって発生するスイッチング素子の損失を防ぐことができる。

【0074】

また、以上、本発明の好ましい実施形態に対して図示及び説明したが、本発明は前述した特定の実施形態に限定されるものではなく、請求範囲で請求する本発明の要旨を逸脱することなく、当該発明が属する技術分野で通常の知識を有する者によって、多様な変形実施が可能であることは勿論であり、このような変形実施は本発明の技術的思想又は展望とは別であると理解してはならない。

【0075】

したがって、本明細書に記載された実施形態と図面に図示された構成は、本発明の最も好ましい一実施形態に過ぎないものであり、本実施形態の技術的思想をすべて代弁するものではないため、本出願時点でこれらを代えることができる多様な均等物及び変形例がありえることを理解すべきである。

【符号の説明】

【0076】

１０ ゲート駆動装置
１１ 第１のＮＭＯＳトランジスタ
１２ 第２のＮＭＯＳトランジスタ
１３ 絶縁ゲートバイポーラトランジスタ
１４ ドライバ
２０ ゲート駆動装置
２１ ＰＭＯＳトランジスタ
２２ ＮＭＯＳトランジスタ
２３ 絶縁ゲートバイポーラトランジスタ
２４ ドライバ
３０ ゲート駆動装置
３１ 第１のＮＭＯＳトランジスタ
３２ 第２のＮＭＯＳトランジスタ
３３ ＰＭＯＳトランジスタ
３４ 絶縁ゲートバイポーラトランジスタ
３５ ドライバ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】