特許 5700223 制御装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5700223

(24)【登録日】2015年2月27日

(45)【発行日】2015年4月15日

(54)【発明の名称】制御装置

(51)【国際特許分類】

   G06F 1/26 20060101AFI20150326BHJP

   G06F 1/28 20060101ALI20150326BHJP

【ＦＩ】

   G06F1/00 331Z

   G06F1/00 333A

   G06F1/00 335A

【請求項の数】4

【全頁数】13

(21)【出願番号】特願2012-171097(P2012-171097)

(22)【出願日】2012年8月1日

(65)【公開番号】特開2014-32451(P2014-32451A)

(43)【公開日】2014年2月20日

【審査請求日】2013年3月15日

(73)【特許権者】

【識別番号】000006622

【氏名又は名称】株式会社安川電機

(74)【代理人】

【識別番号】100104503

【弁理士】

【氏名又は名称】益田 博文

(74)【代理人】

【識別番号】100191112

【弁理士】

【氏名又は名称】益田 弘之

(72)【発明者】

【氏名】大澤 和正

(72)【発明者】

【氏名】富田 昌良

【審査官】 内田 正和

(56)【参考文献】

【文献】 特開２００９−１４０３５７（ＪＰ，Ａ）

【文献】 特開２００５−１１５７６２（ＪＰ，Ａ）

【文献】 特開２００７−２８１７２８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １／２６

Ｇ０６Ｆ １／２８

(57)【特許請求の範囲】

【請求項1】

第１電源モジュール及び第１ＣＰＵモジュールを含む複数のモジュールを有する基本ラックと、
前記基本ラックとデータ送受信可能に接続され、少なくとも第２電源モジュールを有する１以上の拡張ラックと、
を備え、前記基本ラックに係わるフェールセーフ機能を備えた制御装置であって、
前記第１ＣＰＵモジュールは、
前記フェールセーフ機能の有効化状態又は前記フェールセーフ機能の無効化状態を切り替え可能な第１スイッチと、
前記第１スイッチが前記有効化状態であるときに、前記第１電源モジュール及び前記第２電源モジュールの少なくともいずれかへ供給される外部電源の電圧が所定値より低下した場合に前記基本ラックを初期化する前記フェールセーフ機能を実行する、フェールセーフ実行手段と、
前記第１スイッチが前記無効化状態であるときに、前記フェールセーフ機能を不実行とする、フェールセーフ不実行手段と、
を有することを特徴とする制御装置。

【請求項2】

第１電源モジュール及び第１ＣＰＵモジュールを含む複数のモジュールを有する基本ラックと、
前記基本ラックとデータ送受信可能に接続され、第２電源モジュール及び第２ＣＰＵモジュールを有する１以上の拡張ラックと、
を備え、前記基本ラックに係わる第１フェールセーフ機能、及び、前記拡張ラックに係わる第２フェールセーフ機能、を備えた制御装置であって、
前記第１ＣＰＵモジュールは、
前記第１フェールセーフ機能の有効化状態又は前記第１フェールセーフ機能の無効化状態を切り替え可能な第１スイッチと、
前記第１スイッチが前記有効化状態であるときに、前記第１電源モジュール及び前記第２電源モジュールの少なくともいずれかへ供給される外部電源の電圧が所定値より低下した場合に前記基本ラックを初期化する前記第１フェールセーフ機能を実行する、第１フェールセーフ実行手段と、
前記第１スイッチが前記無効化状態であるときに、前記第１フェールセーフ機能を不実行とする、第１フェールセーフ不実行手段と、
を有し、
前記第２ＣＰＵモジュールは、
前記第２フェールセーフ機能の有効化状態又は前記第２フェールセーフ機能の無効化状態を切り替え可能な第２スイッチと、
前記第２スイッチが前記有効化状態であるときに、前記第１電源モジュール及び前記第２電源モジュールの少なくともいずれかへ供給される外部電源の電圧が所定値より低下した場合に前記拡張ラックを初期化する前記第２フェールセーフ機能を実行する、第２フェールセーフ実行手段と、
前記第２スイッチが前記無効化状態であるときに、前記第２フェールセーフ機能を不実行とする、第２フェールセーフ不実行手段と、
を有することを特徴とする制御装置。

【請求項3】

前記第１ＣＰＵモジュール又は前記第２ＣＰＵモジュールは、
外部電源の電圧が低下した電源モジュールが自己のラックに係る電源モジュールであるか否かを判別する判別部を有する
ことを特徴とする請求項２に記載の制御装置。

【請求項4】

前記第１ＣＰＵモジュール又は前記第２ＣＰＵモジュールは、
前記判別部により、前記外部電源の電圧が低下した電源モジュールが自己のラックに係る電源モジュールであると判別された場合には、自己停電処理を実行し、
前記外部電源の電圧が低下した電源モジュールが他のラックに係る電源モジュールであると判別された場合には、他者停電処理を実行する
ことを特徴とする請求項３に記載の制御装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、制御装置に関する。

【背景技術】

【0002】

例えば特許文献１には、複数のモジュール（ユニット）を接続して構成するビルディングブロック形式の制御装置（増設型ＰＬＣシステム）が記載されている。この制御装置は、電源モジュール（電源ユニット）及びＣＰＵモジュール（ＣＰＵユニット）を含む複数のモジュールからなる基本ラック（第一列のユニット群）と、同様に電源モジュールを含む複数のモジュールからなる拡張ラック（第二列のユニット群）とを有する。基本ラックと拡張ラックはバスラインを介して接続される。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００２−１０８４１７号公報（図１（ｂ））

【発明の概要】

【発明が解決しようとする課題】

【0004】

基本ラックと拡張ラックの各々が個別に電源ユニットを有する制御装置においては、相互の電源ユニットにおいて電源異常を監視し、例えば拡張ラックの電源モジュールへの外部電源の供給が遮断された（あるいは電源電圧が低下した）場合に、ＣＰＵモジュールが基本ラック及び拡張ラックの両方をリセットして装置全体を初期化するフェールセーフ機能を有するものがある。

【0005】

このようなフェールセーフ機能を有する制御装置の場合、例えばＣＰＵモジュールのアプリケーションデバッグ等の調整作業を行っている最中に、ユーザが意図的に拡張ラックの電源を遮断したり、又はユーザの意図に反して拡張ラックの電源が遮断されると、上記フェールセーフ機能によりシステム全体が初期化される。その結果、編集中のアプリケーションがユーザによって保存されていない場合には消失してしまうおそれがあり、調整作業時の利便性が低いという問題があった。

【0006】

本発明はこのような問題点に鑑みてなされたものであり、調整作業時の利便性を向上することができる制御装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記課題を解決するため、本発明の一の観点によれば、第１電源モジュールと第１ＣＰＵモジュールを含む複数のモジュールを有する基本ラックと、前記基本ラックとデータ送受信可能に接続され、少なくとも第２電源モジュールを有する１以上の拡張ラックと、を備え、前記第１ＣＰＵモジュールは、前記第１電源モジュール及び前記第２電源モジュールの少なくともいずれかへ供給される外部電源の電圧が所定値より低下した場合に、前記基本ラックを初期化する第１フェールセーフ機能を有するとともに、前記第１フェールセーフ機能の有効又は無効を切り替え可能な第１スイッチを有する制御装置が適用される。

【発明の効果】

【0008】

本発明の制御装置によれば、調整作業時の利便性を向上することができる。

【図面の簡単な説明】

【0009】

【図1】実施形態の制御装置のシステム構成を表す図である。

【図2】Ｄスイッチ周辺の回路構成を表す図である。

【図3】パーソナルコンピュータでメインＣＰＵユニットを代用する場合のシステム構成を表す図である。

【図4】サブＣＰＵユニットを設けた場合の制御装置のシステム構成を表す図である。

【図5】メインＣＰＵユニットとサブＣＰＵユニットのＤスイッチ周辺の回路構成を表す図である。

【発明を実施するための形態】

【0010】

以下、一実施の形態について図面を参照しつつ説明する。

【0011】

まず、図１を用いて、本実施形態に係る制御装置の概略的な構成について説明する。図１に示すように、制御装置１は、それぞれ外部電源４に接続されるメインラック１００と、拡張ラック２００とを互いに情報送受可能に接続して構成され、例えばいわゆるファクトリーオートメーション（以下、ＦＡという；図示省略）の各部の制御を統合的に行う制御装置である。メインラック１００は、複数のモジュールユニットを設置可能な基盤である。このメインラック１００においては、設置したそれぞれのモジュールユニットに対して電力を給電する電源ユニット１０１を備えるとともに、各モジュールユニットどうしを内部バス（図示省略）を介して情報送受可能に接続する。そしてこのメインラック１００には、当該制御装置１全体を統括する唯一のＣＰＵを備えたメインＣＰＵユニット１０２のモジュールが設置されている。このメインＣＰＵユニット１０２は、同じメインラック１００に設置されている他のＩ／Ｏユニット１１やモーション制御ユニット１２（サーボ１３を介してモータ１４の駆動制御を行うユニット）などのモジュールユニットを介してＦＡの各部の制御を行う。

【0012】

しかし、このメインラック１００におけるモジュールユニットの設置可能数、及び電源ユニット１０１の給電容量は有限であり、ＦＡ側における制御対象部分の数が多い場合にはメインラック１００におけるモジュールユニットの設置可能数が不足する場合がある。そこで、メインラック１００と同等の構成の拡張ラック２００を用意し、モジュールユニットの設置可能数を増設する。この拡張ラック２００にも電源ユニット２０１を備えて個別に給電管理を行う。そして、メインラック１００と拡張ラック２００との間をコネクタ１００ａ、２００ａ及び外部バス２を介して情報送受可能に接続する。これにより、メインラック１００中の１つのメインＣＰＵユニット１０２によってメインラック１００及び拡張ラック２００に設置された全てのモジュールユニットの制御を一元管理でき、すなわち上記ＦＡの全体を統括制御できる。

【0013】

上述したように各ラック１００、２００はそれぞれ電源ユニット１０１、２０１を備えて個別に給電を管理する。しかし、ＦＡ全体における機構構造の都合上、一方のラックでの給電を停止して他方のラックだけで駆動制御を継続することは望ましくない。このため当該制御装置１には、一方のラックで給電を停止した際に制御装置１全体の給電をリセット（給電を一旦停止した後に給電を再開して初期化処理を実行すること）するフェールセーフ機能が備えられている。具体的には、２つのラック１００、２００間で上記外部バス２と並列に（もしくは外部バス２中に含めて）フェールセーフ信号線３を接続しており、各ラック１００、２００の電源ユニット１０１、２０１がそれぞれの給電停止又は給電電力が所定値より低下したことを検知した際に相手のラックの電源ユニットにフェールセーフ信号を送信する。そして相手のラックからこのフェールセーフ信号を受信した側の電源ユニット自身においても、そのフェールセーフ信号の受信に合わせて給電のリセットを行う。このようなフェールセーフ機能は、例えばＦＡの通常運転における緊急停止時に、当該ＦＡ内における機械干渉などを回避して機構構造を保護するために有用である。

【0014】

しかしながら、ＦＡの試運転調整時やメンテナンス作業時には、作業者が意図的に又は誤って一方のラックだけに対して給電を停止させる操作を行う場合がある。この場合には、上述したフェールセーフ機能によって他方のラックも含めた制御装置１全体の給電がリセットされる。しかし、このＦＡの試運転調整時やメンテナンス作業時には、メインＣＰＵユニット１０２において各種のパラメータの設定作業やラダープログラムなどのアプリケーションプログラムの編集作業を行っている場合が多い。そのような設定作業中又は編集作業中の状態で、上記フェールセーフ機能が作動して制御装置全体の給電が強制的にリセットされた場合には、設定中のパラメータや編集中のアプリケーションプログラムがフラッシュメモリなどの不揮発性記憶装置に保存されないまま消失してしまう問題がある。

【0015】

そこで本実施形態の制御装置では、メインＣＰＵユニット１０２のモジュールにおいて、上記フェールセーフ機能の有効又は無効を切り替え可能なＤスイッチ（Ｄｉｓａｂｌｅ−スイッチ）１０２ａを設けている。このＤスイッチ１０２ａは、例えばピアノスイッチやＤＩＰスイッチで構成されるハードウェアスイッチであり、メインＣＰＵユニット１０２の前面に設けてユーザが容易にアクセスできるようにする。なお、メインラック１００が備える電源ユニット１０１が各請求項記載の第１電源モジュールに相当し、メインＣＰＵユニット１０２が各請求項記載の第１ＣＰＵモジュールに相当し、メインラック１００が各請求項記載の基本ラックに相当し、拡張ラック２００が備える電源ユニット２０１が各請求項記載の第２電源モジュールに相当し、上記のフェールセーフ機能が各請求項記載の第１フェールセーフ機能に相当し、Ｄスイッチ１０２ａが各請求項記載の第１スイッチに相当する。

【0016】

このＤスイッチ１０２ａの周辺回路は、図２に示すように、１つのＯＲゲート１１１と、１つのディレイ回路１１２と、１つのＡＮＤゲート１１３とで構成される。メインラック１００と拡張ラック２００のそれぞれの電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫがＯＲゲート１１１に入力される。そしてこのＯＲゲート１１１の出力が割り込み要求信号＊ＩＲＱ０となり、メインＣＰＵユニット１０２のＣＰＵ（図示省略）へ直接入力される。また、この割り込み要求信号＊ＩＲＱ０は一方でディレイ回路１１２を介してその切り替え変化が遅延されてＡＮＤゲート１１３に入力される。このＡＮＤゲート１１３には、Ｄスイッチ１０２ａの切り替え状態を示すＤスイッチ信号＊Ｄ−ＲＳＴ（Ｄｉｓａｂｌｅ−ＲＥＳＥＴ）も入力される。そしてこのＡＮＤゲート１１３の出力が全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴとなり、メインＣＰＵユニット１０２のＣＰＵへ直接入力される。

【0017】

なお、図中及び説明中の「＊」は負論理を表しており、それぞれがＬレベルで動作（アクティブ）することを意味する。そして、各論理ゲートの入出力部には、各負論理信号に対応する配置でＮＯＴ記号（図中の丸で表記されている端子記号）が付帯されている。例えば図示する例において、各ラック１００、２００の電源ユニット１０１、２０１から出力される２つのフェールセーフ信号ＰＯＫは、通常の給電状態ではＨレベルとなり、給電停止状態ではＬレベルとなる。これに対応して各フェールセーフ信号ＰＯＫがそれぞれＮＯＴで反転されてからＯＲゲート１１１に入力される。このため、通常の給電状態では２つのフェールセーフ信号ＰＯＫの両方がＨレベルであるため、ＯＲゲート１１１そのものの出力はＬレベルであり、それがＮＯＴで反転されて割り込み要求信号＊ＩＲＱ０がＨレベルとなる。これにより、負論理の割り込み要求信号＊ＩＲＱ０がＨレベルを維持するため、ＣＰＵはメインラック１００の電源ユニット１０１に対して給電リセットを実行せずに通常給電状態が維持される。

【0018】

しかし、２つのフェールセーフ信号ＰＯＫのうち少なくともいずれか一方がＬレベル（給電停止）となった際には、ＯＲゲート１１１がＨレベルを出力し、それがＮＯＴで反転されて割り込み要求信号＊ＩＲＱ０がＬレベルに変化する。この割り込み要求信号＊ＩＲＱ０は、システム保護の観点でＣＰＵに対し各種内部レジスタのデータを保存させる等といった給電停止直前に最低限行うべき処理を割り込み実行させる信号である。また場合によっては、この割り込み要求信号＊ＩＲＱ０が入力された際に、ＣＰＵは設定作業中の各種パラメータや編集作業中のアプリケーションプログラムを不揮発性記憶装置に保存させる処理まで割り込み実行してもよい。

【0019】

ディレイ回路１１２は、そのようなＣＰＵにおける給電停止前処理や各種保存処理のための実行時間を十分稼げるよう、割り込み要求信号＊ＩＲＱ０の変化を遅延させる。ＡＮＤゲート１１３には、このようにレベルの切り替え変化が時間的に遅延された割り込み要求信号＊ＩＲＱ０をＮＯＴで反転した信号と、上記Ｄスイッチ１０２ａの切り替え状態を示すＤスイッチ信号＊Ｄ−ＲＳＴが入力されている。ユーザが当該メインラック１００のフェールセーフ機能を有効にする場合には、Ｄスイッチ１０２ａをＯＮ状態（接続状態）に設定し、Ｄスイッチ信号＊Ｄ−ＲＳＴがＨレベルを維持する。この場合に、上記割り込み要求信号＊ＩＲＱ０がＬレベルのアクティブとなった際にＮＯＴで反転されてＡＮＤゲート１１３にＨレベルで入力され、またＤスイッチ信号＊Ｄ−ＲＳＴがＨレベルであるために当該ＡＮＤゲート１１３はＨレベルを出力する。そしてこの出力がＮＯＴで反転されてＬレベルで出力され、負論理の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴをアクティブとする。これにより、メインＣＰＵユニット１０２からの指示によって全てのラック１００、２００の電源ユニット１０１、１０２に給電リセット動作を行わせ、フェールセーフ機能が有効に機能する。

【0020】

一方、ユーザが当該メインラック１００のフェールセーフ機能を拒否する場合には、Ｄスイッチ１０２ａをＯＦＦ状態（遮断状態）に設定し、Ｄスイッチ信号＊Ｄ−ＲＳＴがＬレベルを維持する。この場合に、上記割り込み要求信号＊ＩＲＱ０がＬレベルのアクティブとなってＮＯＴで反転されてＡＮＤゲート１１３にＨレベルで入力されたとしても、Ｄスイッチ信号＊Ｄ−ＲＳＴがＬレベルであるために当該ＡＮＤゲート１１３はＬレベルを維持する。そしてこの出力がＮＯＴで反転されてＨレベルで出力し、全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴはノンアクティブとなる。これにより、Ｄスイッチ１０２ａがＯＦＦ状態である間はフェールセーフ機能が無効となり、メインＣＰＵユニット１０２において設定中の各種パラメータや編集中のアプリケーションプログラムが意図せずに消失することを防止できる。なお、各信号の正論理及び負論理は、ＣＰＵや各種信号の論理仕様に準拠して変更され得るものであり、それに対応して図中のＮＯＴ記号の配置も適宜変更する必要がある。

【0021】

また、上記のＤスイッチ１０２ａとその周辺回路を備えていない拡張ラック２００では、その電源ユニット２０１において通常のフェールセーフ機能が常に有効に機能している。このため、当該拡張ラック２００における電源電圧の低下時及び給電停止時にはもちろんのこと、メインラック１００での給電停止時においても当該拡張ラック２００の電源ユニット２０１は給電リセットを行う。

【0022】

また、各ラック１００、２００の電源ユニット１０１、２０１は、その給電を停止された直後でも平滑コンデンサ等の充電電力を利用して一定時間給電を維持可能な瞬停保持機能を有している。このため、メインラック１００で給電が停止された場合でも、フェールセーフ機能の作動までを行うことができる。

【0023】

以上説明した実施形態によれば、次のような効果を得る。すなわち、本実施形態の制御装置１では、メインＣＰＵユニット１０２が、各ラック１００、２００の電源ユニット１０１、２０１の少なくともいずれかへ供給される外部電源４の電圧が所定値より低下した場合に、メインラック１００及び拡張ラック２００の両方を初期化するフェールセーフ機能を有する。この場合、例えばメインＣＰＵユニット１０２のアプリケーションデバッグ等の調整作業を行っている最中に、ユーザが意図的に拡張ラック２００の給電を停止したり、又はユーザの意図に反して拡張ラック２００の給電が停止されると、上記フェールセーフ機能により制御装置１全体が初期化されることになる。その結果、編集中のアプリケーションがユーザによって保存されていない場合には消失してしまうおそれがあり、調整作業時の利便性が低いという問題がある。

【0024】

そこで、メインＣＰＵユニットに、フェールセーフ機能の有効又は無効を切り替え可能なＤスイッチ１０２ａを設ける。これにより、ユーザがメインＣＰＵユニット１０２のアプリケーションデバッグ等の調整作業を行う際にＤスイッチ１０２ａを操作してフェールセーフ機能を無効としておくことにより、拡張ラック２００の給電の停止による制御装置１全体の初期化を防止することができる。その結果、ユーザは、編集中のアプリケーションの保存の有無に関わらずに必要に応じて拡張ラック２００の給電を停止することが可能となるので、調整作業時の利便性を向上することができる。

【0025】

なお、上記実施形態ではメインラック１００に設置するメインＣＰＵユニット１０２が、それ単独でＣＰＵを内蔵してパラメータの設定やアプリケーションプログラムの編集が可能なユニットモジュールを構成していたが、本発明はこれに限られない。他にも、図３に示すように、一般のパーソナルコンピュータ１５でパラメータの設定やアプリケーションプログラムの編集を行い、当該パーソナルコンピュータ１５側の拡張スロット（例えばＰＣＩ準拠など）に接続するケーブルとコネクタを備えたユニットモジュール１６をメインラック１００に設置する構成としてもよい。この構成においては、当該パーソナルコンピュータ１５が備えているＣＰＵが、メインＣＰＵユニット１０２と同等に機能する。この場合には、上記図２に示したＤスイッチ１０２ａ及びその周辺回路をユニットモジュール１６に設けてもよいし（図３参照）、もしくはパーソナルコンピュータ１５側の拡張スロットに差し込まれている拡張カード（図示省略）に設けてもよい。

【0026】

また、Ｄスイッチ１０２ａ及びその周辺回路は、上記図２に示したようにハードウェア回路で構成する以外にも、ソフトウェア的な処理で実現してもよい。具体的には、メインＣＰＵユニット１０２でＤスイッチ１０２ａの設定内容に相当するパラメータ値をソフトウェア的に設定し、各論理ゲート１１１、１１３及びディレイ回路１１２の機能をソフトウェア的な判定処理や遅延処理で代用することで、同等の割り込み要求信号＊ＩＲＱ０及び全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴを生成してもよい。

【0027】

なお、本発明は、上記実施形態に限られるものではなく、その趣旨及び技術的思想を逸脱しない範囲内で種々の変形が可能である。以下、そのような変形例を順を追って説明する。

【0028】

（１）拡張ラックにもサブＣＰＵユニットを設置する場合
上記実施形態では、複数のラック１００、２００からなる制御装置１全体のうちメインラック１００にのみメインＣＰＵユニット１０２を設置する構成としていたが、本発明はこれに限られない。他にも、メインラック１００以外の拡張ラック２００にもサブＣＰＵユニットを設置する構成としてもよい。

【0029】

本変形例の制御装置１Ａにおいては、図４に示すように、メインラック１００にメインＣＰＵユニット１０２を設置するとともに、拡張ラック２００にもＣＰＵを備えたサブＣＰＵユニット２０２を設置している。このサブＣＰＵユニット２０２は、メインＣＰＵユニット１０２からの指令を受けて当該拡張ラック２００内に設置されている他のユニットモジュール（図示する例ではモーション制御ユニット１２）の制御を従動的に行うものである。このように拡張ラック２００にサブＣＰＵユニット２０２を設置していることで、メインＣＰＵユニット１０２における制御処理を拡張ラック２００単位で分散させることができる。そして、本変形例ではメインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれにＤスイッチ１０２ａ、２０２ａを個別に設けている。なお、サブＣＰＵユニット２０２が各請求項記載の第２ＣＰＵモジュールに相当し、サブＣＰＵユニット２０２に設けられるＤスイッチ２０２ａが各請求項記載の第２スイッチに相当する。

【0030】

これら２つのラック１００、２００におけるＤスイッチ１０２ａ、２０２ａとのその周辺回路の構成、及びそれらの接続構成は、図５に示すような構成となる。まず、メインＣＰＵユニット１０２側の周辺回路はほぼ上記実施形態と同じ構成であり、さらに本変形例では各ラック１００、２００の電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫの内容を検出できるモニタレジスタ１２１を備えている。一方、サブＣＰＵユニット２０２側の周辺回路は、メインＣＰＵユニット１０２側の周辺回路と同等の構成に対してさらに割り込み要求信号＊ＩＲＱ０とディレイ回路２１２の間にＯＲゲート２１４を設けている。このＯＲゲート２１４には、サブＣＰＵユニット２０２における割り込み要求信号＊ＩＲＱ０をＮＯＴで反転して入力するとともに、上記メインＣＰＵユニット１０２における全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴをＮＯＴで反転して入力する。そして当該ＯＲゲート２１４の出力をＮＯＴで反転してディレイ回路に出力する。

【0031】

なお、このサブＣＰＵユニット２０２におけるＡＮＤゲート２１３の出力は、ＮＯＴで反転されて単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴとなり、サブＣＰＵユニット２０２のＣＰＵへ直接入力される。この単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴは、上記の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴとは異なり、当該拡張ラック２００の電源ユニット２０１に限定して給電リセットを行わせる信号である。また、サブＣＰＵユニット２０２側の周辺回路においても、各ラック１００、２００の電源ユニット１０１、２０１から出力されるフェールセーフ信号ＰＯＫの内容を検出できるモニタレジスタ２２１を備えている。

【0032】

以上の接続構成において、メインＣＰＵユニット１０２では上記実施形態と同等に機能する。つまり、Ｄスイッチ１０２ａがＯＮ状態であればメインＣＰＵユニット１０２におけるフェールセーフ機能が有効となり、いずれかのラックで給電停止された際に全てのラック１００、２００の給電リセットを行う。また、Ｄスイッチ１０２ａがＯＦＦ状態であれば、メインＣＰＵユニット１０２におけるフェールセーフ機能が無効となる。

【0033】

また、サブＣＰＵユニット２０２においても、同様にしてＤスイッチ２０２ａの切り替え状態によって当該サブＣＰＵユニット２０２におけるフェールセーフ機能の有効と無効が設定可能である。しかし、当該サブＣＰＵユニット２０２におけるフェールセーフ機能は、メインＣＰＵユニット１０２における全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴがアクティブとなった場合も併せて作動契機としている。また、当該サブＣＰＵユニット２０２におけるフェールセーフ機能の作動範囲は、当該拡張ラックの給電リセットに限定されている。このようなサブＣＰＵユニット２０２におけるフェールセーフ機能が、各請求項記載の第２フェールセーフ機能に相当する。

【0034】

以上の各ラック１００、２００におけるフェールセーフ機能を組み合わせることにより、メインラック１００において給電停止した場合及び拡張ラック２００において給電停止した場合のいずれにおいても、メインＣＰＵユニット１０２によるフェールセーフ機能とサブＣＰＵユニット２０２によるフェールセーフ機能が重畳的に働き、メインラック１００及び拡張ラック２００の両方が給電リセットされる。その上で、Ｄスイッチ１０２ａ、２０２ａの切り替え設定によりフェールセーフ機能を無効としたラックだけが給電リセットを回避できる。これにより、ユーザは、その時点でパラメータ設定やアプリケーションプログラム編集を行っている対象のＣＰＵユニットのＤスイッチ１０２ａ、２０２ａをＯＦＦ状態に設定して当該ラックにおけるフェールセーフ機能を無効としている間は、他のラックの給電を停止させた場合でも操作対象のＣＰＵユニットにおける設定内容、編集内容を保持できる。

【0035】

また上述したように本変形例では、メインＣＰＵユニット１０２及びサブＣＰＵユニット２０２のいずれにおいても、各フェールセーフ信号の内容を検出するモニタレジスタ１２１、２２１を備えている。これにより、メインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれのＣＰＵは、いずれのフェールセーフ信号がアクティブになったか、つまりいずれのラックの給電が停止したかを判別できる。このため、メインＣＰＵユニット１０２とサブＣＰＵユニット２０２のそれぞれのＣＰＵは、当該ＣＰＵに対応するラックの給電が停止した場合と、他のラックの給電が停止した場合とで異なる割り込み処理（割り込み要求信号＊ＩＲＱ０による処理）を実行できる。例えば、当該ＣＰＵに対応するラックの給電が停止した場合には、システム保護の観点から、バッテリバックアップされたユーザメモリへのアクセスの停止を行うなどの自己停電処理を上記瞬停保持時間内に実行する。また、他のラックの給電が停止した場合には、ハンドシェイク処理の停止を想定した外部同期制御の停止を行うなどの他者停電処理を実行する。なお、モニタレジスタ１２１、２２１が各請求項記載の判別部に相当する。

【0036】

以上説明した変形例によれば、次のような効果を得る。すなわち、本変形例の制御装置１Ａでは、拡張ラック２００がサブＣＰＵユニット２０２を有する。サブＣＰＵユニット２０２は、メインラック１００の電源ユニット１０１及び拡張ラック２００の電源ユニット２０１の少なくともいずれかへ供給される外部電源４の給電が停止した場合に、当該拡張ラック２００を初期化するフェールセーフ機能（単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴによるフェールセーフ機能）を有する。これにより、メインラック１００への給電が停止した場合及び拡張ラック２００への給電が停止した場合のいずれにおいても、メインＣＰＵユニット１０２によるフェールセーフ機能とサブＣＰＵユニット２０２によるフェールセーフ機能が重畳的に働き、メインラック１００及び拡張ラック２００が初期化される。したがって、サブＣＰＵユニット２０２で設定中の各種パラメータや編集中のアプリケーションプログラムが消失する場合がある。

【0037】

そこで、本変形例では、サブＣＰＵユニット２０２においてもＤスイッチ２０２ａを設けている。ユーザがメインＣＰＵユニット１０２でパラメータ設定やプログラム編集を行う際にはメインＣＰＵユニット１０２のＤスイッチ１０２ａを操作してメインＣＰＵユニット１０２におけるフェールセーフ機能を無効とする。また、サブＣＰＵユニット２０２でパラメータ設定やプログラム編集を行う際にはサブＣＰＵユニット２０２のＤスイッチ２０２ａを操作してサブＣＰＵユニット２０２におけるフェールセーフ機能を無効としておくことにより、いずれのラックでの給電停止に対しても当該サブＣＰＵユニット２０２の初期化を防止することができる。したがって、調整作業時の利便性を向上することができる。

【0038】

また、本変形例では特に、メインＣＰＵユニット１０２又はサブＣＰＵユニット２０２が有するモニタレジスタ１２１、２２１が、外部電源４からの給電が停止した電源ユニットが自己のラックに係る電源ユニットであるか、他者のラックに係る電源ユニットであるかを判別する。これにより、判別結果に応じたその後の処理を実行することが可能となる。

【0039】

また、本変形例では特に、自己のラックに係る電源ユニットの給電が停止する場合、メモリへアクセスしつつ実行している処理を継続すると、メモリへ書き込まれた値が変更されて正常な処理が実行されないおそれがある。そこで本変形例では、給電停止が自己のラックであると判別された場合に、例えばメモリへのアクセス停止等の自己停電処理を実行することで、上記事態を防止できる。

【0040】

また、他のラックに係る電源ユニットの電圧が低下する場合、いわゆるハンドシェイク処理のようにラック間で同期をとりつつ実行されるデータ処理がその後停止することになる。そこで本変形例では、給電停止が他のラックであると判別された場合に、例えばハンドシェイク処理の停止を想定した他者停電処理を実行することで、その後の処理を円滑に進めることができる。

【0041】

なお、上記図４、図５に示した例では、メインラック１００に対して拡張ラック２００を１つだけ増設した構成としていたが、これに限られない。他にも、特に図示しないが、１つのメインラック１００に対して複数の拡張ラック２００を増設し、それら複数の拡張ラック２００のうちの任意のものにサブＣＰＵユニット２０２を設けてもよい。拡張ラック２００どうしは、１つのメインラック１００に対して並列な処理関係としてもよいし、直列に従属する処理関係としてもよい。いずれの処理関係の場合でも、フェースセーフ機能は並列に連動する。つまり、いずれのサブＣＰＵユニット２０２においても、図５中のサブＣＰＵユニット２０２側の周辺回路を備えて、それぞれのＯＲゲート２１４にメインＣＰＵユニット１０２の全リセット指令信号＊ＡＬＬ−ＲＥＳＥＴを並列に入力する。また、サブＣＰＵユニット２０２中の単独リセット指令信号＊ＳＥＬＦ−ＲＥＳＥＴで作動するフェールセーフ機能は、当該拡張ラック２００に限定してもよいし、当該サブＣＰＵユニット２０２に割り当てられた他のサブＣＰＵユニット２０２を備えない拡張ラック２００に対しても適用してもよい。

【0042】

また、以上既に述べた以外にも、上記実施形態や各変形例による手法を適宜組み合わせて利用しても良い。

【0043】

その他、一々例示はしないが、上記実施形態や各変形例は、その趣旨を逸脱しない範囲内において、種々の変更が加えられて実施されるものである。

【符号の説明】

【0044】

１、１Ａ 制御装置
２ 外部バス
３ フェールセーフ信号線
４ 外部電源
１００ メインラック（基本ラック）
１０１ 電源ユニット（電源モジュール）
１０２ メインＣＰＵユニット（第１ＣＰＵモジュール）
１０２ａ Ｄスイッチ（第１スイッチ）
１２１ モニタレジスタ（判別部）
２００ 拡張ラック
２０１ 電源ユニット（電源モジュール）
２０２ サブＣＰＵユニット（第２ＣＰＵモジュール）
２０２ａ Ｄスイッチ（第２スイッチ）
２２１ モニタレジスタ（判別部）

【図1】

【図2】

【図3】

【図4】

【図5】