特許 5700602 不揮発性半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】5700602

(24)【登録日】2015年2月27日

(45)【発行日】2015年4月15日

(54)【発明の名称】不揮発性半導体メモリ

(51)【国際特許分類】

   H01L 27/105 20060101AFI20150326BHJP

   H01L 45/00 20060101ALI20150326BHJP

   H01L 49/00 20060101ALI20150326BHJP

【ＦＩ】

   H01L27/10 448

   H01L45/00 Z

   H01L49/00 Z

【請求項の数】10

【全頁数】14

(21)【出願番号】特願2014-20505(P2014-20505)

(22)【出願日】2014年2月5日

【審査請求日】2014年2月5日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】村上 洋樹

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２００８−０２１７６５（ＪＰ，Ａ）

【文献】 特開２０１０−１４０５３０（ＪＰ，Ａ）

【文献】 特開２０１２−２０３９４４（ＪＰ，Ａ）

【文献】 特開２００８−０３４４４１（ＪＰ，Ａ）

【文献】 特開２００４−１８５７５５（ＪＰ，Ａ）

【文献】 特開２００９−１０５３８３（ＪＰ，Ａ）

【文献】 特開２０１２−０７９３６７（ＪＰ，Ａ）

【文献】 特開２０１０−１６６０４７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０５，４５／００，４９／００

(57)【特許請求の範囲】

【請求項1】

可逆的かつ不揮発的に遷移する記憶素子と当該記憶素子に接続されたトランジスタとを含むセルユニットが行列状に複数形成されたメモリアレイを有し、
トランジスタのゲートはワード線に接続され、トランジスタの一方の拡散領域は前記記憶素子を介してビット線またはソース線に接続され、他方の拡散領域はソース線またはビット線に接続され、
前記記憶素子は、前記メモリアレイの行方向に延在する薄膜内に選択的に形成され、
前記記憶素子は、ビット線およびソース線とのコンタクトの位置に自己整合的に形成され、前記記憶素子は可変抵抗素子であり、前記ビット線と接触する領域でフォーミングすることにより可変抵抗素子が選択的に形成され、前記ビット線と接触する可変抵抗素子をリセットにした状態で前記ソース線と接触する領域でフォーミングすることにより可変抵抗素子が選択的に形成され、前記ソース線と接触する可変抵抗素子は、フォーミング後に低抵抗状態にリセットされる、不揮発性半導体メモリ。

【請求項2】

可逆的かつ不揮発的に遷移する記憶素子と当該記憶素子に接続されたトランジスタとを含むセルユニットが行列状に複数形成されたメモリアレイを有し、
トランジスタのゲートはワード線に接続され、トランジスタの一方の拡散領域は前記記憶素子を介してビット線またはソース線に接続され、他方の拡散領域はソース線またはビット線に接続され、
前記記憶素子は、前記メモリアレイの行方向に延在する薄膜内に選択的に形成され、
前記薄膜は、前記トランジスタのゲートを形成する層と半導体基板表面との間に形成される、不揮発性半導体メモリ。

【請求項3】

前記記憶素子は、ビット線またはソース線とのコンタクトの位置に自己整合的に形成される、請求項２に記載の不揮発性半導体メモリ。

【請求項4】

前記薄膜は、前記トランジスタのゲートを形成する層と前記ビット線またはソース線を形成する層との間に形成される、請求項１に記載の不揮発性半導体メモリ。

【請求項5】

前記薄膜は、複数行のトランジスタを覆うように前記メモリアレイの列方向に延在する、請求項１ないし４いずれか１に記載の不揮発性メモリ。

【請求項6】

前記記憶素子は、可変抵抗素子である、請求項２ないし５いずれか１つに記載の不揮発性半導体メモリ。

【請求項7】

前記薄膜は、前記ビット線と接触する領域でフォーミングされることにより可変抵抗素子を選択的に形成する、請求項６に記載の不揮発性半導体メモリ。

【請求項8】

前記薄膜内にソース線との接続のための低抵抗のコンタクト領域が形成される、請求項２ないし７いずれか１つに記載の不揮発性半導体メモリ。

【請求項9】

前記コンタクト領域は、フォーミング後に低抵抗状態にリセットされる、請求項８に記載の不揮発性半導体メモリ。

【請求項10】

前記セルユニットは、一対のアクセス用のトランジスタと一対の記憶素子を含み、一対のトランジスタのゲートはワード線に共通に接続され、一対の記憶素子には相補的な状態が記憶される、請求項１ないし９いずれか１つに記載の不揮発性半導体メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、不揮発性半導体メモリに関し、特に、可変抵抗素子等を含む相変化素子を利用した抵抗変化型メモリのメモリアレイの構造に関する。

【背景技術】

【0002】

フラッシュメモリに代わる不揮発性メモリとして、可変抵抗素子を利用した抵抗変化型メモリが注目されている。抵抗変化型メモリは、金属酸化物などの膜にパルス電圧を印加し、膜の抵抗を可逆的かつ不揮発的に設定することでデータを記憶するメモリとして知られている。抵抗変化型メモリは、電圧でデータを書き換えることができるため（電流が微量で）消費電力が小さく、また、１トランジスタ＋１抵抗からなる比較的単純な構造のためセル面積が約６F²（Ｆは配線の径で、数十ｎｍ程）と小さく、高密度化が可能であり、さらに、読み出し時間が１０ナノ秒程度とＤＲＡＭ並に高速であるという利点がある（特許文献１、２等）。

【0003】

図１は、従来の抵抗変化型メモリのメモリアレイの典型的な構成を示す回路図である。１つのメモリセルユニットは、可変抵抗素子とこれに直列に接続されたアクセス用のトランジスタとから構成される。ｍ×ｎ（ｍ、ｎは、１以上の整数）個のセルユニットが二次元アレイ状に形成され、トランジスタのゲートがワード線に接続され、ドレイン領域が可変抵抗素子の一方の電極に接続され、ソース領域がソース線に接続される。可変抵抗素子の他方の電極がビット線に接続される。

【0004】

可変抵抗素子は、酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜から構成され、印加されるパルス電圧の大きさおよび極性によって抵抗値を低抵抗状態または高抵抗状態に可逆的にかつ不揮発性に設定することができる。可変抵抗素子を高抵抗状態に設定（または書込み）することをセット（ＳＥＴ）、低抵抗状態に設定（書込み）することをリセット（ＲＥＳＥＴ）という。

【0005】

セルユニットは、ワード線、ビット線およびソース線によってビット単位で選択することができる。例えば、セルユニットＭ１１に書込みを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には、セットまたはリセットに応じた電圧が印加される。これにより、可変抵抗素子がセットまたはリセットされる。セルユニットＭ１１の読み出しを行う場合には、ワード線ＷＬ１によってトランジスタがオンされ、ビット線ＢＬ１、ソース線ＳＬ１には読み出しのための電圧が印加される。ビット線ＢＬ１には、可変抵抗素子のセットまたはリセットに応じた電圧または電流が表れ、これがセンス回路によって検出される。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１２−６４２８６号公報

【特許文献2】特開２００８−４１７０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

抵抗変化型メモリは、図１に示したように１Ｔ+１Ｒのセルユニットのアレイから構成されるものや、それ以外にも２Ｔ+２Ｒのセルユニットのアレイから構成されるものもある。後者は、アクセス速度を向上させるため、一対の可変抵抗素子に相補的なデータを保持させるものである。そのようなセルユニットの回路構成の一例を図２に示す。同図に示すように、１つのセルユニットＣＵは、相補的なデータを記憶することが可能であり、一対のビット線ＢＬ、／ＢＬ（ビット線バー）との間に直列に接続された一対のアクセス用のトランジスタＴ１、Ｔ２と一対の可変抵抗素子Ｒ１、Ｒ２とを含む、いわゆる２トランジスタ＋２抵抗から構成される。トランジスタＴ１、Ｔ２のソースに共通ソース線ＳＬが接続され、トランジスタＴ１と可変抵抗素子Ｒ１がビット線ＢＬと共通ソース線ＳＬ間に直列に接続され、トランジスタＴ２と可変抵抗素子Ｒ２が共通ソース線ＳＬとビット線／ＢＬ間に直列に接続される。また、トランジスタＴ１、Ｔ２のゲートがワード線ＷＬに共通に接続される。

【0008】

コンプリメンタリのセルユニットＣＵは、いずれか一方の可変抵抗素子がセットされるとき、他方の可変抵抗素子がリセットされる。このため、一対のビット線ＢＬ、／ＢＬ間には差信号が表れ、この差信号を利用してデータ「０」、「１」の判定が行われる。それ故、シングルビット線のときよりも信頼性が高くなり、高速アクセスが可能となる。

【0009】

図３は、図２に示すメモリセルの構成を示す模式的な断面図である。Ｐ型のシリコン基板またはウエル領域１０内に、トランジスタＴ１のドレイン領域１２、ソース領域１４、およびトランジスタＴ２のドレイン領域１６、ソース領域１４のためにＮ＋拡散領域が形成される。トランジスタＴ１、Ｔ２は、ゲート酸化膜２０Ａ、２０Ｂ上に形成されたポリシリコンゲート２２Ａ、２２Ｂを含み、両ポリシリコンゲート２２Ａ、２２Ｂがワード線ＷＬに共通接続される。ポリシリコンゲート２２Ａ、２２Ｂの形成後に層間絶縁膜が形成され、層間絶縁膜には、ドレイン領域１２、１６に接続されるビアおよび／または埋め込みプラグ等のコンタクト２４Ａ、２４Ｂが形成される。次いで、基板全面に酸化ハフニウム等の薄膜が形成され、公知のフォトリソ工程により薄膜が所定の形状に加工され、可変抵抗素子Ｒ１、Ｒ２が形成される。その後、層間絶縁膜が形成され、層間絶縁膜には、可変抵抗素子Ｒ１、Ｒ２に接続されるビアおよび／または埋め込みプラグ等のコンタクト２６Ａ、２６Ｂが形成され、その後、コンタクト２６Ａ、２６Ｂにビット線ＢＬ、／ＢＬがそれぞれ接続される。

【0010】

基板上への素子の形成が終了すると、次に、フォーミングが行われる。酸化ハフニウム（ＨｆＯｘ）等の金属酸化物の薄膜を可変抵抗素子の材料に用いる場合、初期設定として金属酸化物をフォーミングしなければならない。通常、フォーミングは、可変抵抗素子を書込むときよりも幾分大きな電圧Ｖｆを薄膜に印加することにより実施され、電圧を印加したときに薄膜を流れる電流の向きによって、セットおよびリセットの極性が決定される。このようなフォーミングは、抵抗変化型メモリを出荷する前に行われる。こうして、ビット線ＢＬ、／ＢＬとトランジスタＴ１、Ｔ２との間に可変抵抗素子Ｒ１、Ｒ２に直列に接続される。

【0011】

図１、図２に示されるようなセルユニットＣＵを形成する場合、トランジスタの形成後に可変抵抗素子の前駆体である薄膜を基板全面に形成し、その後、当該薄膜をトランジスタのドレイン領域に整合するようにパターンニングしなければならず工程が煩雑である。また、パターニングにより可変抵抗素子の形状や大きさにバラツキが生じると、可変抵抗素子の抵抗値が変動し、メモリの信頼性が低下してしまう。

【0012】

本発明は、上記従来の課題を解決するものであり、製造が容易であり、かつ信頼性の高い不揮発性半導体メモリを提供することを目的とする。

【課題を解決するための手段】

【0013】

本発明に係る不揮発性半導体メモリは、可逆的かつ不揮発的に遷移する記憶素子と当該記憶素子に接続されたトランジスタとを含むセルユニットが行列状に複数形成されたメモリアレイを有し、トランジスタのゲートはワード線に接続され、トランジスタの一方の拡散領域は前記記憶素子を介してビット線またはソース線に接続され、他方の拡散領域はソース線またはビット線に接続され、前記記憶素子は、前記メモリアレイの行方向に延在する薄膜内に選択的に形成される。

【0014】

好ましくは前記記憶素子は、ビット線またはソース線とのコンタクトの位置に自己整合的に形成される。好ましくは前記薄膜は、前記トランジスタのゲートを形成する層と前記ビット線またはソース線を形成する層との間に形成される。好ましくは前記薄膜は、前記トランジスタのゲートを形成する層と半導体基板表面との間に形成される。好ましくは前記薄膜は、複数行のトランジスタを覆うように前記メモリアレイの列方向に延在する。好ましくは前記記憶素子は、可変抵抗素子である。好ましくは前記薄膜は、前記ビット線と接触する領域でフォーミングされることにより可変抵抗素子を選択的に形成する。好ましくは前記薄膜内にソース線との接続のための低抵抗のコンタクト領域が形成される。好ましくは前記コンタクト領域は、フォーミング後に低抵抗状態にリセットされる。好ましくは前記セルユニットは、一対のアクセス用のトランジスタと一対の記憶素子を含み、一対のトランジスタのゲートはワード線に共通に接続され、一対の記憶素子には相補的な状態が記憶される。

【発明の効果】

【0015】

本発明によれば、メモリアレイの行方向に延在する薄膜内に記憶素子を選択的に形成するようにしたので、その構成および製造を簡略化することができる。さらに、記憶素子のバラツキを抑制し、メモリの信頼性を高めることができる。

【図面の簡単な説明】

【0016】

【図1】従来の抵抗変化型メモリのアレイ構成を示す図である。

【図2】従来の抵抗変化型メモリの他のアレイ構成を示す図である。

【図3】図３に示すアレイ内に形成されるメモリセルの構成を示す模式的な断面図である。

【図4】本発明の実施例に係る抵抗変化型メモリの構成を示す図である。

【図5】本発明の実施例に係る抵抗変化型メモリのアレイ構成を示す図である。

【図6】本発明の実施例に係るセルユニットの模式的な概略断面図である。

【図7】本発明の実施例に係るセルユニットのフォーミング時のバイアス電圧の一例を示す図である。

【図8】本発明の実施例に係るセルユニットのフォーミング後の状態を模式的に示す断面図である。

【図9】本発明の実施例に係るメモリアレイの一部を示す模式的な平面図である。

【図9A】本発明の実施例に係るメモリアレイの一部を示す模式的な平面図であり、セルユニットが１Ｔ+１Ｒから構成される例を示す図である。

【図10】本発明の実施例に係る薄膜の他の形成例を示す模式的な平面図である。

【図11】本発明の第２の実施例に係るメモリアレイの模式的な断面図である。

【図12】本発明の第２の実施例に係るメモリアレイの模式的な平面図である。

【図12A】本発明の第２の実施例に係るメモリアレイの模式的な平面図であり、セルユニットが１Ｔ+１Ｒから構成される例を示す図である。

【図12B】本発明の第２の実施例に係るメモリアレイの模式的な平面図であり、セルユニットが２Ｔ+２Ｒから構成される例を示す図である。

【図13】本発明の第２の実施例に係るメモリアレイの他の構成を示す平面図である。

【図14】本発明の第３の実施例に係るメモリセルアレイの構成を示す模式的な断面図である。

【図15】本発明の実施例による相補的な状態を記憶するセルユニットの他の構成例を示す図である。

【発明を実施するための形態】

【0017】

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、不揮発性メモリの例に抵抗変化型メモリを用いる。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

【実施例】

【0018】

図４は、本発明の実施例に係る抵抗変化型メモリの全体構成を示すブロック図である。本実施例の抵抗変化型メモリ１００は、行列状に配列された複数のセルユニットが配置されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され、入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータ等に基づき各部を制御するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきワード線の選択および駆動を行うワード線選択回路１６０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードしデコード結果に基づきビット線の選択および駆動を行う列選択回路１７０と、列選択回路１７０によって選択されたセルユニットから読み出された信号を検出したり、選択されたセルユニットへの書込みデータを保持するセンス回路１８０と、データの読出しや書込みに必要な電圧を発生させ、これをワード線選択回路１６０および列選択回路１７０へ供給する電圧発生回路１９０とを含んで構成される。

【0019】

図５は、メモリアレイの一例を示す図である。メモリアレイ１１０は、図２に示すような２Ｔ＋２ＲからなるセルユニットＣＵを二次元的にｍ×ｎ個形成したものである。但し、本発明は、このようなメモリアレイに限定されるものではなく、図１に示すようなメモリアレイにも適用され得る。

【0020】

図６は、本実施例のセルユニットＣＵの模式的な概略断面図であり、図中、図３と同一構成については同一参照番号を付してある。本実施例では、可変抵抗素子を構成する薄膜は、従来のように各トランジスタのドレイン領域毎にパターニングされることなく、トランジスタ上を連続的に覆うように形成される。図６に示すように、セルユニットのアクセス用のトランジスタＴ１、Ｔ２の形成後に、層間絶縁膜が形成され、層間絶縁膜内にコンタクト２４が形成される。次に、層間絶縁膜上に可変抵抗素子の前躯体である薄膜１１０が基板全面に形成される。次に、薄膜１１０は、公知のフォトリソ工程によりパターニングされるが、本実施例では、薄膜１１０は、少なくともトランジスタＴ１、Ｔ２の行方向を覆うように連続的に形成される。薄膜１１０は、任意の行数、任意の列数の領域を覆うように加工することができ、例えば、少なくとも１つまたは複数の行を覆うように行方向に連続的に延在されてもよい。要は、薄膜１１０は、従来の図３に示すセルユニットのように、各トランジスタのドレイン領域毎にパターニングされる必要はない。

【0021】

薄膜１１０は、例えば、酸化ハフニウム（ＨｆＯｘ）等の遷移金属酸化物が用いられる。薄膜１１０を成膜した時点では、非常に高い抵抗値を有しており、これをスイッチングする可変抵抗素子として機能させるには、初期化処理としてフォーミングが実施される。フォーミングは、すべての素子を形成した後（出荷前）、薄膜１１０に一定のバイアス電圧を印加することにより実施される。フォーミングをすることによって薄膜内に導電性のフィラメントまたは導電路の一部が形成される。

【0022】

図７に、本実施例のセルユニットをフォーミングするときのバイアス電圧の一例を示す。
ビット線ＢＬ、／ＢＬ＝０Ｖ、ソース線ＳＬ＝４Ｖ、ワード線ＷＬ（ゲート２２）＝６Ｖを印加する。これにより、トランジスタＴ１、Ｔ２がオンし、可変抵抗素子Ｒ１、Ｒ２が高抵抗状態にセットされる。

【0023】

図８は、セルユニットがフォーミングされた後の模式的な断面図である。フォーミングされる前の薄膜１１０は、非常に高い抵抗を有している。図７に示すようなバイアス電圧が印加されると、ドレイン領域１２に接続されたコンタクト２４Ａには約４Ｖが供給され、ビット線ＢＬに接続されたコンタクト２６Ａには約０Ｖが供給される。これにより、コンタクト２４Ａ、２６Ａ間に挟まれた薄膜１１０の領域（図中、クロスハッチングされた領域）に電圧が印加され、この領域に可変抵抗素子Ｒ１が形成される。フォーミングされていない薄膜１１０は、非常に高い抵抗を有しているため、コンタクト２４Ａとコンタクト２６Ｂ間、あるいはコンタクト２６Ａとコンタクト２４Ｂ間には事実上電圧が印加されない。従って、可変抵抗素子Ｒ１は、コンタクト２４Ａと２６Ａによって接触された領域に自己整合的に形成される。言い換えれば、可変抵抗素子Ｒ１の精度は、コンタクト２４Ａ、２６Ａの精度に依存する。同様に、ビット線／ＢＬに接続されたコンタクト２６Ｂとドレイン領域１６に接続されたコンタクト２４Ｂ間に挟まれた薄膜１１０の領域に、可変抵抗素子Ｒ２が自己整合的に形成される。なお、フォーミングされた後の可変抵抗素子Ｒ１、Ｒ２は、高抵抗状態にセットされる。

【0024】

このように本実施例によれば、アクセス用トランジスタのドレイン領域に対応して薄膜をパターンニングする必要がなくなるので、製造工程を従来よりも簡単にすることができる。さらに、可変抵抗素子Ｒ１、Ｒ２は、コンタクト２４Ａ、２４Ｂとコンタクト２６Ａ、２６Ｂとによって挟まれた領域に自己整合的に形成されるので、コンタクト２４Ａ、２４Ｂ、コンタクト２６Ａ、２６Ｂの加工精度を向上させることで可変抵抗素子Ｒ１、Ｒ２の抵抗値のバラツキを小さくすることができる。

【0025】

また、コンタクト２４Ａ、２４Ｂ、２６Ａ、２６Ｂは、公知のプロセスを用いて構成される。例えば、コンタクト２４Ａ、２４は、ドレイン領域２４Ａ、２４Ｂとの界面にＴｉ、Ｗ、Ｐｔ等のシリサイド層を含むことができる。さらにコンタクト層２４Ａ、２４Ｂ、２６Ａ、２６Ｂは、層間絶縁膜に形成されたビアまたは開口内にタングステン等の埋め込みプラグを含むことができる。

【0026】

次に、トランジスタＴ１、Ｔ２のソース領域１４とソース線ＳＬとの接続例について説明する。図９は、複数のセルユニットの模式的な平面図である。薄膜１１０の形状、大きさは任意に設定することができ、例えば、薄膜１１０は、行方向（Ｘ方向）に一定の距離だけ延在し、かつ、列方向（Ｙ方向）に一定距離だけ延在する大きさにすることができる。図に示す例では、薄膜１１０は、少なくとも１つのセルユニットＣＵを覆うように行方向に延び、かつ複数のワード線ＷＬ１〜Ｗｌｉを覆うように列方向に延びる。

【0027】

ポリシリコンゲート２２Ａ、２２ＢのＸ方向の両側にＮ型の拡散領域が形成され、この拡散領域は、ドレイン領域１２、１６、ソース領域１４をそれぞれ形成する。ここで留意すべきは、ソース領域１４は、列方向に連続するように形成され、かつ薄膜１１０のＹ方向の大きさより幾分大きく形成される。ドレイン領域１２、１６上のビット線ＢＬ、／ＢＬの直下には、上記したように可変抵抗素子Ｒ１、Ｒ２が形成される。ソース領域１４は、薄膜１１０とソース線ＳＬとを電気的に接続するためのコンタクト１２０は、薄膜１１０と干渉しない位置に形成される。また、ワード線ＷＬ１〜ＷＬｉについて、ここには詳述しないが、例えば、薄膜１１０と干渉しないように薄膜１１０よりも下層に配線層を形成し、当該配線層がポリシリコンゲート２２Ａ、２２Ｂに接続される。

【0028】

次に、セルユニットの構成が図１に示すアレイのように１Ｔ＋１Ｒから構成されるときの模式的な平面図を図９Ａに示す。図９に示すコンプリメンタリのセルユニットではソース領域１４が共通であるが、図９Ａ（Ａ）に示す１Ｔ＋１Ｒのセルユニットでは、ソース領域１４Ａ、１４Ｂがそれぞれ分離されて形成される。また、図９Ａ（Ａ）に示す例では、各ビット線ＢＬ１、ＢＬ２、…ＢＬｉがＸ方向に延在され、ワード線Ｗ１、Ｗ２…がＹ方向に延在される。各ビット線ＢＬ１〜ＢＬｉは、可変抵抗素子Ｒ１、Ｒ２を介してドレイン領域１２、１６に電気的に接続される。各ワード線ＷＬ１、ＷＬ２は、ビット線ＢＬよりも下層に配線され、これにより、薄膜１１０に干渉することなく対応するゲート２２Ａ、２２Ｂに接続される。図の例では、ワード線ＷＬ１は、コンタクト１３０を介してゲート２２Ａにそれぞれ接続され、ワード線ＷＬ２は、コンタクト１３０を介してゲート２２Ｂにそれぞれ接続される。

【0029】

また、図９Ａ（Ａ）に示す例では、各ワード線を各ポリシリコンゲートにコンタクト１３０を介して接続される例を示しているが、これ以外にも、図９（Ｂ）に示すように、アクセス用のトランジスタのポリシリコンゲート２２Ａ、２２ＢをそれぞれＹ方向に連続的に接続し、これをワード線にすれば、個々のコンタクト１３０は不要である。

【0030】

図１０は、本実施例による薄膜の他の形成例を示す模式的な平面図である。同図に示す薄膜１１０は、複数のセルユニットを覆うように１行単位のストリップ状に形成される。言い換えれば、各薄膜１１０は、各ワードと並行に延在するように形成される。１つのストリップ状の薄膜１１０は、ビット線ＢＬ、／ＢＬと交差する位置に可変抵抗素子Ｒ１、Ｒ２を含む。薄膜１１０の列方向の幅、およびワード線の列方向の幅、ポリシリコンゲート２２Ａ、２２Ｂの列方向の幅を適宜調整することで、各ワード線は、薄膜１１０と干渉しない位置でポリシリコンゲート２２Ａ、２２Ｂとコンタクト１３０を介して接続することができる。

【0031】

次に、本発明の第２の実施例について説明する。第２の実施例では、薄膜内に可変抵抗素子およびソースコンタクトを形成するものであり、図１１にその概略断面図、図１２に模式的な平面図を示す。図１１に示すように、ソース線ＳＬは、コンタクト２６Ｃ、可変抵抗素子Ｒｓ、コンタクト２４Ｃを介してソース領域１４に電気的に接続される。好ましい態様では、コンタクト２４Ｃは、コンタクト２４Ａ、２４Ｂの形成と同時に形成され、コンタクト２６Ｃは、コンタクト２６Ａ、２６Ｂと同時に形成される。コンタクト２６Ｃとコンタクト２４Ｃとの間に挟まれた薄膜１１０の領域にフォーミングすることにより可変抵抗素子Ｒｓが形成される。

【0032】

フォーミングのためのバイアス電圧は、例えば、ＳＬ＝４Ｖ、ＢＬ＝０Ｖ、／ＢＬ＝０Ｖ、ＷＬ＝６Ｖである。この場合、可変抵抗素子Ｒ１、Ｒ２のフォーミングを先に実施し、かつ可変抵抗素子Ｒ１、Ｒ２を低抵抗状態にリセットしておく必要がある。さらに、フォーミングされた可変抵抗素子Ｒｓは高抵抗状態のセットであるため、可変抵抗素子Ｒｓを低抵抗状態にリセットする必要がある。例えば、このときのバイアス電圧は、ＳＬ＝２Ｖ、ＢＬ＝０Ｖ、／ＢＬ＝０Ｖ、ＷＬ＝４Ｖである。

【0033】

また、コンタクト２４Ｃ、２６Ｃ、公知のプロセスを用いて構成される。例えば、コンタクト２４Ｃは、ソース領域１４の界面にＴｉ、Ｗ、Ｐｔ等のシリサイド層を含むことができる。さらにコンタクト層２４Ｃ、２６Ｃは、層間絶縁膜に形成されたビアまたは開口内にタングステン等の埋め込みプラグを含むことができる。

【0034】

図１２を参照すると、先の図９に示したソース領域と異なり、本実施例のソース領域１４は、薄膜１１０の大きさに無関係に形成することができる。図示する例では、ソース領域１４は、トランジスタ毎に分離して形成されている。ソース領域１４上を列方向に延在するソース線ＳＬは、コンタクト２６Ｃを介して可変抵抗素子Ｒｓに接続される。このように、薄膜１１０内にソース線ＳＬとソース領域１４とを電気的に接続する低抵抗のコンタクト領域を形成することで、薄膜１１０による制約を受けることなくソースコンタクトを得ることができる。なお、図の例では、各ソース領域１４が列方向に分離されているが、これを連続させて形成してもよい。

【0035】

次に、セルユニットの構成が図１に示すアレイのように１Ｔ＋１Ｒから構成されるときの模式的な平面図を図１２Ａに示す。図１２に示すコンプリメンタリのセルユニットではソース領域１４が共通であるが、図１２Ａに示す１Ｔ＋１Ｒのセルユニットでは、ソース領域１４Ａ、１４Ｂがそれぞれ分離されて形成される。また、図１２Ａに示す例では、各ビット線ＢＬ１、ＢＬ２、…ＢＬｉがＸ方向に延在され、ワード線Ｗ１、Ｗ２…がＹ方向に延在される。さらにワード線Ｗ１、ＷＬ２…に平行してソース線ＳＬ１、ＳＬ２…がＹ方向に延在される。

【0036】

各ビット線ＢＬ１〜ＢＬｉは、可変抵抗素子Ｒ１、Ｒ２を介してドレイン領域１２、１６に電気的に接続される。各ワード線ＷＬ１、ＷＬ２は、ビット線ＢＬよりも下層に配線され、これにより、ワード線ＷＬ１、ＷＬ２は、薄膜１１０に干渉することなく、対応するゲート２２Ａ、２２Ｂにそれぞれ接続される。さらに、ソース線ＳＬ１は、可変抵抗素子Ｒｓを介してソース領域１４Ａに接続され、ソース線ＳＬ２は、可変抵抗素子Ｒｓを介してソース領域１４Ｂに接続される。このような構成により、ソース線の設計の自由度がさらに向上される。

【0037】

なお、各ワード線ＷＬは、コンタクト１３０を介してポリシリコンゲート２２Ａ、２２Ｂに接続される必要はなく、図９Ａ（Ｂ）に示したように、ポリシリコンゲート２２Ａ、２２ＢをＹ方向に連続的に接続することで、これをワード線にすることができる。

【0038】

図１２Ｂは、セルユニットが２Ｔ+２Ｒから構成されるときの模式的な平面図である。本例では、ポリシリコンゲート２２Ａ、２２ＢがＸ方向に連続的に接続され、これがワード線ＷＬ１〜ＷＬ４を形成している。また、Ｙ方向に隣接するセルユニットのドレイン領域１２、１６を分離するためダミーワード線ＤＷＬがＸ方向に形成される。セルユニットのトランジスタは、ワード線（ポリシリコンゲート）をマスクにソース・ドレインの拡散領域を自己整合的に形成するが、ダミーワード線ＤＷＬを配置させることで、ドレイン領域１２、１６を分離させることができる。動作時には、ダミーワード線ＤＷＬは、例えばグランドに印加される。このような構成により、２Ｔ、２Ｒのセルユニットの専有面積を小さくすることができる。

【0039】

また、上記した図１０に示すようなワード線と薄膜とが行方向に並列に形成される構成を第２の実施例に適用してもよく、図１３にその平面図を示す。

【0040】

次に、本発明の第３の実施例について説明する。図１４は、第３の実施例によるセルユニットの模式的な断面図である。第３の実施例のメモリアレイでは、可変抵抗素子を形成するための薄膜１１０Ａは、トランジスタＴ１、Ｔ２のゲート絶縁膜と提供するように構成される。Ｐ型のシリコン基板またはＰウエルの表面に、Ｎ型の拡散領域１２、１４、１６が形成される。次に、基板表面に、可変抵抗素子およびゲート絶縁膜を提供するための薄膜１１０Ａが形成される。次に、拡散領域１２、１４、１６に整合するように、薄膜１１０Ａ上にゲート電極２２Ａ、２２Ｂが形成される。次に、層間絶縁膜を形成し、層間絶縁膜内に薄膜１１０Ａに繋がるコンタクト２６Ａ、２６Ｂが形成され、次に、層間絶縁膜上にビット線ＢＬ、／ＢＬが形成される。先に示した実施例のときと同様に、ソース線ＳＬ、ビット線ＢＬ、／ＢＬ、ワード線ＷＬに所望のバイアス電圧を印加することで、薄膜１１０Ａがコンタクト２６Ａ，２６Ｂと接触している領域にフォーミングが行われる。これにより、ドレイン領域１２、１６上に可変抵抗素子Ｒ１、Ｒ２が形成される。一方、薄膜１１０Ａは、非常に高抵抗の金属酸化物であり、この膜はゲート電極２２Ａ、２２Ｂの直下でゲート絶縁膜として機能することができる。

【0041】

このように第３の実施例によれば、金属酸化物等の薄膜を基板表面に形成することで、可変抵抗素子とゲート絶縁膜とを同時に形成することができ、抵抗変化型メモリの製造工程をより簡略化させることができる。

【0042】

上記実施例では、図５に示すようなコンプリメンタリな状態を記憶するセルユニットが形成されたメモリアレイを例示したが、これに限らず、図１に示すような他のメモリアレイにも適用することができる。また、上記実施例では、相補的な状態を記憶するセルユニットとして、トランジスタとビット線との間に可変抵抗素子が介在するものを例示したが、これ以外にも図１５に示すようにトランジスタとソース線ＳＬとの間に可変抵抗素子を介在させるセルユニットにも本発明を適用することができる。さらに上記実施例は、抵抗変化型メモリを例示したが、可変抵抗素子の代わりに、可逆的、かつ不揮発的に特性を変化させる素子を置換することができるのであれば、本発明は、そのような不揮発性メモリのアレイにも適用することができる。

【0043】

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0044】

１０：Ｐ型のシリコン基板またはウエル領域
１２：ドレイン領域
１４：ソース領域
１６：ドレイン領域
２０：ゲート酸化膜
２２Ａ、２２Ｂ：ゲート
２４Ａ、２４Ｂ、２４Ｃ：コンタクト
２６Ａ、２６Ｂ、２６Ｃ：コンタクト
１１０：薄膜
１２０：コンタクト
１３０：コンタクト
Ｒ１、Ｒ２、Ｒｓ：可変抵抗素子
Ｔ１、Ｔ２：アクセス用トランジスタ
ＣＵ：セルユニット

【要約】

【課題】 製造が容易であり、かつ信頼性の高い不揮発性半導体メモリを提供する。
【解決手段】 本発明の抵抗変化型メモリは、可逆的かつ不揮発的に遷移する可変抵抗素子Ｒ１、Ｒ２と当該可変抵抗素子Ｒ１、Ｒ２に接続されたトランジスタＴ１、Ｔ２とを含むセルユニットＣＵが行列状に複数形成されたメモリアレイを有する。トランジスタＴ１、Ｔ２のゲートはワード線ＷＬに接続され、トランジスタのドレイン領域１２、１６は可変抵抗素子Ｒ１、Ｒ２を介してビット線ＢＬ、／ＢＬに接続され、ソース領域１４はソース線ＳＬに接続される。可変抵抗素子Ｒ１、Ｒ２は、メモリアレイの行方向に延在する薄膜１１０内に選択的に形成される。
【選択図】 図８

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図9A】

【図10】

【図11】

【図12】

【図12A】

【図12B】

【図13】

【図14】

【図15】