特許 5707710 積層型チップ部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5707710

(24)【登録日】2015年3月13日

(45)【発行日】2015年4月30日

(54)【発明の名称】積層型チップ部品

(51)【国際特許分類】

   H01C 7/18 20060101AFI20150409BHJP

   H01C 7/10 20060101ALI20150409BHJP

   H01G 4/30 20060101ALI20150409BHJP

【ＦＩ】

   H01C7/18

   H01C7/10

   H01G4/30 301B

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2010-50796(P2010-50796)

(22)【出願日】2010年3月8日

(65)【公開番号】特開2011-187648(P2011-187648A)

(43)【公開日】2011年9月22日

【審査請求日】2012年11月22日

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110001494

【氏名又は名称】前田・鈴木国際特許業務法人

(74)【代理人】

【識別番号】100097180

【弁理士】

【氏名又は名称】前田 均

(74)【代理人】

【識別番号】100110917

【弁理士】

【氏名又は名称】鈴木 亨

(72)【発明者】

【氏名】斎藤 洋

(72)【発明者】

【氏名】簗田 壮司

(72)【発明者】

【氏名】相庭 尚

(72)【発明者】

【氏名】佐藤 義彦

【審査官】 田中 純一

(56)【参考文献】

【文献】 特開２００７−１５０１２３（ＪＰ，Ａ）

【文献】 特開２００９−０２７１２５（ＪＰ，Ａ）

【文献】 特開２００８−１５９９７３（ＪＰ，Ａ）

【文献】 特開平０２−０３９４０７（ＪＰ，Ａ）

【文献】 国際公開第２００６／０２２２５８（ＷＯ，Ａ１）

【文献】 特開２００９−２１２２９８（ＪＰ，Ａ）

【文献】 特開平０５−２４３０７３（ＪＰ，Ａ）

【文献】 特開平０５−２４３０７４（ＪＰ，Ａ）

【文献】 特開平１１−１０３２２９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｃ ７／００ − ７／１０

Ｈ０１Ｃ ７／１２ − ７／２２

Ｈ０１Ｇ ４／００ − ４／０１５

Ｈ０１Ｇ ４／０２ − ４／１０

Ｈ０１Ｇ ４／１４ − ４／２２４

Ｈ０１Ｇ ４／２５５ − ４／４０

Ｈ０１Ｇ １３／００ − １７／００

Ｈ０１Ｆ １７／００ − ２１／１２

Ｈ０１Ｆ ２７／００ − ２７／０２

Ｈ０１Ｆ ２７／０６ − ２７／０８

Ｈ０１Ｆ ２７／２３

Ｈ０１Ｆ ２７／２８ − ２７／２９

Ｈ０１Ｆ ２７／３６

Ｈ０１Ｆ ２７／４２

Ｈ０１Ｆ ３８／４２

Ｈ０５Ｋ １／１８

(57)【特許請求の範囲】

【請求項1】

内部電極が形成された素子本体と、
前記内部電極が露出する前記素子本体の端面を覆う端子電極と、
前記端子電極の一部と接合し、外部回路導体と物理的および電気的に接続す
る接続用電極とを有し、回路基板に埋め込んで使用される積層型チップ部品であって、
前記端子電極が、前記素子本体の端面に位置する端面部分と、前記端面部分に連続して形成され、前記素子本体の端面近傍の四側面にまで延びる側面部分とを有し、
前記接続用電極が、金属で構成され、前記四側面のうちの一側面にのみ形成され、回路基板に形成されたスルーホールに対応する位置にあり、前記スルーホールを埋める導電成分を通じて外部回路導体と物理的および電気的に接続し、
前記端子電極は、ガラス成分を含む電極層を有し、
前記接続用電極の厚さは、５μｍ以上であり、
前記端子電極の厚さは、１０μｍ以下であることを特徴とする積層型チップ部品。

【請求項2】

前記接続用電極が、金属箔で構成されることを特徴とする請求項１に記載の積層型チップ部品。

【請求項3】

前記接続用電極は、前記端子電極の少なくとも一部にめっき処理を行うことで形成してあることを特徴とする請求項１に記載の積層型チップ部品。

【請求項4】

前記接続用電極は、前記外部回路導体のめっき膜と直接、物理的および電気的に接続することを特徴とする請求項１〜３のいずれかに記載の積層型チップ部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、端子電極が形成された積層型チップ部品に関する。

【背景技術】

【0002】

セラミックコンデンサやセラミックバリスタなど、表面実装型の積層型チップ部品では、通常、内部電極が形成された素子本体の外部に端子電極が形成してある。端子電極は、内部電極との接続を確保するために、ガラス成分を含有するペースト電極を有している。

【0003】

ところで、積層型チップ部品を、回路基板に埋め込んで使いたいという要望がある。たとえば、まず、回路基板に積層型チップ部品を埋め込み、その回路基板にスルーホールを形成し、スルーホールにエッチング処理を行うことがある。その後で、スルーホールを導電性成分で埋めることにより、基板内の積層型チップ部品と基板上の別の電子部品との電気的接続を図ることがある（特許文献１参照）

【0004】

しかしながら、積層型チップ部品の端子電極がペースト電極膜を含む場合には、エッチング処理時にエッチング液がペースト電極膜に染み込み易く、端子電極が浸食されやすい。また、素子本体が化学的処理に弱く十分に厚いめっき膜を形成できないバリスタ等の半導体セラミックは、同様に端子電極まで容易に浸食されやすい。端子電極が浸食されると、素子本体がダメージを受けるおそれがある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００２−２７１０２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は、このような実状に鑑みてなされ、その目的は、回路基板の内部にも埋め込むことが容易な積層型チップ部品を提供することである。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明に係る積層型チップ部品は、
内部電極が形成された素子本体と、
前記内部電極が露出する前記素子本体の端面を覆う端子電極と、
前記端子電極の一部と接合し、外部回路導体と物理的および電気的に接続する接続用電極とを有する積層型チップ部品であって、
前記端子電極が、前記素子本体の端面に位置する端面部分と、前記端面部分に連続して形成され、前記素子本体の端面近傍の四側面にまで延びる側面部分とを有し、
前記接続用電極が、金属で構成されることを特徴とする。

【0008】

本発明の積層型チップ部品の接続用電極は、ガラス成分を含んでおらず、金属（合金含む、以下同様）で構成されている。すなわち、接続用電極が、実質的に導電性成分のみで構成される。したがって、積層型チップ部品を回路基板の内部に埋め込む際に、たとえば接続用電極が形成された面を上側にして配置すれば、上側からスルーホールを形成する際に物理的処理や化学的処理を行っても、スルーホールに対応する位置にある接続用電極にはダメージが少ない。

【0009】

仮に接続用電極が物理的あるいは化学的にダメージを受けたとしても、接続用電極は、金属で構成されるため、表面からほぼ均等に少しずつ、接続用電極の厚みが減少していき、犠牲膜となる。したがって、本発明の積層型チップ部品では、端子電極がダメージを受けるおそれが少なく、素子本体がダメージを受けることはない。よって、積層型チップ部品を回路基板に埋め込んだ場合に、回路基板に埋め込まれた素子本体の端子電極に設けられた接続用電極と外部回路導体（回路基板内の配線）との間で、良好に物理的接続および電気的接続を確保することが可能となる。

【0010】

また、本発明の積層型チップ部品を回路基板に埋め込む場合（回路基板埋め込み型）には、端子電極を厚く形成する必要がなくなると共に、端子電極を、ガラス成分を含むペースト膜のみで構成することも可能である。したがって、端子電極を薄く形成することが可能となる。また、接続用電極は、例えばスルーホールに対応する位置のように、端子電極の一部のみに接合すればよいため、より小型の積層型チップ部品を回路基板に埋め込むことができ、積層型チップ部品の集積化を行いやすい。また、端子電極の製造工程を簡略化することが可能になり、製造コストの低減にも寄与する。

【0011】

前記端子電極の厚さは、１０μｍ以下であっても良い。積層型チップ部品を回路基板に埋め込んで使用する場合には、端子電極は、導電性を確保さえできればよいので、端子電極の厚さを、１０μｍ以下と薄く形成することが可能である。

【0012】

好ましくは、前記接続用電極の厚さは、５μｍ以上である。本発明の接続用電極は、物理的処理あるいは化学的処理によるダメージが端子電極まで到達しない十分な厚さで構成されている。仮に接続用電極が物理的処理あるいは化学的処理によってダメージを受けたとしても、厚さが５μｍ以上あれば、犠牲膜としての効果が向上し、接続用電極が膜状に残っているので、端子電極がダメージを受けることがない。

【0013】

好ましくは、端子電極が、ガラス成分を含む電極層を有する。端子電極がガラス成分を含む電極層を有するので、端子電極の素子本体への密着性が向上し、内部電極との接続を確実にすることができる。

【0014】

好ましくは、前記端面部分または前記側面部分の少なくとも一面に、前記接続用電極が形成されている。接続用電極を形成する面を自由に選択することで、回路基板のパターンに応じて、設計の自由度を高めることができる。

【0015】

好ましくは、前記接続用電極が、金属箔で構成されている。金属箔を端子電極の表面に熱圧着などの方法により接合するのみで済むので、製造が容易である。

【0016】

前記接続用電極は、前記側面部分を覆うリング形状をしていても良い。

【0017】

前記接続用電極は、前記端子電極の少なくとも一部にめっき処理を行うことで形成してあっても良い。

【図面の簡単な説明】

【0018】

【図1】図１は、本発明の一実施形態に係る積層チップバリスタの概略断面図である。

【図2】図２は、図１に示す積層チップバリスタの斜視図である。

【図3A】図３Ａは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3B】図３Ｂは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3C】図３Ｃは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3D】図３Ｄは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3E】図３Ｅは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3F】図３Ｆは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3G】図３Ｇは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3H】図３Ｈは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3I】図３Ｉは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図3J】図３Ｊは、図１に示す積層チップバリスタを回路基板に埋め込む工程を示す要部断面図である。

【図4】図４Ａおよび図４Ｂは、本発明の他の実施形態に係る積層チップバリスタの斜視図である。

【図5】図５は、本発明の他の実施形態に係る積層チップバリスタの断面図である。

【発明を実施するための形態】

【0019】

第１実施形態
図１に示すように、本実施形態に係る積層チップバリスタ２は、素子本体４と、端子電極６，８と、接続用電極１６，１８とを有する。素子本体４は、抵抗層１０と、内部電極層１２とを有し、抵抗層１０の間に、これらの内部電極層１２が交互に積層してある。交互に積層される一方の内部電極層１２は、素子本体４の第１端面の外側に形成してある端子電極６の内側に対して電気的に接続してある。また、交互に積層される他方の内部電極層１２は、素子本体４の第２端面の外側に形成してある端子電極８の内側に対して電気的に接続してある。

【0020】

素子本体４の抵抗層１０の材質は、特に限定されず、たとえば酸化亜鉛系、チタン酸バリウム系、スピネル系の抵抗体材料、またはチタン酸バリウム、チタン酸ストロンチウム、チタン酸カルシウムなどを含む誘電体材料で構成される。各抵抗層１０の厚みは、特に限定されないが、５〜７０μｍにしてある。

【0021】

内部電極層１２を構成する導電材としては、特に限定されないが、パラジウムまたはパラジウム合金を用いることが好ましい。内部電極層１２の厚さは、用途に応じて適宜決定すればよいが、通常０．５〜５μｍ程度である。

【0022】

端子電極６，８は、素子本体４の第１，第２端面に位置する端面部分６ａ，８ａと、端面部分６ａ，８ａに連続して形成され、素子本体４の第１，第２端面近傍の四側面にまで延びる側面部分６ｂ，８ｂとを有している。

【0023】

端子電極６，８は、ガラス成分を含むペースト電極層で構成されている。ペースト電極層は、導電材を含んで構成され、ペースト電極層に含まれる導電材としては、特に限定されないが、通常、銀や銀合金などが用いられるが、銅や銅合金なども用いることができる。

【0024】

ペースト電極層の表面には、めっき層が形成されていてもよい。めっき層を構成する導電材としては、たとえばニッケル、スズ、ハンダなどを用いることができる。めっき層は２層以上であることが好ましく、最外層を構成するめっき層は、スズを含むことが好ましい。ペースト電極層（およびめっき層）で構成される端子電極６，８の厚さｔ０は、特に限定されないが、１０〜４０μｍで形成してある。

【0025】

素子本体４の形状は、特に制限はないが、通常、直方体状とされる。また、その寸法にも特に制限はなく、用途に応じて決定され、たとえば１００５形状（縦１．０ｍｍ×横０．５ｍｍ）サイズ以下である。特にめっき膜を十分に厚く形成し難い０６０３形状（縦０．６ｍｍ×横０．３ｍｍ）サイズ以下が好ましく、特に０４０２形状（縦０．４ｍｍ×横０．２ｍｍ）サイズが好ましい。

【0026】

本実施形態では、接続用電極１６，１８は、端子電極６，８の側面部分６ｂ，８ｂの対応する１面に、それぞれ形成されている。図２に示すように、端子電極６，８の側面部分６ｂ，８ｂはそれぞれ、接続用電極１６，１８を形成可能な４面を有する。すなわち、端子電極６の側面部分６ｂは、端面部分６ａに連続して形成され、素子本体４の第１側面４ａに延びる第１側面部分６ｂ１と、素子本体４の第２側面４ｂに延びる第２側面部分６ｂ２と、素子本体４の第３側面４ｃに延びる第３側面部分６ｂ３と、素子本体４の第４側面４ｄに延びる第４側面部分６ｂ４とを有している。また、端子電極８の側面部分８ｂは、端面部分８ａに連続して形成され、素子本体４の第１側面４ａに延びる第１側面部分８ｂ１と、素子本体４の第２側面４ｂに延びる第２側面部分８ｂ２と、素子本体４の第３側面４ｃに延びる第３側面部分８ｂ３と、素子本体４の第４側面４ｄに延びる第４側面部分８ｂ４とを有している。

【0027】

図２に示すように、本実施形態では、各端子電極６，８における４側面における略同一平面上に位置する一対の第１側面部分６ｂ１，８ｂ１の表面に、接続用電極１６，１８が形成されている。接続用電極１６，１８は、好ましくは、金属による金属箔で構成されている。

【0028】

金属箔で構成された接続用電極１６，１８は、実質的に導電性成分のみで構成される。接続用電極１６，１８は、たとえば、銅、ニッケル、銀、金、パラジウムまたはこれらの合金で構成される。接続用電極１６，１８は、端子電極６，８の側面部分６ａ，８ａに、たとえば熱圧着、導電性接着剤などにより接合されている。接続用電極１６，１８の厚さｔ１は５μｍ以上であることが好ましく、さらに好ましくは、７〜１５μｍである。

【0029】

積層チップバリスタの製造方法
まず、図１に示す素子本体４を製造する。具体的には、キャリアシート上に、所定の厚みで、セラミックグリーンシートを形成する。キャリアシートとしては、たとえばＰＥＴフィルムなどが用いられる。セラミックグリーンシートは、キャリアシートに形成された後に乾燥される。

【0030】

次に、キャリアシート上に形成されたセラミックグリーンシートの表面に、乾燥後に図１に示す内部電極層１２となる所定パターンの電極層（内部電極パターン）を形成する。電極層の形成方法は、層を均一に形成できる方法であれば特に限定されないが、たとえば、導電体ペーストを用いたスクリーン印刷法が用いられる。

【0031】

詳細は省略するが、上記の工程以後、セラミックグリーンシートの切断工程、積層工程等を経た後に、脱バインダ処理および焼成処理を行い、電極層およびセラミックグリーンシート（抵抗層）が交互に多数積層された図１に示す素子本体４が形成される。

【0032】

上記のようにして得られた素子本体４の両端面に、例えばバレル研磨やサンドブラストなどにより端面研磨を施し、下地電極層としてペースト電極膜を塗布して焼成し、下地電極層の表面に、めっき処理を行うことで、端子電極６，８を形成する。

【0033】

次に、端子電極６，８の表面に対し、金属箔を熱圧着などすることで接続用電極１６，１８が接合され、図１に示す積層チップバリスタ２が形成される。

【0034】

回路基板埋め込み工程
次に、図３Ａ〜図３Ｊを用いて、上述した積層チップバリスタ２を回路基板に埋め込む工程について詳述する。
まず、バリスタ内蔵用孔２１が形成された樹脂製の回路基板２０を準備し、バリスタ内蔵用孔２１に、上述した積層チップバリスタ２を配置する（図３Ａに示す）。バリスタ内蔵用孔２１のサイズは特に限定されないが、少なくとも積層チップバリスタ２を収容できるサイズであればよい。バリスタ内蔵用孔２１のサイズが比較的大きい場合には、回路基板２０に複数の積層チップバリスタ２をバリスタ内蔵用孔２１に収容することができる。

【0035】

次に、図３Ｂに示すように、積層チップバリスタ２が配置されたバリスタ内蔵用孔２１に樹脂２２ａを埋め込む。樹脂２２ａとしては、エポキシ樹脂などを用いることができる。その後で、回路基板２０の表面２０ａおよび埋め込み樹脂２２ａの表面に、たとえば樹脂フィルムを貼り付けることにより、絶縁膜２２ｂを形成する。絶縁膜２２ｂも、エポキシ樹脂などで構成することができる。あるいは、スピンコート、塗工などにより、バリスタ内蔵用孔２１を樹脂で埋めると共に、回路基板２０の表面に樹脂膜を同時に形成しても良い。

【0036】

次に、図３Ｃに示すように、レーザ、ドリル、エッチングなどにより、図３Ｂに示す樹脂層２２ａおよび絶縁膜２２ｂにスルーホール２３を形成する。スルーホール２３は、積層チップバリスタ２の接続用電極１６，１８の上側に形成される。この場合に、接続用電極１６，１８は、少なくともスルーホール２３に対応する位置であって、図２に示すように、端子電極６，８の４側面のうちの１側面である側面部分６ｂ１，８ｂ１にのみ形成されている。

【0037】

次に、図３Ｄに示すように、絶縁膜２２ａおよびスルーホール２３の表面を、例えばエッチング液に浸漬することにより、エッチング液２４でケミカルエッチングを行う。エッチング液２４としては、過酸化水素／硫酸系エッチング液、フッ化水素などを用いることができる。これにより、絶縁膜２２ａおよびスルーホール２３の表面が粗面化される。ケミカルエッチングなどの化学的な処理を行っても、接続用電極１６，１８は、少なくともスルーホール２３に対応する位置にあり、また、ガラス成分を含まない金属で構成される接続用電極１６，１８は、エッチング液２４でエッチングされ難い。

【0038】

その後、図３Ｅに示すように、粗面化された絶縁膜・スルーホールの表面２５に、無電解めっきにより無電解めっき膜２６を形成する。本実施形態では、接続用電極１６，１８が金属で構成されているため、無電解めっき処理を行っても、接続用電極１６，１８が浸食され難い。無電解めっき膜２６を形成することにより、図３Ｆに示すように、無電解めっき膜２６の表面に電解めっきを行うことができ、無電解めっき膜と電解めっき膜とから成るめっき膜２７が形成される。これにより、接続用電極は外部回路導体のめっき膜27と直接、物理的および電気的接続を確保することが可能となる。スルーホール２３に埋め込まれるめっき膜２７が銅または銅合金で構成される場合には、接続用電極１６，１８も同様な銅または銅合金で構成されることが好ましい。

【0039】

次に、図３Ｇに示すように、めっき膜２７の表面に、レジスト膜２８，２８を形成する。レジスト膜２８，２８は、端子電極１６，１８の上方に形成される。レジスト膜は、たとえば、感光性レジストを全面に塗布し、所定のパターンのマスクを介して露光した後、現像するいわゆるフォトパターニング法を用いて形成することができる。

【0040】

そして、図３Ｈに示すように、たとえばドライエッチングによって、レジスト膜２８，２８が形成されていない部分のめっき膜２７を除去することにより、めっき膜２７の一部２７ａが残る。めっき膜２７の一部２７ａは、その後、回路接続電極３６，３８となる。剥離液などの処理によってレジスト膜２８，２８を剥離させる（図３Ｉ）。

【0041】

最後に、図３Ｊに示すように、樹脂２９を塗布し、加熱・加圧処理を行うことにより、回路基板２０の上側に樹脂膜が形成される。これにより、積層チップバリスタ２の内部電極層１２は、端子電極６，８、接続用電極１６，１８、回路接続電極３６，３８を介して、確実に外部回路導体と電気的に接続可能である。

【0042】

本実施形態の積層型チップ部品２の接続用電極１６，１８は、ガラス成分を含んでおらず、金属で構成されている。すなわち、接続用電極１６，１８が、実質的に導電性成分のみで構成される。したがって、積層型チップ部品２を回路基板２０の内部に埋め込む際に、たとえば接続用電極１６，１８が形成された面を上側にして配置すれば、上側からスルーホール２３を形成する際にレーザやドリルなどの物理的処理や、スルーホール２３を形成した後でケミカルエッチングなどの化学的処理を行っても、接続用電極１６，１８にはダメージが少ない。

【0043】

仮に接続用電極１６，１８が、レーザなどの物理的処理や、ケミカルエッチングなどの化学的処理により浸食されたとしても、接続用電極１６，１８は、表面からほぼ均等に少しずつ、接続用電極１６，１８の厚みが減少していき、犠牲膜となる。また、接続用電極１６，１８の厚さｔ１が５μｍ以上あれば、犠牲膜としての効果が向上し、接続用電極１６，１８が膜状に残っているので、端子電極６，８がダメージを受けることがない。したがって、本実施形態の積層型チップ部品２では、端子電極６，８がダメージを受けるおそれが少なく、素子本体４がダメージを受けることはない。よって、積層型チップ部品２を回路基板２０に埋め込んだ場合に、回路基板２０に埋め込まれた素子本体２の端子電極６，９に設けられた接続用電極１６，１８と外部回路導体を構成する回路接続電極３６，３８の金属との間で、良好に物理的接続を図れると共に、低抵抗な電気的接続を確保することが可能となる。

【0044】

なお、本実施形態において、積層型チップ部品２を回路基板２０に埋め込む場合（回路基板埋め込み型）には、端子電極６，８を、ガラス成分を含むペースト膜のみで構成することも可能である。積層型チップ部品を回路基板に埋め込んで使用する場合には、端子電極６，８は、導電性を確保さえできればよいので、端子電極６，８の厚さｔ０を、たとえば１〜１０μｍと薄く形成することが可能である。したがって、端子電極６，８を薄く形成することが可能となり、より小型の積層型チップ部品２を回路基板２０に埋め込むことができ、積層型チップ部品２の集積化を行いやすい。また、端子電極６，８の製造工程を簡略化することが可能になり、製造コストの低減にも寄与する。

【0045】

また、本実施形態では、端子電極６，８がガラス成分を含む電極層を有するので、端子電極６，８の素子本体４への密着性が向上し、内部電極層１２との接続を確実にすることができる。

【0046】

さらに、本実施形態では、接続用電極１６，１８が、金属箔で構成されているので、金属箔を端子電極１６，１８の表面に熱圧着などの方法により接合するのみで済むので、製造が容易である。

【0047】

上述した実施形態では、接続用電極１６，１８は、端子電極６，８の第１側面部分６ｂ１，８ｂ１に形成される例を示したが、これに限定されない。すなわち、第１側面部分６ｂ１，８ｂ１〜第４側面部分６ｂ４，８ｂ４のいずれかの面にそれぞれ接続用電極１６，１８が形成されていてもよい。さらに、接続用電極１６，１８は、端子電極６，８の端面部分６ａ，８ａに形成されていてもよい。

【0048】

接続用電極１６，１８を形成する面を自由に選択することで、回路基板２０のパターンに応じて、設計の自由度を高めることができる。また、接続用電極１６，１８は、連続する２面（または３面以上）にまたがって形成されていても良い。端子電極６，８が金属箔で構成される場合には、非常に薄い箔なので、端子電極６，８を形成する際に、金属箔が目的とした面以外の他の面にまたがっても良い。

【0049】

第２実施形態
図４Ａおよび図４Ｂに示すように、本実施形態の積層チップバリスタ２ａは、接続用電極としてリング状接続用電極３０が装着してあること以外は、上述した第１実施形態と同様であり、重複する説明を省略する。

【0050】

本実施形態では、図４Ａに示すように、積層チップバリスタ２ａの一方の端子電極６を、リング状接続用電極３０の嵌合孔３０ａに嵌め込む。また、積層チップバリスタ２ａの他方の端子電極８も、リング状接続用電極３０の嵌合孔３０ａに嵌め込む。その後、端子電極６，８とリング状接続用電極３０とを、たとえば熱圧着、導電性接着剤などにより接合する。その結果、側面部分６ｂ１〜６ｂ４，８ｂ１〜８ｂ４が、それぞれ、リング状接続用電極３０の内面に接続される。これにより、図４Ｂに示す積層チップバリスタ２ａが形成される。

【0051】

リング状接続用電極３０は、５μｍ以上の厚みを有していることが好ましく、たとえば断面矩形リング状の金属チューブを所定長さに切断することにより形成される。リング状接続用電極３０は、第１実施形態と同様に、好ましくは、金属で構成されている。金属で構成されたリング状接続用電極３０は、実質的に導電性成分のみで構成される。リング状接続用電極３０を構成する成分としては、たとえば、銅、ニッケル、銀、金、パラジウム、またはこれらの合金を使用することができる。

【0052】

第３実施形態
図５に示すように、本実施形態の積層チップバリスタ２ｂは、接続用電極が接続用めっき膜４６，４８で構成される以外は、上述した第１実施形態と同様であり、重複する説明を省略する。

【0053】

本実施形態では、図５に示すように、各端子電極６，８における略同一平面上に位置する一対の第１側面部分６ｂ１，８ｂ１の表面に、それぞれ部分めっきなどにより、接続用めっき膜４６，４８が形成されている。一対の第１側面部分６ｂ１，８ｂ１の表面に接続用めっき膜４６，４８を形成するには、たとえば、積層チップバリスタ２の一対の第１側面部分６ｂ１，８ｂ１のみが無電解めっき液に浸されるようにすれば良い。図５に示す接続用めっき膜４６，４８の厚さｔ１は、上述した実施形態と同様に、５μｍ以上を有していることが好ましい。また、接続用めっき膜４６，４８を構成する成分も、第１実施形態と同様に、好ましくは、金属で構成されている。本実施形態では、各端子電極６，８の全表面にはめっき膜を形成しないので、第１側面部分６ｂ１，８ｂ１のみにめっき膜４６，４８の厚みが５μｍ以上になるようにめっき処理を行っても、素子本体へのダメージは少ない。

【0054】

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。たとえば、上述した実施形態では、積層チップバリスタを例に説明を行ったが、これに限定されず、本発明の構造が適用される積層型チップ部品としては、積層チップコンデンサ、およびバリスタと同様の半導体セラミックの積層チップＮＴＣサーミスタ、積層チップＰＴＣサーミスタなどであってもよい。

【符号の説明】

【0055】

２…積層チップバリスタ
４…素子本体
６，８…端子電極
６ａ，８ａ…端面部分
６ｂ，６ｂ１〜６ｂ４，８ｂ，８ｂ１〜８ｂ４…側面部分
１２…内部電極
１６，１８…接続用電極
３０…リング状接続用電極
４６，４８…接続用めっき膜
２０…回路基板

【図1】

【図2】

【図3A】

【図3B】

【図3C】

【図3D】

【図3E】

【図3F】

【図3G】

【図3H】

【図3I】

【図3J】

【図4】

【図5】