特許 5710586 低電力基準電圧およびバイアス電流発生器のための方法および回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5710586

(24)【登録日】2015年3月13日

(45)【発行日】2015年4月30日

(54)【発明の名称】低電力基準電圧およびバイアス電流発生器のための方法および回路

(51)【国際特許分類】

   G05F 3/30 20060101AFI20150409BHJP

   G05F 3/24 20060101ALI20150409BHJP

【ＦＩ】

   G05F3/30

   G05F3/24 Z

【請求項の数】34

【全頁数】16

(21)【出願番号】特願2012-503480(P2012-503480)

(86)(22)【出願日】2010年3月19日

(65)【公表番号】特表2012-522313(P2012-522313A)

(43)【公表日】2012年9月20日

(86)【国際出願番号】US2010027977

(87)【国際公開番号】WO2010114720

(87)【国際公開日】20101007

【審査請求日】2012年11月15日

(31)【優先権主張番号】12/415,606

(32)【優先日】2009年3月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503062253

【氏名又は名称】アナログ ディヴァイスィズ インク

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀 正武

(74)【代理人】

【識別番号】100089037

【弁理士】

【氏名又は名称】渡邊 隆

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】シュテファン・マリンカ

【審査官】 尾家 英樹

(56)【参考文献】

【文献】 特開２００３−２５６０５６（ＪＰ，Ａ）

【文献】 特開２００６−２２１２４１（ＪＰ，Ａ）

【文献】 特開２０００−１１２５５０（ＪＰ，Ａ）

【文献】 特開平０７−１４１０４６（ＪＰ，Ａ）

【文献】 特開昭６３−１６３５１８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ ３／３０

(57)【特許請求の範囲】

【請求項1】

出力部に基準電圧を供給するように構成された絶対温度比例(PTAT)電圧回路であって、
絶対温度相補(CTAT)電圧または電流を供給するように構成された回路要素の第1の組と、
絶対温度比例(PTAT)電圧または電流を供給するように構成された回路要素の第2の組と、
を備え、
回路要素の前記第2の組が、少なくとも1つのバイポーラトランジスタと、抵抗器の無い能動要素とを含み、前記能動要素が抵抗を有し、
回路要素の前記第1の組が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタよりも大きい電流密度で動作される少なくとも1つのバイポーラトランジスタを含み、
回路要素の前記第2の組の能動要素が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのコレクタ電圧を制限し、それによって、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)が低減することを特徴とするPTAT電圧回路。

【請求項2】

回路要素の前記第1の組が、回路要素の前記第1の組の前記少なくとも1つのバイポーラトランジスタのベース電流と、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのベース電流とを供給する少なくとも1つのMOSFETを含むことを特徴とする請求項1に記載のPTAT電圧回路。

【請求項3】

回路要素の前記第1の組の前記少なくとも1つのMOSFETが、回路要素の前記第1の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)を低減することを特徴とする請求項2に記載のPTAT電圧回路。

【請求項4】

回路要素の前記第1の組および回路要素の前記第2の組のコレクタバイアス電流が、無抵抗器バイアス発生器により生成されることを特徴とする請求項1に記載のPTAT電圧回路。

【請求項5】

回路要素の前記第2の組の、抵抗器の無い前記能動要素がMOSFETであることを特徴とする請求項1に記載のPTAT電圧回路。

【請求項6】

一連の抵抗を含む回路要素の第3の組をさらに備え、
前記一連の抵抗のそれぞれが、タップを付けることができるそれぞれの出力部を有し、温度に依存しない基準電圧を前記出力部に生成するために前記CTAT電圧を分割するように構成されることを特徴とする請求項1に記載のPTAT電圧回路。

【請求項7】

前記一連の抵抗が、線形領域またはトライオード領域で動作させるNMOSを含むことを特徴とする請求項6に記載のPTAT電圧回路。

【請求項8】

前記一連の抵抗の数が、所望のCTAT分割の分解能によって決まることを特徴とする請求項6に記載のPTAT電圧回路。

【請求項9】

前記PTAT電圧が、前記一連の抵抗の、最も温度に依存しない抵抗の出力部で取り出されることを特徴とする請求項8に記載のPTAT電圧回路。

【請求項10】

回路要素の第4の組が、増幅器と、前記増幅器の反転端子に結合された抵抗とを含むことを特徴とする請求項6に記載のPTAT電圧回路。

【請求項11】

前記増幅器の非反転端子が、前記増幅器の前記反転端子に結合された抵抗の温度係数を補償するための特定の温度変化を有するように構成されていることを特徴とする請求項10に記載のPTAT電圧回路。

【請求項12】

前記一連の抵抗の出力部の1つに、前記増幅器の前記非反転端子の入力部としてタップが付けられることを特徴とする請求項11に記載のPTAT電圧回路。

【請求項13】

前記PTAT電圧が、回路要素の前記第1の組に少なくとも1つのスタックトランジスタと、回路要素の前記第2の組に少なくとも1つのスタックトランジスタとを含むことによって増大し、回路要素の前記第1の組の前記少なくとも1つのスタックトランジスタが、回路要素の前記第2の組の前記少なくとも1つのスタックトランジスタよりも大きい電流密度で動作されることを特徴とする請求項1に記載のPTAT電圧回路。

【請求項14】

出力部に基準電圧を供給するように構成された、カスケード接続のユニットセルを備える絶対温度比例(PTAT)電圧回路であって、各ユニットセルが、
絶対温度相補(CTAT)電圧または電流を供給するように構成された回路要素の第1の組と、
PTAT電圧または電流を供給するように構成された回路要素の第2の組と、
を備え、
回路要素の前記第2の組が、少なくとも1つのバイポーラトランジスタと、抵抗器の無い能動要素とを含み、前記能動要素が抵抗を有し、
回路要素の前記第1の組が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタよりも大きい電流密度で動作させる少なくとも1つのバイポーラトランジスタを含み、前記基準電圧が、ユニットセル数を掛けた各ユニットセルの基準電圧にほぼ等しく、
各ユニットセルにおいて回路要素の前記第2の組の前記能動要素が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのコレクタ電圧を制限し、それによって、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)が低減することを特徴とするPTAT電圧回路。

【請求項15】

一連の抵抗を含む回路要素の第3の組をさらに備え、前記一連の抵抗のそれぞれが、タップを付けることができるそれぞれの出力部を有し、温度に依存しない基準電圧を前記出力部に生成するために前記CTAT電圧を分割するように構成されていることを特徴とする請求項14に記載のPTAT電圧回路。

【請求項16】

各ユニットセルにおいて前記PTAT電圧が、回路要素の前記第1の組に少なくとも1つのスタックトランジスタと、回路要素の前記第2の組に少なくとも1つのスタックトランジスタとを含むことによって増大し、
回路要素の前記第1の組の前記少なくとも1つのスタックトランジスタが、回路要素の前記第2の組の前記少なくとも1つのスタックトランジスタよりも大きい電流密度で動作されることを特徴とする請求項14に記載のPTAT電圧回路。

【請求項17】

出力部に基準電圧を供給するように構成されたPTAT電圧回路を提供する方法であって、
絶対温度相補(CTAT)電圧または電流を供給するように構成された回路要素の第1の組を提供する段階と、
PTAT電圧または電流を供給するように構成された回路要素の第2の組を提供する段階と、
を含み、
回路要素の前記第2の組が、少なくとも1つのバイポーラトランジスタと、抵抗器の無い能動要素とを含み、前記能動要素が抵抗を有し、
回路要素の前記第1の組が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタよりも大きい電流密度で動作される少なくとも1つのバイポーラトランジスタを含み、
回路要素の前記第2の組の能動要素が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのコレクタ電圧を制限し、それによって、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)が低減することを特徴とする方法。

【請求項18】

回路要素の前記第1の組が、回路要素の前記第1の組の前記少なくとも1つのバイポーラトランジスタのベース電流と、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのベース電流とを供給する少なくとも1つのMOSFETを含むことを特徴とする請求項17に記載の方法。

【請求項19】

回路要素の前記第1の組の前記少なくとも1つのMOSFETが、回路要素の前記第1の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)を低減することを特徴とする請求項18に記載の方法。

【請求項20】

回路要素の前記第1の組および回路要素の前記第2の組のコレクタバイアス電流が、無抵抗器バイアス発生器により生成されることを特徴とする請求項17に記載の方法。

【請求項21】

回路要素の前記第2の組の、抵抗器の無い前記能動要素がMOSFETであることを特徴とする請求項17に記載の方法。

【請求項22】

一連の抵抗を含む回路要素の第3の組を形成する段階をさらに含み、前記一連の抵抗のそれぞれが、タップを付けることができるそれぞれの出力部を有し、温度に依存しない基準電圧を前記出力部に生成するために前記CTAT電圧を分割するように構成されることを特徴とする請求項17に記載の方法。

【請求項23】

前記一連の抵抗が、線形領域またはトライオード領域で動作させるNMOSを含むことを特徴とする請求項22に記載の方法。

【請求項24】

前記一連の抵抗の数が、所望のCTAT分割の分解能によって決まることを特徴とする請求項22に記載の方法。

【請求項25】

前記基準電圧が、前記一連の抵抗の、最も温度に依存しない抵抗の出力部で取り出されることを特徴とする請求項24に記載の方法。

【請求項26】

回路要素の第4の組が、増幅器と、前記増幅器の反転端子に結合された抵抗とを含むことを特徴とする請求項22に記載の方法。

【請求項27】

前記増幅器の非反転端子が、前記増幅器の前記反転端子に結合された抵抗の温度係数を補償するための特定の温度変化を有するように構成されることを特徴とする請求項26に記載の方法。

【請求項28】

前記一連の抵抗の出力部の1つに、前記増幅器の前記非反転端子の入力部としてタップが付けられることを特徴とする請求項27に記載の方法。

【請求項29】

前記PTAT電圧が、回路要素の前記第1の組に少なくとも1つのスタックトランジスタと、回路要素の前記第2の組に少なくとも1つのスタックトランジスタとを含むことによって増大し、
回路要素の前記第1の組の前記少なくとも1つのスタックトランジスタが、回路要素の前記第2の組の前記少なくとも1つのスタックトランジスタよりも大きい電流密度で動作することを特徴とする請求項17に記載の方法。

【請求項30】

出力部に基準電圧を供給するように構成された、カスケード接続のユニットセルを備える絶対温度比例(PTAT)電圧回路を提供する方法であって、
絶対温度相補(CTAT)電圧または電流を供給するように構成された回路要素の第1の組を各ユニットセルに設ける段階と、
PTAT電圧または電流を供給するように構成された回路要素の第2の組を各ユニットセルに設ける段階と、
を含み、
ユニットセルごとに、
回路要素の前記第2の組が、少なくとも1つのバイポーラトランジスタと、抵抗器が無くて抵抗を有する能動要素とを含み、
回路要素の前記第1の組が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタよりも大きい電流密度で動作させる少なくとも1つのバイポーラトランジスタを含み、前記基準電圧が、各ユニットセルの基準電圧にユニットセル数を掛けた電圧とほぼ等しく、
各ユニットセルにおいて回路要素の前記第2の組の前記能動要素が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのコレクタ電圧を制限し、それによって、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのアーリー電圧(VA)が低減することを特徴とする方法。

【請求項31】

一連の抵抗を含む回路要素の第3の組を設ける段階をさらに含み、前記一連の抵抗のそれぞれが、タップを付けることができるそれぞれの出力部を有し、温度に依存しない基準電圧を前記出力部に生成するために、前記CTAT電圧を分割するように構成されることを特徴とする請求項30に記載の方法。

【請求項32】

各ユニットセルにおいて前記PTAT電圧が、回路要素の前記第1の組に少なくとも1つのスタックトランジスタと、回路要素の前記第2の組に少なくとも1つのスタックトランジスタとを含むことによって増大し、
回路要素の前記第1の組の前記少なくとも1つのスタックトランジスタが、回路要素の前記第2の組の前記少なくとも1つのスタックトランジスタよりも大きい電流密度で動作することを特徴とする請求項30に記載の方法。

【請求項33】

前記一連の抵抗を選択的に短絡することができることを特徴とする請求項6に記載のPTAT電圧回路。

【請求項34】

前記一連の抵抗を選択的に短絡することができることを特徴とする請求項22に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に基準電圧に関し、具体的にはバンドギャップ回路を使用して実施される基準電圧に関する。本発明は、より具体的には、一定比率での増減および調整が可能な絶対温度比例(PTAT(Proportional to Absolute Temperature))電圧を供給する回路および方法に関する。

【0002】

著作権表示および法的表示
本特許文書の開示の一部分は、著作権保護を受けるべき材料を包含する。本著作権所有者は、本特許文書または本特許開示を誰がファクシミリ複写しても、それが特許商標局の特許ファイルまたは記録に現れる限りでは異議はないが、その他の場合には、いかなる著作権もすべて保有する。

【背景技術】

【0003】

従来のバンドギャップ基準電圧回路は、温度傾斜が反対で均衡している2つの電圧構成要素を追加することに基づいている。

【0004】

図1は、従来のバンドギャップ基準器を記号で示したものである。これは、電流源110、抵抗120、およびダイオード130からなる。ダイオードは、バイポーラトランジスタのベース-エミッタ接合であると理解されたい。ダイオード両端間の電圧降下は、約-2.2mV/℃の負温度係数TCを有し、温度の上昇に伴いその出力値が低下するので、通常は絶対温度相補(CTAT(Complementary to Absolute Temperature))電圧と表示される。この電圧は、下記の式1に従う典型的な負温度係数を有する。

【0005】

【数1】

【0006】

ここで、V_G0は、絶対温度ゼロで1.2V程度の外挿ベースエミッタ電圧であり、Tは実際の温度、T₀は基準温度であり、室温(すなわちT=300K)としてよく、V_be(T₀)はT₀でのベース-エミッタ電圧であり、0.7V程度としてよく、σは飽和電流温度指数に関連した定数であり、プロセスに依存し、CMOSプロセスでは3〜5の範囲にあるとしてよく、Kはボルツマン定数であり、qは電荷であり、I_c(T)およびI_c(T₀)は、それぞれ実際の温度TおよびT₀に対応するコレクタ電流である。

【0007】

図1の電流源110は、抵抗120両端間の電圧降下が絶対温度比例(PTAT)電圧になるように、PTAT電流源が望ましい。絶対温度が上昇するにつれて、抵抗120両端間の電圧降下は同様に上昇する。PTAT電流は、異なる電流密度で動作する2つのバイポーラトランジスタのフォワードバイアスされたベース-エミッタ接合部の電圧差(ΔV_be)を抵抗両端間に反映することによって生成される。コレクタ電流密度の差は、2つの類似トランジスタ、すなわちQ₁およびQ₂(図示せず)により確立することができ、ここでQ₁は単位エミッタ面積であり、Q₂は単位エミッタ面積のn倍である。その結果得られる、正温度係数を有するΔV_beは、下記の式2で与えられる。

【0008】

【数2】

【0009】

一部の応用例、例えば低電力応用例では、抵抗器120が大きく、シリコンダイ面積のほとんどを占めることさえあり、それによってコストが増大する。したがって、抵抗器の無い（resistorless）PTAT電圧回路を有することが望ましい。能動デバイスを使用して発生させたPTAT電圧は、オフセット、不整合、および閾電圧によるプロセスばらつきの影響を受けやすくなる可能性がある。さらに、PTAT電圧セルに使用される能動デバイスは、得られるPTAT電圧の全ノイズの一因になりうる。本発明の一実施形態の1つの目的は、プロセスばらつきの影響をほとんど受けず、ノイズが少なく、低電力で動作可能な無抵抗器PTATセルを提供することである。

【0010】

図2は、図1の回路の動作を示す。ダイオード130のCTAT電圧V_CTATと、抵抗器120両端間の電圧降下によるPTAT電圧V_PTATとを合わせることによって、広い温度範囲(すなわち、-50℃〜125℃)にわたって比較的一定した出力電圧V_refを得ることが可能である。室温におけるこのベース-エミッタ電圧差は、8〜50のnで50mV〜100mV程度になりうる。

【発明の概要】

【発明が解決しようとする課題】

【0011】

式1の負温度係数の電圧成分と式2の正温度係数の電圧成分を均衡させるには、PTAT構成要素を微調整する機能を有してプロセスばらつきに対する耐性を改善することが望ましい。したがって、本発明の別の実施形態では、目的は、PTAT構成要素の微調整機能を提供することである。

【0012】

本発明のさらに別の実施形態では、目的は、それぞれ異なる電流密度で動作して温度変化の影響を受けにくい高い基準電圧を供給するトランジスタのΔV_be成分を倍増することである。

【課題を解決するための手段】

【0013】

出力部に基準電圧を供給するように構成された絶対温度比例(PTAT)電圧回路であって、絶対温度相補(CTAT)電圧または電流を供給するように構成された回路要素の第1の組と、絶対温度比例(PTAT)電圧または電流を供給するように構成された回路要素の第2の組と、を備え、回路要素の前記第2の組が、少なくとも1つのバイポーラトランジスタと、抵抗器(resistorless)の無い能動要素とを含み、前記能動要素が抵抗(resistance)を有し、回路要素の前記第1の組が、回路要素の前記第2の組の前記少なくとも1つのバイポーラトランジスタのn倍の電流密度で動作させる少なくとも1つのバイポーラトランジスタを含む。

【0014】

本発明は添付図面に示されているが、これらの図は例示的なものであり限定的なものではない。図で、同じ参照番号は、同じ部分または対応する部分を指すものである。

【図面の簡単な説明】

【0015】

【図1】既知のバンドギャップ基準電圧回路を示す図である。

【図2】図1の回路によって生成されたPTAT電圧とCTAT電圧がどのように合わされて基準電圧が得られるかを示すグラフである。

【図3a】本発明の一実施形態による無抵抗器PTATユニットセルを示す図である。

【図3b】本発明の一実施形態による追加トランジスタのスタックを有する無抵抗器PTATユニットセルを示す図である。

【図3c】本発明の一実施形態による、温度に対するPTAT電圧出力を示すグラフである。

【図3d】本発明の一実施形態による基準電圧回路の個別の構成要素のノイズ寄与のシミュレーション結果を示す図である。

【図4】無抵抗器バイアス発生器の一実施形態を示す図である。

【図5】電圧カスケード回路の一実施形態を示す図である。

【図6】PTAT電圧をベース-エミッタ電圧の何分の1かに加えることによって基準電圧を生成する本発明の別の実施形態を示す図である。

【図7】本発明の一実施形態によるベース-エミッタデジタル電圧分割器を示す図である。

【図8】ベース-エミッタ電圧の何分の1かを加えたカスケード接続PTAT電圧に基づいた基準電圧の一実施形態を示す図である。

【図9】図7による個別の入力コードに対する個別の電圧値のシミュレーション結果を示す図である。

【発明を実施するための形態】

【0016】

低電力で動作可能であり、プロセスばらつきの影響を受けにくく、占有するシリコン面積が少なく、ノイズが少ない、抵抗器無しのPTATセルを得るためのシステムおよび方法が提供される。本発明の別の態様では、基準電圧および基準電流を一定比率で増大させるためのシステムおよび方法が提供される。本発明のさらに別の態様では、PTAT構成要素が微調整されるシステムおよび方法が提供される。

【0017】

図3aの無抵抗器PTATセルは、本発明の一態様の一実施形態である。回路300は、絶対温度相補(CTAT)電圧を供給するように構成された回路要素の第1の組を含む。例えば、回路要素の第1の組は、電流源310によって給電されるトランジスタ330および340を含むことができる。トランジスタ330は、例えばNMOSとすることができる。回路要素の第2の組は、絶対温度比例(PTAT)電圧または電流を供給するように構成される。例えば、回路要素の第2の組は、少なくともトランジスタ350および能動要素360を含むことができる。トランジスタ350は、電流源320によって給電される。一実施形態では、能動要素360はNMOSとすることができる。トランジスタ340および350は、バイポーラトランジスタとすることができる。

【0018】

回路要素の第2の組のトランジスタ350は、回路要素の第1の組のトランジスタ340よりもn倍大きいエミッタ面積を有するように構成される。したがって、電流源310と320が同じ電流を供給し、トランジスタ360のゲートを流れる電流を無視できる場合、トランジスタ340は、トランジスタ350のn倍の電流密度で動作する。一実施形態では、回路要素の第1の組のトランジスタ330は、トランジスタ340および350のベース電流を供給する。さらに、トランジスタ330はまた、トランジスタ340のベース-コレクタ電圧を、トランジスタのアーリー効果を最小限にするように制御することもできる。トランジスタ360はまた、いくつかの役割を有する。第1に、トランジスタ360は、フィードバックにより、トランジスタ340と350のコレクタ電流密度の比に応じたベース-エミッタ電圧差をトランジスタ350のエミッタに発生する。第2に、トランジスタ360は、トランジスタ350のコレクタ電圧を制限し、それによってトランジスタ350のアーリー効果を低減する。トランジスタ330と360の縦横比(W/L)は、第1の順位で、トランジスタ340と360のベース-コレクタ電圧が互いに追跡してアーリー効果を最小限にするように選択することができる。

【0019】

図3aのトランジスタ360のドレインにおけるPTAT電圧は、下記の式３で与えられる。

【0020】

【数3】

【0021】

したがって、電流I₁(310)とI₂(320)が類似の温度依存性を有する場合、得られる電圧は純粋にPTATになる。例えば、2つの電流I₁(310)とI₂(320)が一定で、互いに追跡する場合、トランジスタ360のドレインの電圧はPTATになる。

【0022】

より大きいPTAT電圧を得るには、スタック構成を使用することができる。例えば、図3bは、スタック構成による無抵抗器基準電圧の一実施形態を示す。追加のスタックトランジスタ344および346を用いると、ベース-エミッタ電圧差ΔV_beは、下記の式４で与えられる。

【0023】

【数4】

【0024】

図3aの2つのバイアス電流310および320、または図3bの2つのバイアス電流312および322もまた、無抵抗器バイアス発生器により発生させることができる。図4は、無抵抗器バイアス発生器の例示的な一実施形態を示し、2つのバイポーラトランジスタ450と455のベース-エミッタ電圧差がトランジスタ435両端間に反映される。一実施形態では、バイポーラトランジスタ455は、バイポーラトランジスタ450のn倍のエミッタ面積を有し、トランジスタ435は、線形領域で動作させるNMOSである。トランジスタ435のバイアスゲート電圧は、2つのダイオード接続トランジスタ、トランジスタ440およびトランジスタ465によって供給される。一実施形態では、トランジスタ440はNMOSであり、トランジスタ465はバイポーラトランジスタである。トランジスタ440および465の両方が、トランジスタ435と同じ電流でバイアスされる。したがって、トランジスタ435と440は互いに追跡し、トランジスタ435は線形領域に保持される。

【0025】

一実施形態では、第1の増幅器段にバイポーラトランジスタ455および460と、PMOS 425および430とを設けることができる。PMOS 410、415、および420のゲートは、トランジスタ425のドレインによって駆動されて、第1段の出力が示される。第2段の増幅器段にはPMOS 415が設けられ、このPMOS 415は、トランジスタ450と455のベース-エミッタ差を反映するトランジスタ435に電流を供給する。

【0026】

図5は、本発明の一実施形態による電圧カスケード回路500を示す。例えば、室温で100mVを超える電圧が望まれる場合、図3aまたは図3bのユニットセル300を、図5の例に示されるようにカスケード接続することができる。したがって、この例では、回路の出力電圧は、トランジスタ540とトランジスタ550の対応するベース-エミッタ電圧差の4倍になる。この点に関して、電圧カスケード回路500は、回路300または302と類似の追加ユニットセルを含むことによって、さらに拡張することができる。回路500の複合ベース-エミッタ電圧差の平均化効果は、有利に付加的な安定性をもたらし、それぞれのMOSFETから受ける影響さえも少なくなる。

【0027】

有利なことに、図3a、3b、および5のそれぞれの回路300、302、および500は、例えばNMOS 330および360である、どのMOSFETで生じるオフセット電圧およびノイズの影響もほとんど受けない。図3cは、回路300に応じたNMOSトランジスタ330および360のオフセット電圧に対するPTAT電圧感受性のシミュレーション結果を示す。シミュレーションで用いられたパラメータには、I₁=I₂=10μA、n=48が含まれる。曲線370は、NMOS 330および360のオフセット電圧ゼロでの、温度に対するPTAT電圧出力を表す。曲線372は、回路300に応じた2つのPTAT電圧の差を表し、第1のPTAT電圧はNMOS 330にオフセット電圧がない形態を有し、第2のPTAT電圧はNMOS 330に10mVのオフセットがある形態を有する。同様に、曲線374は、2つのPTAT電圧の差を表し、第1のPTAT電圧はNMOS 360にオフセット電圧がない形態を有し、第2のPTAT電圧はNMOS 360に10mVのオフセットがある形態を有する。これらの曲線で明示されるように、図3aのNMOS 330および360の10mVの大きなオフセットが出力に及ぼす影響は0.006%未満になりうる。

【0028】

図3dは、回路300についての、前記と同じシミュレーションパラメータによるスペクトルノイズ密度、およびその0.1Hz〜10Hz帯域の成分のシミュレーション結果を示す。グラフに示されているように、トランジスタ330および360のノイズ寄与は、トランジスタ340および350と比較して無視できるほど小さい。

【0029】

図3cおよび図3dに示すように、ユニットセル回路300のトランジスタ360両端間のΔベース-エミッタ電圧は非常に安定しており、トランジスタ330および360による影響をほとんど受けない。回路300の付加的な利点には、その設計が簡単なことが含まれる。さらに回路構成300は、電力をほとんど消費せず、したがって低電力応用例に匹敵する。さらに、回路300は、抵抗器を用いて構成される従来のバンドギャップ基準回路と比較して、占有するシリコンダイ面積が少ない。前記の議論で提示したように、抵抗器は、特に低電力応用例で、シリコンダイ面積のほとんどを占めることさえある。この点に関して、300の無抵抗器構成では、シリコン面積が節減される。さらに、トランジスタ330と350はウェルを共有でき、それゆえ互いに非常に近く配置して、シリコン面積をさらに低減することができる。

【0030】

図6は、本発明の別の実施形態を示す。回路600は、絶対温度相補(CTAT)電圧又は電流を供給するように構成された回路要素の第1の組を含む。例えば、回路要素の第1の組は、電流源610によって給電されるトランジスタ630および640を含むことができる。トランジスタ630は、例えばNMOSとすることができる。

【0031】

回路要素の第2の組は、絶対温度比例(PTAT)電圧または電流を供給するように構成される。例えば、回路要素の第2の組は、少なくともトランジスタ650および能動要素660を含むことができる。トランジスタ650は、電流源620によって給電される。一実施形態では、能動要素660はNMOSまたはPMOSとすることができる。トランジスタ640および650は、バイポーラトランジスタとすることができる。図6の回路構成要素610、620、630、640、650、および660からなる構成は、図3aのユニットセル回路300の構成におおむね類似している。したがって、回路300に関連して説明した特徴の多くがここでも当てはまる。

【0032】

図6の例示的な一実施形態では、回路要素の第1の組のトランジスタ630は、トランジスタ640および650のベース電流を供給し、トランジスタ640のベース-コレクタ電圧を、トランジスタのアーリー効果を最小限にするように制御し、また回路要素の第3の組にバイアス電流を供給する。

【0033】

図6の例示的な実施形態では、回路要素の第3の組は、複数の抵抗を含むことができる。例えば、図6は、抵抗672、674、676、678、および680を示す。一実施形態では、抵抗672〜680は、線形(またはトライオード)領域で動作させるNMOSとすることができる。抵抗数は、所望のベース-エミッタ分割の分解能によって決まる。回路要素の第3の組は、一連の抵抗（the series of resistances）672〜680によってCTAT電圧出力を、ノード625の出力電圧が温度に依存しなくなるように分割する。これにより、CTAT構成要素をさらに較正して、より安定した出力を有利に得ることができる。例えば、トランジスタ650のベース-エミッタ電圧のそれぞれ異なる何分の1かをベース-エミッタ電圧差に加えて温度依存性を補償することができ、それによって、温度にさらに依存しない、またプロセスばらつきの影響をより受けにくい基準電圧出力625が生成される。

【0034】

一実施形態では、一連のNMOS(string of NMOS)(すなわち672、674、676、678、および680)が、それぞれ異なるゲート-ソース電圧を有することができる。さらに、これらのNMOSは、ボディ効果の影響を受ける可能性がある。この点に関して、トランジスタ556のベース-エミッタ電圧は、これら一連のNMOSの両端間で不均等に分配することができる。一連のNMOS両端間の電圧降下は、NMOSそれぞれの縦横比(W/L)を一定比率で増減することによって均衡させることができる。

【0035】

回路要素の第4の組は、温度に依存しない電流出力部695を形成するように構成される。一実施形態では、回路要素の第4の組は、増幅器670、トランジスタ624、626および685、抵抗690、および出力部695を含むことができる。例えば、PTAT電圧とトランジスタ660のベース-エミッタ電圧の何分の1かを合わせたものが、増幅器670の非反転端子に加えられる。その負端子は、抵抗器(または線形領域で動作させるNMOS)とすることができる抵抗690に接続される。増幅器670の正負の入力間の仮想電圧がゼロであるので、増幅器670の正端子とほぼ同じ電圧が負端子に強制的に加えられる。したがって、増幅器670の非反転端子の電圧は抵抗690の両端間で見られ、それによって、この電圧を抵抗690の大きさで割った、電圧に比例する電流が生成する。増幅器670の非反転端子の電圧は、抵抗690の温度係数を補償するために、特定の温度変化を有するように構成される。したがって、抵抗690と反対の温度係数を与えるタップノード（tapping node）(トランジスタ672〜680のうちの1つのエミッタ)が、増幅器670の非反転端子への入力部として選ばれる。図6の例示的な実施形態では、トランジスタ676のソースがこの入力部として使用されている。一実施形態では、この入力電圧は、約1.2Vの典型的なバンドギャップ電圧に依拠する従来の手法と比較して低く、例えば200mV程度になりうる。有利なことに、低入力電圧を使用すると電力が節減され、より小さい抵抗690を使用することが可能になり、それによってチップ面積がさらに低減する。

【0036】

増幅器670の出力は、NMOSとすることができるトランジスタ685のゲートを駆動する。増幅器670は、トランジスタ685のゲートに電流をほとんど供給しないので、トランジスタ685のドレインからソースへの電流は、抵抗690を通る電流とほぼ同じである。トランジスタ624と626は、この電流を出力部695に反映するカレントミラーとして構成される。したがって、ある一定電流が、温度変化に依存しない出力部695に供給される。

【0037】

一実施形態では、出力部625の基準電圧は、一連の抵抗を選択的に短絡することによって、デジタル的にトリミングすることができる。この点に関して、図7は、デジタル制御ベース-エミッタ電圧の一実施形態を示す。図7の回路700は、図6の抵抗672、674、676、678および680からなるベース-エミッタ電圧分割器に取って代わることができる。別の実施形態では、出力部に、NMOSトランジスタ750のソースとNMOSトランジスタ735のドレインとの間の対応するノードのところでタップを付ける(tapped)ことができる。ノードDおよびSからの電圧は、2つの列、粗調列(coarse string)および微調列(fine string)の両端間で分配される。一実施形態では、粗調列775はトランジスタ705、710、715および720を含むことができる。微調列780はトランジスタ735、740、745および750を含むことができる。一実施形態では、粗調列775および微調列780のトランジスタはNMOSである。微調列780のNMOSトランジスタの各ドレインは、NMOSトランジスタ765および760と入力インターフェースD1〜Dsとからなるデジタルインターフェースを介して、NMOS750のソースと短絡することができる。したがってユーザは、正確な比を決定することができる。ノードRefの基準電圧値は、入力コードD1〜Dsに応じて、ノードSとRefの間でベース-エミッタ電圧の何分の1かを加えたノードSのPTAT電圧に一致する。

【0038】

図8は、本発明の一実施形態による、大きなPTATを発生するカスケードPTAT構成を用いた基準電圧回路を示し、PTAT出力が一連の抵抗で分割される。一実施形態では、連鎖の最後のトランジスタ(すなわちバイポーラトランジスタ856)のベース-エミッタ電圧は、温度依存性のない電圧が生成されるように、NMOSトランジスタ872、874、876、878および880により分割される。図8の回路800は、図5のカスケード回路500とおおむね類似して構成されるが、回路600の回路要素の第3の組とおおむね類似した一連の抵抗を含む。したがって、回路500および600それぞれに関連して論じたカスケード構成ならびにCTAT電圧の分数分割(fractional division)の原理および利点は、回路800にも同様に当てはまる。図8の例では、4つのユニットセル(それぞれ回路300とほぼ一致する)からなる連鎖を使用して、ユニットセルのPTAT電圧の4倍になる電圧を生成することができる。1つの段(すなわち最後のもの)では、一連の抵抗872、874、876、878および880により、図6に関連して論じたように、バイポーラトランジスタ856のベース-エミッタ電圧を分割して、温度に依存しない微調された基準電圧を出力部825で得る。

【0039】

図9は、本発明の一実施形態による、回路700のデジタル的トリミングの概念を含む回路の抵抗分割器の、それぞれ異なるノードにおける基準電圧回路のシミュレーション結果を示す。この例示的な実施形態では、PTAT電圧は5つのユニットセルに基づく。回路の供給電流は、10nA出力電流(図6の出力部695と類似)を含めて50μAにすぎない。この例示的な実施形態に関してさらに、基準電圧出力部(図8の出力部825と類似)の全供給電流は、約150nAである。図9は、それぞれ異なるエミッタ出力部で選択された個別の基準電圧のグラフを示し、個別の入力コードについて、温度に対する個別の出力電圧を表す。例えば各曲線は、図8のNMOS 872〜880のエミッタノードにおける電圧を、ある温度にわたって表しうる。図9に示すように、異なる電圧傾きを選択することができ、その分解能は、ベース-エミッタ電圧分割器(すなわち、図8の抵抗872〜880)のトランジスタ数によって決まる。一実施形態では、この調整は、メタルオプションによって行うことができる。別の実施形態では、電気ヒューズまたはレーザヒューズを使用することができる。さらに別の実施形態では、調整は、適切なMOSゲートを活性化して所望の出力を選択することによって、デジタル的に行うことができる。

【0040】

上述の概念が様々なデバイスおよび構成を用いて応用できることは、当業者に容易に理解されよう。本発明を特定の例および実施形態に関して説明したが、本発明がこれらの例および実施形態に限定されないことを理解されたい。したがって、特許請求の範囲に記載されている本発明は、当業者には明らかであるように、本明細書で説明された特定の例および実施形態からの変形形態を含む。例えば、MOSトランジスタの代わりにバイポーラトランジスタを使用することができる。さらに、NPNの代わりにPNPを使用することができ、NMOSの代わりにPMOSを使用することもできる。したがって、本発明は、添付の特許請求の範囲に関してのみ限定されるものであることが意図されている。

【符号の説明】

【0041】

300 回路、ユニットセル
302、700、800 回路
310、320、610、620 電流源
312、322 バイアス電流
330、360 NMOS
340、350、435、440、465、540、550、556、624、630、640、650、685、705、710、715、720、735、740、745、750 トランジスタ
344、346 スタックトランジスタ
370 温度に対するPTAT電圧出力を表す曲線
372、374 2つのPTAT電圧の差を表す曲線
410、415、420、425、430 PMOS
450、455、460、856 バイポーラトランジスタ
500 電圧カスケード回路
625 ノード、出力部
660 能動要素
670 増幅器
672、674、676、678、680、690 抵抗
695 出力部
760、765 NMOSトランジスタ
775 粗調列
780 微調列
825 出力部
872、874、876、878、880 抵抗、NMOS

【図1】

【図2】

【図3a】

【図3b】

【図3c】

【図3d】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】