特許 5711320 窒化物半導体素子及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5711320

(24)【登録日】2015年3月13日

(45)【発行日】2015年4月30日

(54)【発明の名称】窒化物半導体素子及びその製造方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20150409BHJP

   H01L 29/778 20060101ALI20150409BHJP

   H01L 29/812 20060101ALI20150409BHJP

   H01L 21/205 20060101ALI20150409BHJP

【ＦＩ】

   H01L29/80 H

   H01L21/205

【請求項の数】15

【全頁数】17

(21)【出願番号】特願2013-168616(P2013-168616)

(22)【出願日】2013年8月14日

(65)【公開番号】特開2014-42025(P2014-42025A)

(43)【公開日】2014年3月6日

【審査請求日】2013年8月14日

(31)【優先権主張番号】10-2012-0091936

(32)【優先日】2012年8月22日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】502032105

【氏名又は名称】エルジー エレクトロニクス インコーポレイティド

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100092624

【弁理士】

【氏名又は名称】鶴田 準一

(74)【代理人】

【識別番号】100114018

【弁理士】

【氏名又は名称】南山 知広

(74)【代理人】

【識別番号】100165191

【弁理士】

【氏名又は名称】河合 章

(74)【代理人】

【識別番号】100151459

【弁理士】

【氏名又は名称】中村 健一

(72)【発明者】

【氏名】チョ ソンムー

(72)【発明者】

【氏名】ジャン テフン

【審査官】 早川 朋一

(56)【参考文献】

【文献】 特開２００２−３５９２５６（ＪＰ，Ａ）

【文献】 特開２００３−０７７８４７（ＪＰ，Ａ）

【文献】 特開２０１１−１９９２２２（ＪＰ，Ａ）

【文献】 特開２０１０−１８２８７２（ＪＰ，Ａ）

【文献】 特開２００２−２９９２４９（ＪＰ，Ａ）

【文献】 特開２０１０−２５１４１４（ＪＰ，Ａ）

【文献】 特開２０１０−２４５５０４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３７−２１／３３８

Ｈ０１Ｌ ２７／０９５−２７／０９８

Ｈ０１Ｌ ２９／７７５−２９／７７８

Ｈ０１Ｌ ２９／８０−２９／８１２

Ｈ０１Ｌ ２１／２０５

(57)【特許請求の範囲】

【請求項1】

第１ＧａＮ層と、
前記第１ＧａＮ層上に形成されるＡｌＧａＮ層と、
前記ＡｌＧａＮ層上に形成される第２ＧａＮ層と、
前記第２ＧａＮ層の一部領域上に形成されるソース電極、ドレイン電極及びゲート電極とを含み、
前記第１ＧａＮ層は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅxＮy層を含み、
前記Ｆｅ_ｘＮ_ｙ層が複数であり、
前記複数のＧａＮ層が、前記複数のＦｅ_ｘＮ_ｙ層のそれぞれを介して互いに離隔するように積層されたものである、半導体素子。

【請求項2】

前記第１ＧａＮ層の厚さが０．１μｍ〜１０μｍである、請求項１に記載の半導体素子。

【請求項3】

前記ＦｅxＮy層の厚さが１ｎｍ〜２０ｎｍである、請求項１に記載の半導体素子。

【請求項4】

前記ＦｅxＮy層の数が２〜２０である、請求項１に記載の半導体素子。

【請求項5】

前記複数のＧａＮ層は、ｐ型ドーパントがドーピングされたものである、請求項１に記載の半導体素子。

【請求項6】

前記ｐ型ドーパントが、Ｃ、Ｍｇ及びＦｅの少なくとも１つである、請求項５に記載の半導体素子。

【請求項7】

前記ｐ型ドーパントのドーピング量が１０^１７／ｃｍ^３〜１０^１９／ｃｍ^３である、請求項５に記載の半導体素子。

【請求項8】

前記ｐ型ドーパントが、前記第１ＧａＮ層の積層方向への前記ｐ型ドーパントのドーピング量を示すドーピングプロファイルに基づいてドーピングされるものである、請求項５に記載の半導体素子。

【請求項9】

前記ドーピングプロファイルが、前記ＡｌＧａＮ層に近くなるほど前記ｐ型ドーパントのドーピング量が特定の勾配で減少する形態のドーピングプロファイルである、請求項８に記載の半導体素子。

【請求項10】

前記ｐ型ドーパントのドーピング量が、前記ＡｌＧａＮ層の下部から特定の深さまで最小のドーピング量以下である、請求項５に記載の半導体素子。

【請求項11】

前記特定の深さが２ｎｍ〜５０ｎｍである、請求項１０に記載の半導体素子。

【請求項12】

前記最小のドーピング量が１０^１７／ｃｍ^３である、請求項１０に記載の半導体素子。

【請求項13】

前記ＦｅxＮy層は、複数のＦｅxＮy結晶体が前記第１ＧａＮ層の積層方向と垂直に離隔して配置される島状に形成されたものである、請求項１に記載の半導体素子。

【請求項14】

ＧａＮを含まない基板上に第１ＧａＮ層を形成する段階と、
前記第１ＧａＮ層上にＡｌＧａＮ層を形成する段階と、
前記ＡｌＧａＮ層上に第２ＧａＮ層を形成する段階と、
前記第２ＧａＮ層の一部領域上にソース電極、ドレイン電極及びゲート電極を形成する段階とを含み、
前記第１ＧａＮ層は、ＦｅxＮy層を介して互いに離隔するように積層された複数のＧａＮ層を含む、半導体素子の製造方法。

【請求項15】

前記第１ＧａＮ層、前記ＡｌＧａＮ層及び前記第２ＧａＮ層が、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタリング及び原子層堆積法（ＡＬＤ）の少なくとも１つにより形成される、請求項１４に記載の半導体素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、窒化物半導体素子及びその製造方法に関し、特に、Ｆｅ_xＮ_y層（Ｆｅ_xＮ_yインターレイヤー）を含むＧａＮ ＨＦＥＴ（窒化ガリウムヘテロ接合電界効果トランジスタ）素子及びその製造方法に関する。

【背景技術】

【0002】

窒化物半導体は、シリコンに比べて高い臨界電界、低いオン抵抗、高温、高周波動作特性が注目され、次世代半導体素子の材料として研究されている。

【0003】

近年、高出力電力素子としては、主にＭＯＳＦＥＴとＩＧＢＴが用いられており、ＧａＮ系においてはＨＥＭＴ、ＨＦＥＴやＭＯＳＦＥＴなどの素子が研究されている。

【0004】

ＨＥＭＴは、高い電子移動度を利用して、電力用半導体や高周波特性の通信素子などに用いられている。近年、ハイブリッド／燃料電池自動車の開発が行われており、世界各国の様々な企業がハイブリッド自動車を市場に投入している。ハイブリッド自動車内でモータと発電機（ジェネレータ）を連結する昇圧型コンバータ（voltage boost converter）及びインバータ内の半導体スイッチは、エンジンから発生する熱により、信頼性のある高温動作が要求される。ＧａＮは、ワイドバンドギャップにより信頼性のある高温動作が可能であり、ハイブリッド自動車内の次世代半導体スイッチに適している。

【0005】

図６は一般的なＨＦＥＴの構造の一例を示す図である。
図６を参照すると、一般的なＨＦＥＴ１０は、ドレイン電極１６からソース電極１５に流れる２ＤＥＧ電流をショットキー（schottky）ゲート電極１４によりスイッチングすることができる。

【0006】

一般的なＨＦＥＴ１０は、基板（図示せず）と、前記基板上に形成される第１ＧａＮ層１１と、第１ＧａＮ層１１上に形成されるＡｌＧａＮ層１２と、ＡｌＧａＮ層１２上に形成される第２ＧａＮ層１３と、第２ＧａＮ層１３上に形成されるゲート電極１４、ソース電極１５及びドレイン電極１６とを含んでもよい。

【発明の概要】

【発明が解決しようとする課題】

【0007】

一般的なＨＦＥＴ素子においては、ゲート動作を用いたショットキー特性の品質が素子のスイッチング特性に大きな影響を与えることがある。
よって、ＨＦＥＴの漏れ電流を低減して降伏電圧を最大化する技術が必要である。

【0008】

本発明は、順次積層された第１ＧａＮ層、ＡｌＧａＮ層、第２ＧａＮ層、ゲート電極、ソース電極及びドレイン電極を備える半導体素子において、前記第１ＧａＮ層が複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含むことにより、低減された漏れ電流特性を示す、半導体素子及びその製造方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本発明による半導体素子は、第１ＧａＮ層と、前記第１ＧａＮ層上に形成されるＡｌＧａＮ層と、前記ＡｌＧａＮ層上に形成される第２ＧａＮ層と、前記第２ＧａＮ層の一部領域上に形成されるソース電極、ドレイン電極及びゲート電極とを含み、前記第１ＧａＮ層は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含む。

【0010】

本発明の一態様において、前記第１ＧａＮ層の厚さは、０．１μｍ〜１０μｍであってもよい。
本発明の一態様において、前記Ｆｅ_xＮ_y層の厚さは、１ｎｍ〜２０ｎｍであってもよい。
本発明の一態様において、前記Ｆｅ_xＮ_y層は、複数であってもよい。

【0011】

本発明の一態様において、前記複数のＧａＮ層は、前記複数のＦｅ_xＮ_y層のそれぞれを介して互いに離隔するように積層されたものであってもよい。

【0012】

本発明の一態様において、前記Ｆｅ_xＮ_y層の数は、２〜２０であってもよい。
本発明の一態様において、前記複数のＧａＮ層は、ｐ型ドーパントがドーピングされたものであってもよい。
本発明の一態様において、前記ｐ型ドーパントは、Ｃ、Ｍｇ及びＦｅの少なくとも１つであってもよい。

【0013】

本発明の一態様において、前記ｐ型ドーパントのドーピング量（又はドーピング濃度）は、１０¹⁷／ｃｍ³〜１０¹⁹／ｃｍ³であってもよい。

【0014】

本発明の一態様において、前記ｐ型ドーパントは、前記第１ＧａＮ層の積層方向への前記ｐ型ドーパントのドーピング量を示すドーピングプロファイルに基づいてドーピングされるものであってもよい。

【0015】

本発明の一態様において、前記ドーピングプロファイルは、前記ＡｌＧａＮ層に近くなるほど前記ｐ型ドーパントのドーピング量が特定の勾配で減少する形態のドーピングプロファイルであってもよい。

【0016】

本発明の一態様において、前記ｐ型ドーパントのドーピング量は、前記ＡｌＧａＮ層の下部から特定の深さまで最小のドーピング量以下であってもよい。

【0017】

本発明の一態様において、前記特定の深さは、２ｎｍ〜５０ｎｍであってもよい。
本発明の一態様において、前記最小のドーピング量は、１０¹⁷／ｃｍ³であってもよい。
本発明の一態様において、前記Ｆｅ_xＮ_y層は、複数のＦｅ_xＮ_y結晶体が前記第１ＧａＮ層の積層方向と垂直に離隔して配置される島状に形成されたものであってもよい。

【0018】

上記目的を達成するために、本発明による半導体素子の製造方法は、基板上に第１ＧａＮ層を形成する段階と、前記第１ＧａＮ層上にＡｌＧａＮ層を形成する段階と、前記ＡｌＧａＮ層上に第２ＧａＮ層を形成する段階と、前記第２ＧａＮ層の一部領域上にソース電極、ドレイン電極及びゲート電極を形成する段階とを含み、前記第１ＧａＮ層は、Ｆｅ_xＮ_y層を介して互いに離隔するように積層された複数のＧａＮ層を含んでもよい。

【0019】

本発明の一態様において、前記第１ＧａＮ層、前記ＡｌＧａＮ層及び前記第２ＧａＮ層は、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ（Plasma-Enhanced Chemical Vapor Deposition））、スパッタリング及び原子層堆積法（ＡＬＤ（Atomic Layer Deposition））の少なくとも１つにより形成されてもよい。
本発明の一態様において、前記Ｆｅ_xＮ_y層は、Ｆｅソース及びＳｉ₃Ｈ₄ガスにより形成されてもよい。

【発明の効果】

【0020】

本明細書に開示された一実施形態によれば、順次積層された第１ＧａＮ層、ＡｌＧａＮ層、第２ＧａＮ層、ゲート電極、ソース電極及びドレイン電極を備える半導体素子において、前記第１ＧａＮ層が複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層（Ｆｅ_xＮ_yインターレイヤー）を含むことにより、低減された漏れ電流特性を示す、半導体素子及びその製造方法を提供する。

【0021】

特に、本明細書に開示された半導体素子によれば、窒化物薄膜（例えば、前記第１ＧａＮ層）の成長中にＦｅ_xＮ_y層を挿入することにより、窒化物の結晶欠陥を減らし、ｐ型ドーパントのＦｅを用いてインターレイヤーだけでなく上下のＧａＮ層のトラップ形成にも影響を与えることにより、漏れ電流を低減して降伏電圧の減少を最小限に抑えることができるという利点がある。また、成長条件により反り（bow）を減少させることができ、様々な利点を有するレイヤーとして使用することができ、高出力のＨＦＥＴ素子を製造することができるという利点がある。

【図面の簡単な説明】

【0022】

【図1】本明細書に開示された一実施形態による半導体素子の構造の一例を示す図である。

【図2】本明細書に開示された第１実施形態によるｐ型ドーパントのドーピングプロファイルの一例を示す図である。

【図3】本明細書に開示された第２実施形態による半導体素子の一例を示す図である。

【図4】本明細書に開示された一実施形態による半導体素子の製造方法を示すフローチャートである。

【図5A】本明細書に開示された一実施形態による半導体素子の製造方法の一例を示す図である。

【図5B】図５Ａに続く工程を示す図である。

【図5C】図５Ｂに続く工程を示す図である。

【図5D】図５Ｃに続く工程を示す図である。

【図5E】図５Ｄに続く工程を示す図である。

【図5F】図５Ｅに続く工程を示す図である。

【図5G】図５Ｆに続く工程を示す図である。

【図6】一般的なＨＦＥＴの構造の一例を示す図である。

【発明を実施するための形態】

【0023】

本発明は、ＨＦＥＴ素子及びその製造方法に適用することができる。しかし、本発明は、これに限定されるものではなく、当該技術思想を適用できる全ての窒化物半導体素子及びその製造方法に適用することができる。

【0024】

特に、窒化物薄膜の成長中にＦｅ_xＮ_y層（Ｆｅ_xＮ_yインターレイヤー）を挿入することにより、窒化物の結晶欠陥を減らし、ｐ型ドーパントのＦｅを用いてインターレイヤーだけでなく上下のＧａＮ層のトラップ形成にも影響を与えることにより、漏れ電流を低減するという利点を有する、半導体素子及びその製造方法に適用することができる。

【0025】

本明細書で使用される技術用語は、単に特定の実施形態を説明するために使用されるものであり、本発明を限定するものではない。また、本明細書で使用される技術用語は、本明細書において特に断らない限り、本発明の属する技術の分野における通常の知識を有する者に一般的に理解される意味で解釈されるべきであり、非常に包括的な意味で解釈され、又は、非常に狭い意味で解釈されるべきではない。さらに、本明細書で使用される技術用語が本発明の思想を正確に表現できない間違った技術用語である場合は、当業者が正しく理解できる技術用語で代替して理解すべきである。さらに、本明細書で使用される一般的な用語は、辞書の定義に従って、又は前後の文脈によって解釈されるべきであり、非常に狭い意味で解釈されるべきではない。

【0026】

そして、本明細書で使用される単数の表現は、特に断らない限り、複数の表現を含む。本明細書において、「構成される」や「含む」などの用語は、明細書に記載された様々な構成要素又は段階の全てを必ず含むものと解釈されるべきではなく、そのうち一部の構成要素又は段階を含まないこともあり、追加の構成要素又は段階をさらに含むこともあるものと解釈されるべきである。

【0027】

さらに、本明細書で使用される第１、第２などのように序数を含む用語は様々な構成要素を説明するために使用されるが、前記構成要素は前記用語により限定されるものではない。前記用語は１つの構成要素を他の構成要素と区別する目的でのみ使用される。例えば、本発明の権利範囲から外れない限り、第１構成要素は第２構成要素と命名してもよく、同様に、第２構成要素は第１構成要素と命名してもよい。

【0028】

以下、添付図面を参照して本発明の好ましい実施形態を詳細に説明するが、図面番号に関係なく同一又は類似の構成要素には同一の符号を付して重複する説明は省略する。

【0029】

また、本発明を説明するにあたって、関連する公知技術についての具体的な説明が本発明の要旨を不明にすると判断される場合は、その詳細な説明を省略する。なお、添付図面は本発明の思想を容易に理解できるようにするためのものにすぎず、添付図面により本発明の思想が制限されるように解釈されるべきではない。

【0030】

具体的には、本発明は、窒化物半導体素子及びその製造方法に関し、ヘテロ接合構造の窒化物半導体電力素子においてエピタキシャル薄膜に起因する漏れ電流を低減する方法に関する。

【0031】

まず、ＧａＮ薄膜の漏れ電流を低減するためには、結晶欠陥を最小限に抑える方法があり、ＧａＮの半絶縁特性を強化するためには、ｐ型ドーパントを添加する方法がある。
また、結晶欠陥を最小限に抑えるためには、成長条件を最適化する方法があり、ＧａＮの成長中にインターレイヤーを挿入する方法がある。

【0032】

ＭＯＣＶＤ薄膜成長装置内でインターレイヤーを形成できる物質としては、Ｓｉ_xＮ_y、ＡｌＮ、Ｍｇ_xＮ_yなどがある。

【0033】

ここで、ＧａＮの半絶縁特性を強化するためにｐ型ドーパントを用いてもよいが、ｐ型ドーパントとしては、例えばＣ、Ｍｇ、Ｆｅソースなどがある。

【0034】

ＧａＮを成長させる際にインターレイヤーを用いる理由は２つある。第１に、Ｓｉ基板上にＧａＮを成長させる際には、２つの物質間の格子定数の差と熱膨張係数の差によりクラックや反りが発生することがあるが、インターレイヤーを挿入することでクラックや反りを低減することができる。クラックや反りの発生はＧａＮの厚さが厚くなるほど大きくなる傾向があるため、インターレイヤーの役割は非常に重要であるといえる。第２に、インターレイヤーを島状に成長させ、その上にＧａＮを成長させる際に水平成長となるようにすることにより、垂直成長に起因する電位欠陥を除去することができる。従って、電位欠陥を減らし、高品質のＧａＮを成長させることにより、漏れ電流を低減することができるという利点を有する。

【0035】

また、ＧａＮを厚く成長させた場合のストレスを緩和することにより、クラックや反りを最小限に抑えることができるという利点を有する。

【0036】

以下、添付図面を参照して本発明を詳細に説明する。

【0037】

本明細書に開示された一実施形態による半導体素子
本明細書に開示された一実施形態による半導体素子は、第１ＧａＮ層と、前記第１ＧａＮ層上に形成されるＡｌＧａＮ層と、前記ＡｌＧａＮ層上に形成される第２ＧａＮ層と、前記第２ＧａＮ層の一部領域上に形成されるソース電極、ドレイン電極及びゲート電極とを含み、前記第１ＧａＮ層は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含んでもよい。

【0038】

図１は本明細書に開示された一実施形態による半導体素子の構造の一例を示す図である。

【0039】

図１に示すように、本明細書に開示された一実施形態による半導体素子１００は、第１ＧａＮ層１１０と、第１ＧａＮ層１１０上に形成されるＡｌＧａＮ層１２０と、ＡｌＧａＮ層１２０上に形成される第２ＧａＮ層１３０と、第２ＧａＮ層１３０の一部領域上に形成されるゲート電極１４０、ソース電極１５０及びドレイン電極１６０とを含んでもよい。

【0040】

さらに、本明細書に開示された一実施形態による半導体素子１００は、表面漏れ電流の発生を防ぐための酸化膜層１７０を含んでもよい。

【0041】

本明細書に開示された一実施形態による半導体素子１００は、ドレイン電極１６０からソース電極１５０に流れる２ＤＥＧ電流をショットキーゲート電極１４０によりスイッチングすることができる。
ここで、第１ＧａＮ層１１０は、基板（図示せず）上に形成されてもよい。

【0042】

一実施形態によれば、前記基板は、ｎ型でもｐ型でもよく、様々な種類の物質で構成することができる。例えば、前記基板は、絶縁性基板、サファイア基板、ＧａＮ基板、ＳｉＣ基板及びＳｉ基板の少なくとも１つであってもよい。その他、様々な種類の基板を本明細書に開示された半導体素子に適用できることは、本発明の属する技術の分野における通常の知識を有する者にとって自明である。

【0043】

また、前記基板は、半導体素子１００を製造した後に除去してもよい。つまり、最終の半導体素子１００の構造は前記基板のない構造であってもよい。
第１ＧａＮ層１１０は、ＧａＮからなり、０．１μｍ〜１０μｍの厚さを有するようにしてもよい。

【0044】

第１ＧａＮ層１１０は、様々な方法（又は方式）で形成することができる。例えば、第１ＧａＮ層１１０は、窒化物半導体結晶を選択的に成長させる方法により形成してもよいが、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）及びハイドライド気相成長法（ＨＶＰＥ）の少なくとも１つにより形成することができる。ただし、第１ＧａＮ層１１０の結晶性を考慮してデバイス製作にＭＯＣＶＤ法を用いるのが一般的である。

【0045】

第１ＧａＮ層１１０は、複数のＧａＮ層１１１及び複数のＧａＮ層１１１間に形成されるＦｅ_xＮ_y層（Ｆｅ_xＮ_yインターレイヤー）１１２を含んでもよい。例えば、第１ＧａＮ層１１０は、２つのＧａＮ層１１１間に形成される１つのＦｅ_xＮ_y層１１２を含んでもよい。

【0046】

Ｆｅ_xＮ_y層１１２は、Ｓｉ基板上にＧａＮを成長させた場合に２つの物質間の格子定数の差と熱膨張係数の差によるクラックや反りが発生することを抑制する役割を果たす。

【0047】

従って、Ｆｅ_xＮ_y層１１２は、ＧａＮの結晶性を向上させると共に、ｐ型ドーパントのＦｅの半絶縁の役割を果たすことにより、漏れ電流（又はリーク電流）を最小限に抑えることができるという利点を有する。

【0048】

一実施形態によれば、Ｆｅ_xＮ_y層１１２は、複数であってもよい。例えば、Ｆｅ_xＮ_y層１１２の数は、２〜２０であってもよい。

【0049】

具体的には、複数のＧａＮ層１１１は、複数のＦｅ_xＮ_y層１１２のそれぞれを介して互いに離隔するように積層されたものであってもよい。

【0050】

例えば、Ｆｅ_xＮ_y層１１２は、図１に示すように３つであってもよい。この場合、ＧａＮ層１１１は、４つであり、第１ＧａＮ層１１０は、４つのＧａＮ層１１１間に３つのＦｅ_xＮ_y層１１２がそれぞれ挿入された構造を有するようにしてもよい。

【0051】

半導体素子１００の製造面では、第１ＧａＮ層１１０は、ＧａＮ層１１１とＦｅ_xＮ_y層１１２とを繰り返し成長（交互に成長）させた構造を有するようにしてもよい。

【0052】

一実施形態によれば、Ｆｅ_xＮ_y層１１２層の厚さは、１ｎｍ〜２０ｎｍであってもよい。

【0053】

一実施形態によれば、半導体素子１００は、第１ＧａＮ層１１０上にＣ、Ｆｅ及びＭｇドーパントの少なくとも１つのドーパントを注入して形成された高抵抗ＧａＮ層（図示せず）をさらに含んでもよい。ここで、前記少なくとも１つのドーパントの濃度は、１０¹⁷／ｃｍ³〜１０¹⁹／ｃｍ³であってもよい。

【0054】

ＡｌＧａＮ層１２０は、第１ＧａＮ層１１０上に形成され、活性層の役割を果たす。

【0055】

一実施形態によれば、ＡｌＧａＮ層１２０の厚さは、２ｎｍ〜１００ｎｍにしてもよく、１５ｎｍ〜３０ｎｍにすることが好ましい。

【0056】

ＡｌＧａＮ層１２０は、様々な物質、様々な組成からなるようにすることができる。例えば、ＡｌＧａＮ層１２０は、Ａｌ_xＧａ_1-xＮからなるものであってもよい。その他、様々な物質又は組成でＡｌＧａＮ層１２０を構成できることは、本発明の属する技術の分野における通常の知識を有する者にとって自明である。

【0057】

第２ＧａＮ層１３０は、ＡｌＧａＮ層１２０上に形成され、ＧａＮを薄く成長させて形成してもよい。

【0058】

一実施形態によれば、第２ＧａＮ層１３０の厚さは、０ｎｍ〜１００ｎｍにしてもよく、２ｎｍ〜１０ｎｍにすることが好ましい。第２ＧａＮ層１３０は、表面漏れ電流の発生を防ぐ役割を果たす。

【0059】

ゲート電極１４０、ソース電極１５０及びドレイン電極１６０は、第２ＧａＮ層１３０の一部領域上に形成され、前述したように、ショットキーゲート電極１４０の制御によりドレイン電極１６０からソース電極１５０に流れる２ＤＥＧ（２次元電子ガス）電流が発生する。

【0060】

さらに、一実施形態によれば、半導体素子１００は、第２ＧａＮ層１３０上に形成される酸化膜層１７０を含んでもよい。酸化膜層１７０は、表面漏れ電流を低減する役割を果たす。

【0061】

ここで、酸化膜層１７０は、ソース電極１５０又はドレイン電極１６０とゲート電極１４０との間に形成されてもよい。

【0062】

酸化膜層１７０は、様々な物質又は組成で構成することができる。例えば、酸化膜層１７０は、ＳｉＯ₂、Ｓｉ_xＮ_y（例えば、Ｓｉ₃Ｎ₄）、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＺｎＯ及びＧａ₂Ｏ₃の少なくとも１つの物質からなるようにしてもよい。

【0063】

一実施形態によれば、酸化膜層１７０の厚さは、２ｎｍ〜２００ｎｍにしてもよく、２ｎｍ〜１００ｎｍにすることが好ましい。

【0064】

また、酸化膜層１７０は、様々な方法で形成することができる。例えば、酸化膜層１７０は、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタリング及び原子層堆積法（ＡＬＤ）の少なくとも１つにより形成されてもよい。

【0065】

第１実施形態：ｐ型ドーパントがドーピングされた第１ＧａＮ層
本明細書に開示された第１実施形態は、前述した実施形態が含む構成又は段階の一部もしくは組み合わせで実現し、又は、実施形態の組み合わせで実現することができる。以下、本明細書に開示された第１実施形態をより明確にするために、重複する説明は省略する。
本明細書に開示された第１実施形態による半導体素子は、第１ＧａＮ層と、前記第１ＧａＮ層上に形成されるＡｌＧａＮ層と、前記ＡｌＧａＮ層上に形成される第２ＧａＮ層と、前記第２ＧａＮ層の一部領域上に形成されるソース電極、ドレイン電極及びゲート電極とを含み、前記第１ＧａＮ層は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含んでもよい。

【0066】

第１実施形態によれば、前記複数のＧａＮ層（又は前記第１ＧａＮ層）は、ｐ型ドーパントがドーピングされたものであってもよい。前記ｐ型ドーパントは、前記複数のＧａＮ層の半絶縁特性を強化するためにドーピングされるものであってもよい。

【0067】

すなわち、前記第１ＧａＮ層は、前記第１ＧａＮ層からの漏れ電流の発生を防ぐために、ｐ型ドーパントがドーピングされた高抵抗ＧａＮ層を含んでもよい。

【0068】

ここで、前記ｐ型ドーパントは、Ｃ、Ｍｇ及びＦｅの少なくとも１つであってもよい。
第１実施形態によれば、前記ｐ型ドーパントのドーピング量（又はドーピング濃度）は、１０¹⁷／ｃｍ³〜１０¹⁹／ｃｍ³であってもよい。

【0069】

また、第１実施形態によれば、前記ｐ型ドーパントは、前記第１ＧａＮ層の積層方向への前記ｐ型ドーパントのドーピング量を示すドーピングプロファイルに基づいてドーピングされるものであってもよい。

【0070】

ここで、前記ドーピングプロファイルは、前記ＡｌＧａＮ層に近くなるほど前記ｐ型ドーパントのドーピング量が特定の勾配で減少する形態のドーピングプロファイルであってもよい。

【0071】

また、第１実施形態によれば、前記ｐ型ドーパントのドーピング量は、前記ＡｌＧａＮ層の下部から特定の深さまで最小のドーピング量以下であってもよい。

【0072】

前記特定の深さは、２ｎｍ〜５０ｎｍであってもよい。また、前記最小のドーピング量は、１０¹⁷／ｃｍ³であってもよい。

【0073】

第１実施形態によれば、前記ｐ型ドーパントは、前記複数のＧａＮ層の少なくとも１つのＧａＮ層にドーピングされるようにしてもよい。また、前記ｐ型ドーパントは、前記複数のＧａＮ層にわたってドーピングされるようにしてもよい。前記ｐ型ドーパントが特定のドーピングプロファイルに基づいてドーピングされる場合、前記特定のドーピングプロファイルは、前記Ｆｅ_xＮ_y層により不連続グラフの形態を有するようにしてもよい。

【0074】

以下、図２を参照して、ドーピングプロファイルに基づいてｐ型ドーパントがドーピングされた半導体素子について説明する。

【0075】

図２は本明細書に開示された第１実施形態によるｐ型ドーパントのドーピングプロファイルの一例を示す図である。

【0076】

前述したように、本明細書に開示された第１実施形態による半導体素子は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含む第１ＧａＮ層を含んでもよい。

【0077】

前記第１ＧａＮ層は、ｐ型ドーパントがドーピングされてもよく、その場合、前記第１ＧａＮ層に起因して下方に発生する漏れ電流を低減することができる。

【0078】

前記ｐ型ドーパントは、Ｃ、Ｍｇ及びＦｅの少なくとも１つであってもよい。図２は前記ｐ型ドーパントがＦｅの場合を示す。

【0079】

第１実施形態によれば、前記ｐ型ドーパントは、前記第１ＧａＮ層の積層方向（前記半導体素子の垂直方向（又は下方向））への前記ｐ型ドーパントのドーピング量を示すドーピングプロファイルに基づいてドーピングされるものであってもよい。

【0080】

図２を参照すると、第１実施形態による半導体素子は、前記第１ＧａＮ層中で前記ｐ型ドーパントであるＦｅのドーピング量が特定の勾配で減少する形態のドーピングプロファイルを有する。

【0081】

この場合、前記第１ＧａＮ層中での前記Ｆｅのドーピング量は、１０¹⁷／ｃｍ³〜１０¹⁹／ｃｍ³であってもよい。

【0082】

例えば、図２に示すドーピングプロファイルのように、前記第１ＧａＮ層中での前記Ｆｅのドーピング量は、前記第１ＧａＮ層の積層方向に特定の距離まで１０¹⁹／ｃｍ³を維持し、特定の距離から特定の勾配で減少して１０¹⁷／ｃｍ³となるようにしてもよい。
また、第１実施形態によれば、前記ｐ型ドーパントのドーピング量は、前記ＡｌＧａＮ層の下部から特定の深さまで最小のドーピング量以下となるようにしてもよい。

【0083】

ここで、前記特定の深さは、２ｎｍ〜５０ｎｍであってもよい。また、前記最小のドーピング量は、１０¹⁷／ｃｍ³であってもよい。

【0084】

例えば、図２に示すように、前記Ｆｅのドーピング量は、前記ＡｌＧａＮ層の下部から５０ｎｍまで、前記最小のドーピング量である１０¹⁷／ｃｍ³である。

【0085】

このように、前記ｐ型ドーパント（例えば、Ｆｅ）のドーピング量を、前記ＡｌＧａＮ層に近くなるほど減少させ、最小のドーピング量以下となるようにするのは、ｐ型ドーパントのドーピングによる影響が２ＤＥＧチャネルに及ばないようにするためである。

【0086】

第１実施形態の変形例によれば、前記第１ＧａＮ層を基板上に形成する場合、前記基板上に一種のバッファ層（図示せず）を形成してもよい。前記バッファ層は、前記第１ＧａＮ層のエピタキシャル成長のためのものであって、結晶性を付与する役割（又は一種のシード層の役割）を果たす。この場合、前記ｐ型ドーパントは、前記バッファ層からドーピングしてもよい。前記バッファ層は、様々な物質で構成することができる。例えば、前記バッファ層はＳｉ₃Ｎ₄からなる。

【0087】

第２実施形態：島状のＦｅ_xＮ_y層
本明細書に開示された第２実施形態は、前述した実施形態が含む構成又は段階の一部もしくは組み合わせで実現し、又は、実施形態の組み合わせで実現することができる。以下、本明細書に開示された第２実施形態をより明確にするために、重複する説明は省略する。
本明細書に開示された第２実施形態による半導体素子は、第１ＧａＮ層と、前記第１ＧａＮ層上に形成されるＡｌＧａＮ層と、前記ＡｌＧａＮ層上に形成される第２ＧａＮ層と、前記第２ＧａＮ層の一部領域上に形成されるソース電極、ドレイン電極及びゲート電極とを含み、前記第１ＧａＮ層は、複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含んでもよい。

【0088】

第２実施形態によれば、前記Ｆｅ_xＮ_y層は、複数のＦｅ_xＮ_y結晶体が前記第１ＧａＮ層の積層方向と垂直に離隔して配置される島状に形成されたものであってもよい。

【0089】

図３は本明細書に開示された第２実施形態による半導体素子の一例を示す図である。
図３に示すように、本明細書に開示された第２実施形態による半導体素子は、島状のＦｅ_xＮ_y層１１２ａ、１１２ｂを備えてもよい。

【0090】

島状という用語は、当該技術分野において一般的に知られている意味で使用される。例えば、島状とは、図３に示すように、複数のＦｅ_xＮ_y結晶体が前記第１ＧａＮ層の積層方向と垂直に離隔して配置された形態を意味する。

【0091】

島状に成長したＦｅ_xＮ_y層１１２ａ、１１２ｂは、その上にＧａＮが成長する際に水平成長となるようにすることにより、垂直成長に起因する電位欠陥を除去する役割を果たす。

【0092】

本明細書に開示された一実施形態による半導体素子の製造方法
本明細書に開示された一実施形態による半導体素子の製造方法は、基板上に第１ＧａＮ層を形成する段階と、前記第１ＧａＮ層上にＡｌＧａＮ層を形成する段階と、前記ＡｌＧａＮ層上に第２ＧａＮ層を形成する段階と、前記第２ＧａＮ層の一部領域上にソース電極、ドレイン電極及びゲート電極を形成する段階とを含み、前記第１ＧａＮ層は、Ｆｅ_xＮ_y層を介して互いに離隔するように積層された複数のＧａＮ層を含んでもよい。

【0093】

ここで、前記第１ＧａＮ層、前記ＡｌＧａＮ層及び前記第２ＧａＮ層は、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタリング及び原子層堆積法（ＡＬＤ）の少なくとも１つにより形成されてもよい。

【0094】

一実施形態によれば、前記Ｆｅ_xＮ_y層は、Ｆｅソース及びＳｉ₃Ｈ₄ガスにより形成されてもよい。

【0095】

図４は本明細書に開示された一実施形態による半導体素子の製造方法を示すフローチャートである。
図４に示すように、本明細書に開示された一実施形態による半導体素子の製造方法は、次のような段階からなるようにしてもよい。

【0096】

まず、基板上に、Ｆｅ_xＮ_y層を介して互いに離隔するように積層された複数のＧａＮ層を含む第１ＧａＮ層を形成する（Ｓ１１０）。

【0097】

次に、前記第１ＧａＮ層上にＡｌＧａＮ層を形成する（Ｓ１２０）。
次に、前記ＡｌＧａＮ層上に第２ＧａＮ層を形成する（Ｓ１３０）。
次に、前記第２ＧａＮ層の一部領域上にソース電極、ドレイン電極及びゲート電極を形成する（Ｓ１４０）。

【0098】

図５Ａ〜図５Ｇは本明細書に開示された一実施形態による半導体素子の製造方法の一例を示す図である。

【0099】

図５Ａ〜図５Ｇを参照すると、本明細書に開示された一実施形態による半導体素子の製造方法においては、第１ＧａＮ層、ＡｌＧａＮ層及び第２ＧａＮ層を順次積層し、前記第２ＧａＮ層の一部領域上にゲート電極、ソース電極及びドレイン電極を形成し、前記第１ＧａＮ層が複数のＧａＮ層及び前記複数のＧａＮ層間に形成されるＦｅ_xＮ_y層を含むようにすることにより、低減された漏れ電流特性を示す。このために、前記ＧａＮ層と前記Ｆｅ_xＮ_y層とを繰り返し成長（交互に成長）させてもよい。

【0100】

以下、図５Ａ〜図５Ｇを参照して、本明細書に開示された一実施形態による半導体素子の製造方法の詳細を具体的に説明する。

【0101】

まず、ＭＯＣＶＤ薄膜成長装置により、基板（図示せず）上に第１サブＧａＮ層１１１ａ（ＧａＮ薄膜）を成長（形成）させる（図５Ａ）。

【0102】

前記基板は、ｎ型でもｐ型でもよく、前記基板の種類には、Ｓｉ、ＳｉＣ、サファイア、ＧａＮ基板などがある。

【0103】

第１サブＧａＮ層１１１ａを構成するＧａＮは、有機金属気相成長法（ＭＯＣＶＤ）で製造するのが一般的である。

【0104】

この場合、リアクタ内でＧａの原料であるＴＭＧａとＮの原料であるＮＨ₃を高温で合成し、第１サブＧａＮ層１１１ａをエピタキシャル成長させてもよい。

【0105】

次に、第１サブＧａＮ層１１１ａ上にＦｅ_xＮ_y層１１２を形成する（図５Ｂ）。Ｆｅ_xＮ_y層１１２の成長のためには、Ｆｅソース及びＳｉ₃Ｈ₄ガスを使用し、Ｆｅ_xＮ_y層１１２の厚さは、１ｎｍ〜２０ｎｍにしてもよく、２ｎｍ〜１５ｎｍにすることが好ましい。

【0106】

次に、Ｆｅ_xＮ_y層１１２上に第２サブＧａＮ層１１１ｂを成長させる（図５Ｃ）。第２サブＧａＮ層１１１ｂを構成するＧａＮは、第１サブＧａＮ層１１１ａと同様に、有機金属気相成長法（ＭＯＣＶＤ）で製造するのが一般的である。

【0107】

第１サブＧａＮ層１１１ａ及び第２サブＧａＮ層１１１ｂは、前述した複数のＧａＮ層１１１を意味する。つまり、第１サブＧａＮ層１１１ａ、Ｆｅ_xＮ_y層１１２及び第２サブＧａＮ層１１１ｂは前述した第１ＧａＮ層（ｎ型ＧａＮ）１１０（図１参照）を形成する。

【0108】

一実施形態によれば、第１ＧａＮ層１１０の厚さは、０．１μｍ〜１０μｍであってもよい。

【0109】

前述したように、第１ＧａＮ層１１０には、Ｃ、Ｆｅ及びＭｇドーパントの少なくとも１つのドーパントを用いて、漏れ電流の発生を防ぐための高抵抗ＧａＮ層（又は高抵抗ＧａＮ）を成長させてもよい。

【0110】

この場合、前記ドーパントのドーピング量は、１０¹⁷／ｃｍ³〜１０¹⁹／ｃｍ³にしてもよく、１０¹⁷／ｃｍ³〜１０¹⁸／ｃｍ³にすることが好ましい。
このようにして第１ＧａＮ層１１０を成長させた後、活性層であるＡｌＧａＮ層１２０を成長させる（図５Ｄ）。

【0111】

一実施形態によれば、ＡｌＧａＮ層１２０の厚さは、２ｎｍ〜１００ｎｍにしてもよく、１５ｎｍ〜３０ｎｍにすることが好ましい。

【0112】

次に、ＡｌＧａＮ層１２０を成長させた後、表面漏れ電流の発生を防ぐために、第２ＧａＮ層（ＧａＮキャップ層）１３０を成長させる（図５Ｅ）。

【0113】

一実施形態によれば、第２ＧａＮ層１３０は、０ｎｍ〜１００ｎｍにしてもよく、２ｎｍ〜１０ｎｍにすることが好ましい。

【0114】

次に、第２ＧａＮ層１３０の一部領域上にゲート電極１４０、ソース電極１５０及びドレイン電極１６０を形成する（図５Ｆ）。

【0115】

次に、第２ＧａＮ層１３０上に酸化膜層１７０を形成する（図５Ｇ）。
酸化膜層１７０は、表面漏れ電流を低減する役割を果たす。

【0116】

ここで、酸化膜層１７０は、ソース電極１５０又はドレイン電極１６０とゲート電極１４０との間に形成されてもよい。

【0117】

酸化膜層１７０は、様々な物質又は組成で構成することができる。例えば、酸化膜層１７０は、ＳｉＯ₂、Ｓｉ_xＮ_y（例えば、Ｓｉ₃Ｎ₄）、ＨｆＯ₂、Ａｌ₂Ｏ₃、ＺｎＯ及びＧａ₂Ｏ₃の少なくとも１つの物質からなるようにしてもよい。

【0118】

一実施形態によれば、酸化膜層１７０の厚さは、２ｎｍ〜２００ｎｍにしてもよく、２ｎｍ〜１００ｎｍにすることが好ましい。

【0119】

また、酸化膜層１７０は、様々な方法で形成することができる。例えば、酸化膜層１７０は、有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシー法（ＭＢＥ）、ハイドライド気相成長法（ＨＶＰＥ）、プラズマ化学気相成長法（ＰＥＣＶＤ）、スパッタリング及び原子層堆積法（ＡＬＤ）の少なくとも１つにより形成されてもよい。

【0120】

以上のように、本発明は、窒化物半導体ＨＦＥＴ素子の製造方法に関する。具体的には、チャネル（又はＤＥＧチャネル）下部のＧａＮ層の結晶性を向上させ、反りを低減するために、Ｓｉ_xＮ_y又はＡｌＮ層（インターレイヤー）を用いる。

【0121】

特に、本発明によれば、Ｆｅ_xＮ_y層を用いて、ＧａＮの結晶性を向上させると共に、ｐ型ドーパントのＦｅの半絶縁の役割を果たすようにすることにより、リークを最小限に抑える窒化物半導体ＨＦＥＴ素子を製造することができる。

【0122】

Ｆｅ_xＮ_yは、ＭＯＣＶＤ薄膜成長装置を用いて成長させ、ＧａＮ薄膜を成長させる際には成長を途中で止め、有機金属ソース（例えば、Ｆｅソース）とＳｉ₃Ｈ₄ガスを同時に反応チャンバに注入して薄い層のＦｅ_xＮ_yを形成する。その後、再びＧａＮ層とＦｅ_xＮ_y層とを繰り返し成長させる。

【0123】

ここで、ＧａＮ層とＦｅ_xＮ_y層とは、クラックや反りが大きくならない範囲内で繰り返し成長させる。Ｆｅ_xＮ_y層は、島状又は単一層に成長させ、その上に成長するＧａＮ層の水平成長を誘導して結晶欠陥を減らし、Ｆｅ_xＮ_yの成長条件に応じた薄膜全体の反りの制御も可能であり、ＧａＮ層に存在するリークをより低減することができるなど、多方面の利点を有する。

【0124】

つまり、本明細書に開示された半導体素子によれば、漏れ電流を低減して降伏電圧の減少を最小限に抑えるために、窒化物薄膜（例えば、前記第１ＧａＮ層）の成長中にＦｅ_xＮ_y層を挿入することにより、窒化物の結晶欠陥を減らし、ｐ型ドーパントのＦｅを用いてインターレイヤーだけでなく上下のＧａＮ層のトラップ形成にも影響を与えることにより、漏れ電流を低減するという利点がある。また、成長条件により反りを減少させることができ、様々な利点を有するレイヤーとして使用することができ、高出力のＨＦＥＴ素子を製造することができるという利点がある。

【0125】

本発明の範囲は本明細書に開示された実施形態に限定されるものではなく、本発明は本発明の思想及び特許請求の範囲に記載された範疇内において様々な形態に修正、変更又は改善することができる。

【符号の説明】

【0126】

１００ 半導体素子
１１０ 第１ＧａＮ層
１２０ ＡｌＧａＮ層
１３０ 第２ＧａＮ層
１４０ ゲート電極
１５０ ソース電極
１６０ ドレイン電極
１７０ 酸化膜層

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図5E】

【図5F】

【図5G】

【図6】