特許 5711805 半導体デバイスの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B1)

(11)【特許番号】5711805

(24)【登録日】2015年3月13日

(45)【発行日】2015年5月7日

(54)【発明の名称】半導体デバイスの製造方法

(51)【国際特許分類】

   H01L 21/20 20060101AFI20150416BHJP

   H01L 21/324 20060101ALI20150416BHJP

   H01L 21/76 20060101ALI20150416BHJP

   H01L 21/768 20060101ALI20150416BHJP

   H01L 23/532 20060101ALI20150416BHJP

【ＦＩ】

   H01L21/20

   H01L21/324 X

   H01L21/76 L

   H01L21/90 K

   H01L21/90 M

【請求項の数】13

【外国語出願】

【全頁数】15

(21)【出願番号】特願2013-224437(P2013-224437)

(22)【出願日】2013年10月29日

【審査請求日】2014年6月24日

【早期審査対象出願】

(73)【特許権者】

【識別番号】591060898

【氏名又は名称】アイメック

【氏名又は名称原語表記】ＩＭＥＣ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(74)【代理人】

【識別番号】100112911

【弁理士】

【氏名又は名称】中野 晴夫

(72)【発明者】

【氏名】デイビッド・ブルンコ

(72)【発明者】

【氏名】ヘールト・エネマン

【審査官】 桑原 清

(56)【参考文献】

【文献】 特開２０１１−１４６６８４（ＪＰ，Ａ）

【文献】 米国特許第０４８１９０４０（ＵＳ，Ａ）

【文献】 特表２０１０−５０８６７６（ＪＰ，Ａ）

【文献】 特開平１０−２５６１６９（ＪＰ，Ａ）

【文献】 特開２０１４−１３１０２８（ＪＰ，Ａ）

【文献】 国際公開第２０１３／０６７２１２（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／１０１９３１（ＷＯ，Ａ１）

【文献】 V. Destefanis , J.M.Hartmann et al，Selective epitaxial growth of Ge(110) in trenches using the aspect ratio trapping technique，Journal of Crystal Growth，米国，２０１０年 ３月１５日，312，p.918-925

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２０

Ｈ０１Ｌ ２１／３２４

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

(57)【特許請求の範囲】

【請求項1】

少なくとも１つの活性層から欠陥を低減する方法であって、活性層はデバイス中の半導体の一部であり、かつゲルマニウム含有層であり、活性層は少なくとも横方向に分離構造で規定されて、かつ分離構造と接続界面で物理的に接続され、分離構造と活性層は共通の実質的に平坦な表面上で隣接し、この方法は、
少なくとも活性層の上にパターニングされた応力誘起層を形成し、応力誘起層は活性層中に応力場を誘起するために形成され、誘起された応力場は活性層中に存在する欠陥に対して剪断応力となる工程と、
パターニングされた応力誘起層と共通の実質的に平坦な表面との間に少なくとも１つの遮蔽層を形成し、遮蔽層はパターニングされた応力誘起層により誘起された応力場の一部を遮蔽するために形成される工程と、
少なくとも活性層の上にパターニングされた応力誘起層を形成した後に、アニールを行う工程と、を含み、
これにより接続界面に向かって欠陥を移動させ、
活性層中の応力場は、アニール工程中に、接続界面に向かって活性層中の欠陥を動かす符号および大きさであり、更に、
共通の実質的に平坦な表面からパターニングされた応力誘起層を除去する工程、を含む方法。

【請求項2】

パターニングされた応力誘起層は、ＳｉＮを含む請求項１に記載の方法。

【請求項3】

パターニングされた応力誘起層は、５ｎｍから１００ｎｍまでの間の膜厚である請求項１または２に記載の方法。

【請求項4】

少なくとも１つの遮蔽層は、パターニングされない完全な層である請求項１〜３のいずれかに記載の方法。

【請求項5】

少なくとも１つの遮蔽層は、シリコン酸化物を含む請求項１〜４のいずれかに記載の方法。

【請求項6】

少なくとも１つの遮蔽層は、例えばＳｉＮのような主としてＳｉとＮを含む第１の堆積層と、例えばＳｉＯ_２のような主としてＳｉとＯを含む第２の堆積層とを含む請求項１〜５のいずれかに記載の方法。

【請求項7】

共通の実質的に平坦な表面上にパターニングされた応力誘起層を形成する工程は、パターニングされない応力誘起層を形成する工程と、パターニングされない応力誘起層をエッチングによりパターニングする工程とを含み、遮蔽層または複数の遮蔽層の上層は、パターニングされた応力誘起層をパターニングするエッチに対してエッチストップを提供するために形成される請求項１〜６のいずれかに記載の方法。

【請求項8】

少なくとも１つの遮蔽層の全膜厚は、５ｎｍから５０ｎｍまでの間である請求項１〜７のいずれかに記載の方法。

【請求項9】

パターニングされた応力誘起層は、ＳｉＮ層を含み、またはＳｉＮ層であり、上部遮蔽層はＳｉＯ_２を含み／またはＳｉＯ_２からなり、下部遮蔽層はＳｉＮを含み／またはＳｉＮからなる請求項１〜８のいずれかに記載の方法。

【請求項10】

活性層は、Ｓｉ_ｘＧｅ_１−ｘ含有層であり、ｘは０から０．８までの間である請求項１〜９のいずれかに記載の方法。

【請求項11】

アニール工程は、４５０℃から１１００℃までの間の温度で行われる請求項１〜１０のいずれかに記載の方法。

【請求項12】

パターニングされた応力誘起層を形成する工程は、応力誘起層を形成する工程と、応力誘起層をパターニングする工程とを含み、パターニングされた応力誘起層のパターニング工程は、活性層の境界に実質的に平行な境界を有するように、共通の実質的に平坦な表面上に、形状を規定する請求項１〜１１のいずれかに記載の方法。

【請求項13】

更に、活性層の上部部分を除去する工程を含む請求項１〜１２のいずれかに記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体デバイスの製造方法について記載する。特定の形態では、本発明は、例えば欠陥の量を減らし特性を改良したトランジスタデバイスのチャネル層のような、半導体デバイスの活性層の製造方法に関する。

【背景技術】

【0002】

半導体材料（例えばＳｉＧｅまたはＧｅ）を他の半導体材料（例えばＳｉ）の上に成長するヘテロエピタキシャル成長は、例えば格子定数の不整合により、例えば転位のような欠陥となる。

【0003】

アスペクト比トラッピング（Aspect Ratio Trapping: ART）の技術を用いて行うような、限定された空間での成長は、（例えば、シャロートレンチ分離（ＳＴＩ）に向かうような）限定された空間の端部近傍で成長する欠陥を低減できる。例えば、“Study of the defect elimination mechanism in aspect ratio trapping Ge growth”, Bai, J. et al., Applied Physics Letters, Volume 90, Issue 10, id. 101902 (2007) ”参照。この技術は、例えば活性デバイスや活性デバイス層の中央近傍の転位のような欠陥を低減する解決策にはならない。例えばトランジスタデバイスのチャネル層のような活性デバイス層中の、例えば転位のような欠陥の存在は、特に、高移動度チャネル材料がＳｉウエハ状に集積された、ＦｉＮＦＥＴや類似のデバイスで懸念される。

【発明の概要】

【0004】

本発明の目的は、少なくとも１つの活性層から、例えば転位のような欠陥を低減するための方法を提供するものであり、活性層は、デバイス中の半導体の一部であり、活性層は、少なくとも横方向には分離構造により規定され、接続界面の手段によりそれと物理的に接続され、分離構造と活性層は、共通の実質的に平坦な表面上で隣接する。

【0005】

この目的は、第１の独立請求項の技術的特徴を示す方法を用いた発明により達成される。即ち、
共通の実質的に平坦な表面の上にパターニングされた応力誘起層を形成し、この応力誘起層は活性層中の応力場を誘起するために設けられ、誘起された応力場は、活性層中に存在する、転位のような欠陥に対して剪断応力となり、
共通な実質的に平坦な表面の上にパターニングされた応力誘起層を形成した後に、アニール工程を行い、
これにより、転位のような欠陥が、接続界面に向かって移動するのを誘起し、そして、
共通の実質的に平坦な表面からパターニングされた応力誘起層を除去する。

【0006】

本発明の特徴は、例えば転位のような欠陥が、半導体デバイスの活性層から大きく低減でき、または完全に除去できることである。

【0007】

本発明の更なる特徴は、活性半導体デバイス層の中央領域から欠陥を大きく低減でき、または完全に除去できることである。半導体デバイスの活性デバイス層は、１つの電極から他の電極に、電荷キャリアが流れる層であり、この流れは、本質的にダイオードのように制御され、または電界効果トランジスタのソースとドレインのように明確に制御され、これにより電荷の流れがゲートにより制御される。活性層または層のスタックは、半導体材料のような電気的に制御可能な材料を含み、ダイオード特性のような電気的機能を提供し、またはその電気伝導性がゲートのような制御電極で変調することができる。

【0008】

本発明の目的のために、転位は、結晶構造中の、結晶学的線欠陥、または不規則である。本発明の更に詳細な記載は、例えば、Derek HullとD.J.Baconによる書籍“Introduction to Dislocations”から得られる。

【0009】

実際に必要とされる応力は、デバイスの大きさ、材料、およびアニール温度に依存すると考えられる。好ましい具体例では、パターニングされた応力誘起層中の内部応力は１００ＭＰａから５ＧＰａまでの間である。圧縮応力と引張り応力の双方が用いられる。

【0010】

本発明の好適な具体例では、活性デバイス層は、ゲルマニウム層であり、またはゲルマニウムを含む。それはＳｉＧｅ層でも良い。好適な具体例では、活性層はＳｉ_ｘＧｅ_１−ｘであり、またはこれを含み、ｘは０から０．８までの間、または０から０．７までの間、または０から０．６までの間、または０から０．５までの青だ、または０から０．４までの間、または０から０．３までの間、または０から０．２までの間である。

【0011】

代わりの具体例では、活性デバイス層は、シリコン層であり、またはシリコンを含んでも良い。代わりの具体例では、活性デバイス層は、ＧｅＳｎ合金、ＧａＮ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＩｎＰのようなＩＩＩ−Ｖ材料、３元系または４元系のＩＩＩ−Ｖ化合物であり、またはこれを含む。

【0012】

本発明の好適な具体例では、パターニングされた応力誘起層はＳｉＮを含む。本発明の具体例では、パターニングされた応力誘起層は、ＳｉＮ、ＴｉＮ、Ｗ、ＳｉＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３のいずれかの組み合わせ、およびハフニウムシリケイトおよび／またはハフニウムアルミナイトのような混合酸化物を含む。

【0013】

本発明の好適な具体例では、パターニングされた応力誘起層の厚さは、５ｎｍから１００ｎｍまでの間であり、更に好適には１０ｎｍから３０ｎｍまでの間である。

【0014】

好適な具体例では、本方法は更に、パターニングされた応力誘起層と、共通の実質的に平坦な表面との間に、少なくとも１つの遮蔽層を形成する工程を含んでも良く、この遮蔽層は、パターニングされた応力誘起層により誘起される応力場の一部を遮蔽して、活性層中の応力場は、アニール工程中に活性層中を接合界面に向かって（例えば転位のような）欠陥が移動するのに貢献する符号および大きさとなる。１つ、２つ、または複数の遮蔽層が形成されても良い。

【0015】

少なくとも１つの遮蔽層を用いることにより、活性層中に、パターニングされた応力誘起層により誘起される応力場は、例えばその方向および／または均一性が、より制御される。

【0016】

少なくとも１つの遮蔽層と応力誘起層とを適切に選択することにより、所定の活性デバイス層に対して、活性領域の関係部分で実質的に単一方向性の剪断応力場を、所定の具体例では実質的に均一に、形成することが可能である。

【0017】

好適な具体例では、少なくとも１つの遮蔽層は、パターニングされない完全な層である。少なくとも１つの遮蔽層は、好適には、下層の基板の表面全体を覆っても良い。

【0018】

１またはそれ以上のパターニングされた遮蔽層と比較した場合に、そのような層は改良された性能を提供することが分かる。

【0019】

好適な具体例では、少なくとも１つの遮蔽層は、シリコン酸化物を含む。シリコン酸化物層は、ＣＶＤまたはＡＬＤタイプのプロセスにより堆積できる。シリコン酸化物は、更に、ヤング率や剛性率のような酸化物の機械的特性に影響を与える、１またはそれ以上の他の元素を含んでも良く、これは、酸化物の最適膜厚に影響する。それらの他の元素は、例えば、Ｃ、Ｈ、Ｎ、Ｆの１またはそれ以上を含んでも良い。

【0020】

好適な具体例では、遮蔽層は、例えばＳｉＮのように、主にＳｉとＮを含む第１堆積層と、例えばＳｉＯ_２のように、主にＳｉとＯを含む第２堆積層を含んでも良い。

【0021】

好適な具体例では、共通の実質的に平坦な表面の上にパターニングされた応力誘起層を形成する工程は、パターニングされていない応力誘起層を形成する工程と、パターニングされていない応力誘起層をエッチングでパターニングする工程とを含み、遮蔽層または複数の遮蔽層の上層が、パターニングされた応力誘起層のパターニングエッチのためのエッチストップ層として働くように適用されても良い。

【0022】

好適な具体例では、１またはそれ以上の（複数の）遮蔽層の組み合わせた全膜厚は、５ｎｍから５０ｎｍまでの間である。

【0023】

この範囲内にある膜厚は、最高の性能を示すことが示される。しかしながら、他の膜厚を排除するものではない。

【0024】

好適な具体例では、パターニングされた応力誘起層は窒化物層を含み／であり、上部遮蔽層はＳｉＯ_２を含み／からなり、下部遮蔽層はＳｉＮを含む／からなる。

【0025】

本発明の目的のために、ＳｉＮ層またはＳｉＮ応力誘起層について述べた場合、それらの層は主にシリコンと窒素を含む。シリコン窒化物は、おおよそＳｉ_３Ｎ_４の化学量論であっても良いが、これは異なってもよい。それらの層は、更に、例えばＣ、Ｈ、Ｏのような不純物元素を含んでも良く、これは一般には工業的に標準の化学気相堆積技術により堆積された膜の場合である。

【0026】

好適な具体例では、アニール工程は、４５０℃から１１００℃までの間の温度で行われる。好適な具体例では、アニール工程は、５００℃から６５０℃までの間の温度で行われる。

【0027】

好適な具体例では、アニール工程の時間が、おおよそ例えば転位のような欠陥が接合界面に移動するのに十分な時間を有するように選択される。この時間は、１またそれ以上のミリ秒から、例えば６時間のような数時間までである。一般には比較的低い温度では、比較的長い時間が必要となる。この時間は、活性層の寸法、および典型的な欠陥または転位の移動速度の関数である。

【0028】

好適な具体例では、この方法は更に、リン酸を含む水溶液中でＳｉＮのパターニングされた応力誘起層を除去する工程と、フッ化水素酸を含む水溶液中で上部遮蔽層を除去する工程と、リン酸を含む水溶液中でＳｉＮの下部遮蔽層を除去する工程とを含む。特別な具体例では、２つの遮蔽層（ＳｉＯ_ｘ／ＳｉＮ）が、ＳｉＮのパターニングされた応力誘起層と組み合わされる。上部遮蔽層（ＳｉＯ_ｘ）は、ＳｉＮのパターニングされた応力誘起層のエッチストップとして形成される。

【0029】

下部遮蔽層（ＳｉＮ）は、上部遮蔽層ＳｉＯ_２のエッチストップとして形成され、その下の分離酸化物を保護する。最後にＳｉＮ下部遮蔽層が、熱いリン酸中で、短時間エッチングで除去される。

【0030】

好適な具体例では、分離構造はＳｉＮ_ｘを含む。分離構造は、例えばシャロートレンチ分離構造（ＳＴＩ構造）を含み、またはからなる。ＳＴＩ構造は、シリコン酸化物を含む、またはからなる。

【0031】

好適な具体例では、共通の平坦な表面は、化学機械研磨により準備される。

【0032】

好適な具体例では、パターニングされた応力誘起層を形成する工程は、応力誘起層を形成する工程と、応力誘起層をパターニングする工程とを含み、パターニングされた応力誘起層のパターニング工程は、活性層の境界に実質的に平行な境界を有する、共通の実質的に平坦な表面の特徴を規定する。

【0033】

それらの実質的に平行な境界は、活性層の境界から、例えば３０ｎｍより小さい距離以内のような、近い距離にある。

【0034】

他の観点では、共通の実質的に平坦な表面上のパターニングされた応力誘起層の突起部は、活性層の境界に対して少なくとも部分的に平行に、または実質的に平行な境界を規定し、この実質的に平行な境界は、活性層の境界から、３０ｎｍより小さい距離の範囲内のような、近い距離に配置される。突起部は、好適には、共通の主面に対して垂直な突起部である。突起部は、下層の基板の主面に対して垂直な突起部でも良い。

【0035】

パターニングされた応力誘起層は、複数の応力誘起構造を形成しても良い。それらの構造のいくつかは、他の応力誘起構造と接続される。接続された応力誘起構造にとって、それらのそれぞれの応力場は依存することが理解される。それらの構造のいくつかは、他の応力誘起構造とは接続されない。パターニングされた応力誘起層は、複数の接続されない構造を形成しても良い。接続されない応力誘起構造にとって、それぞれの応力場は実質的に独立であることが理解される。

【0036】

有利なことには、応力誘起層、またはそれぞれの応力誘起構造は、活性デバイス層の境界に近い位置に形成され、最良の効果を与える。好適な具体例では、応力誘起層、または応力誘起構造は、その境界が、活性デバイス層の境界に平行になる突起物の境界を形成する。活性デバイス層は、トランジスタデバイスのチャネル層でも良いことが理解される。トランジスタデバイスは、プレーナータイプまたは非プレーナータイプでも良い。非プレーナータイプのトランジスタデバイスは、例えばＦＩＮＦＥＴタイプ、または当業者に知られた類似のタイプのトランジスタで良い。それは、一般には、細長い形状を有する。共通の主面上、または仮想の基板に主面上の、活性デバイス層の突出した境界は、例えば矩形、角が丸い矩形、楕円形、または当業者に適切として知られている他の形状を有する。

【0037】

パターニングされた応力誘起層の突出した境界は、活性デバイス層のそれぞれの境界に対して実質的に平行、または少なくとも部分的に実質的に平行でも良く、例えばチャネル層長さのような活性デバイス層長さに対応する長さを有する複数の平行部分を含んでも良い。

【0038】

好適な具体例では、パターニングされた応力誘起層の隣接する突出した実質的に平行な境界は、異なる隣接した隣のチャネル層から３０ｎｍより小さい距離の範囲内に配置される。

【0039】

これは、以下で説明するような、アライメントの要求が比較的に緩和されるという長所を提供する。隣接するチャネル領域（例えば活性デバイス層）は、細長い突起部で実質的に矩形の形状を有し、長さ方向に沿ったいくつかのまたは異なるチャネル領域の境界は平行であると考えても良い。１つの応力誘起構造（例えば突起部が矩形）が提供され、異なる隣接したチャネル領域の長さ方向の境界上で機能しても良い。パターニングされた応力誘起層の隣接する突出した実質的に平行な境界は、異なる隣接した隣のチャネル層から、例えば３０ｎｍより小さい距離の範囲内のような、近い距離内に配置される一方、１つの応力誘起構造はそれ自身、隣接するチャネル領域の少なくとも１つを超えて延びても良い。応力誘起構造は、このように、２つの隣接する活性チャネル領域の間に距離と等しいか、またはより大きな幅を有しても良い。応力誘起構造は、２つの隣接するチャネル領域の幅とその間の距離（即ち、２つの隣接したチャネル領域の間の距離）を組み合わせた幅より大きな幅を有しても良い。チャネル領域の境界、および応力誘起層／応力誘起構造の境界から、例えば３０ｎｍより小さい範囲内に配置するという要求のような、「近さ」の要求は、それぞれの境界に独立して与えられる。更に、この範囲内での偏差は、本発明の形態にかかる方法の効果に実質的に影響しない。

【0040】

好適な具体例では、パターニングされた応力誘起層は、例えばＳＴＩ構造のような分離構造の上全体に形成される。好適な具体例では、パターニングされた応力誘起層は、活性領域の上に少なくとも部分的に、例えば活性領域と少なくとも部分的に重なるように形成される。

【0041】

好適な具体例では、応力誘起構造は、少なくとも２つの隣接する活性層の上に延びる。

【0042】

本発明の更なる具体例では、先の具体例のいくつかにかかる方法が、更に、
共通の実質的に平坦な表面上にパターニングされた応力誘起層を形成し、この応力誘起層は活性層の上で応力を誘起するために適用され、誘起された応力は、活性層の中に存在する例えば転位のような欠陥に対して剪断応力となる工程と、
アニールを行う工程と、
共通の平坦な表面からパターニングされた応力誘起層を除去する工程と、の１またはそれ以上の反復を含む。

【0043】

好適な具体例では、それぞれのパターニングされた応力誘起層は、異なる予めパターニングされたパターンを含み、連続する応力誘起層により誘起された応力の組み合わせは、例えば転位のような欠陥を、接続界面に向かって移動させる。

【0044】

好適な具体例では、この方法は、更に、パターニングされた応力誘起層と（該当する場合は）任意的に遮蔽層を除去する最後の反復の後に、ＣＭＰプロセスを行う工程を含んでも良い。

【0045】

好適な具体例では、この方法は、更に、パターニングされた応力誘起層の除去後、またはそのそれぞれの反復時に、ＣＭＰプロセスを行う工程を含んでも良い。

【0046】

好適な具体例では、それらの方法は、更に、活性層の上部部分を除去する工程を含んでも良い。これは、例えば、過剰に高い応力や、間違った方向に適用された応力により、活性層の上部部分に残った欠陥が、効果的に除去できるという長所を提供する。このように、残った、活性層の高い結晶品質の部分が、デバイスの作製のために得られる。

【0047】

本発明の目的のために、いつ範囲が決定されても、閉じられた、開かれた、および２つの半開きの形態中のそれらの範囲を開示することを意図する。

【図面の簡単な説明】

【0048】

本発明は、更に、以下の記載や添付された図面の手段により説明される。

【0049】

【図1】標準的なシャロートレンチ分離モジュールのプロセス後のウエハを示す

【図2】本発明の第１の具体例を示す。

【図3】本発明の更なる具体例を示す。

【図4】本発明の更なる具体例を示す。

【図5】本発明の具体例を支持するシミュレーション結果を示す。

【図6】本発明の具体例を支持するシミュレーション結果を示す。

【図7】本発明の具体例を支持するシミュレーション結果を示す。

【図8】本発明の具体例を支持するシミュレーション結果を示す。

【図9】本発明の具体例を支持するシミュレーション結果を示す。

【図10】本発明にかかる具体例を示す。

【図11】本発明にかかる具体例を示す。

【図12】本発明にかかる具体例を示す。

【発明を実施するための形態】

【0050】

本発明は、特定の具体例に関して、所定の図面を参照して記載されるが、これらに限定されるものではなく、請求の範囲によってのみ限定される。記載された図面は、単に模式的であり、限定的ではない。図面において、いくつかの要素の大きさは、図示目的で拡大され、縮尺通りには記載されていない。寸法と相対寸法は、発明の実施の実際の縮小に対応する必要はない。

【0051】

更に、説明や請求の範囲中の第１、第２、第３等の用語は、類似の要素間で区別するために使用され、順番の、または年代順の順序を記載する必要はない。用語は、適当な状況で交換可能であり、発明の具体例は、ここに記載されまたは図示されたものとは他の順序で動作可能である。

【0052】

更に、説明や請求の範囲中の上、下、上に、下に等の用語は説明目的に使用され、相対的な位置を記載する必要はない。そのように使用された用語は適当な状況下で交換可能であり、ここに記載された発明は、ここに記載や図示されたものとは異なる位置で動作可能である。

【0053】

更に、「好ましい」と言及された様々な具体例は、本発明の範囲を限定するよりも、むしろ本発明が実施可能な例示の手段として解釈される。

【0054】

請求の範囲で使用される「含む（comprising）」の用語は、それ以降に列挙される手段に限定して解釈すべきではなく、他の要素や工程を排除しない。このように、言及された特徴、数字、工程、または成分は、その通りに解釈され、１またはそれ以上の他の特徴、数字、工程、または成分、またはこれらの組み合わせの存在または追加を排除してはならない。このように、「手段ＡおよびＢを含むデバイス」の表現の範囲は、構成要素ＡとＢのみを含むデバイスに限定されるべきではなく、寧ろ本発明に関しては、以下に列挙されるデバイスの構成要素が単にＡとＢであり、更に、請求の範囲は、それらの構成要素の均等物を含むものと解釈されるべきである。

【0055】

図１は、標準的なシャロートレンチ分離フロー後の、模式的なウエハ断面を示す。これは、例えばシリコン基板のようなベース基板１、例えばシリコン酸化物層のようなベース基板１の第１主表面上に形成された誘電体層２、およびベース基板に接続された誘電体層中の活性ライン３のセットを含む。活性ラインは、誘電体層２の部分の手段により、互いに電気的に分離されている。プロセスフローのこの点において、活性ライン３は、一般にはベース基板と同じ材料からなり、これは一般にはＳｉである。

【0056】

図２は、本発明の具体例にかかるプロセスフローを開示する。図１の活性ライン３は、例えばトレンチのシリコンをエッチングすることにより、窪みが形成される。次に、ゲルマニウムまたはシリコンゲルマニウムの選択エピタキシャル成長がトレンチ中で行われ、活性デバイス領域３０の、層または構造を形成する。任意的に、アニール工程が行われても良い。例えばＣＭＰ（化学機械研磨）工程のような平坦化工程が行われ、トレンチ開口部の上のＳｉＧｅ（またはＧｅ）の過剰成長を除去し、および平坦な表面２３を形成し、この表面２３は、活性デバイス層または活性層のための共通の実質的に平坦な表面として見られる。例示目的で、１つの貫通転位線３１が、活性デバイス領域３０毎に示される。

【0057】

次に、応力誘起層４が共通の平坦な表面２３の上に形成される。例えば応力のかかったＳｉＮ層または膜を堆積させても良い。次に、応力のかかったＳｉＮ層が、標準的なリソグラフィやエッチング技術を用いてパターニングされる。

【0058】

次に、活性領域または層３０と分離構造２との間で、界面３２に向かって貫通転位３１が移動するのに十分な温度で、アニール工程が行われる。しかしながら、アニール温度は、パターニングされた応力誘起層が過度に緩和されるように高くすべきではない。一般的なアニール温度は、４５０℃から１１００℃までの間であり、構造の形状や活性ラインの組成に依存する。次に、パターニングされた応力誘起層が、例えばＳｉＮ応力膜に対しては熱いリン酸を用いたエッチング手段により、除去または剥離される。任意的に、ＣＭＰプロセスのような平坦化工程が行われ、挿入された工程からの形状やダメージを除去しても良い。次に、標準的な後処理工程（downstream processing）が行われても良い。

【0059】

図３では、更なる具体例が記載され、ここでは、単一の遮蔽層５は、応力誘起層４と共通の実質的に平坦な表面２３との間に形成される。遮蔽層は、例えばシリコン酸化物またはシリコン窒化物でも良く、これらを含んでも良い。

【0060】

図４では、更なる具体例が記載され、ここでは、例えば２つの遮蔽層５１、５２のような複数の遮蔽層が、応力誘起層４と共通の標準的な平坦な平面２３との間に形成される。

【0061】

図５では、例えば図４に対応する、応力誘起層４により誘起された剪断応力場の性質を示すシミュレーション結果が記載される。ここでは、シリコン酸化物誘電体層２中のゲルマニウム活性層３０が、シリコン窒化物からなる２０ｎｍ膜厚の応力誘起層により、２Ｐａの内部応力で応力誘起される。第１遮蔽層５１はシリコン窒化物を含み、１０ｎｍの膜厚を有する。第２遮蔽層５２はシリコン酸化物を含み、同じく１０ｎｍの膜厚を有する。

【0062】

遮蔽層が応力場の一部を遮蔽して、活性層３中の補充部分は、大きく一定の符号（この場合は負）の剪断応力状態となる。与えられた剪断応力の符号により、転位が移動する方向が決定されるため、活性層の深さ方向に実質的に一定の符号を有することは、活性ラインの深さに沿って同じ方向（左または右のいずれか、転位のバーガーズベクトルに依存する）に転位が一貫して移動することを確実にする。

【0063】

応力誘起層４の下の遮蔽層５１、５２（例えばＳｉＯ_２、ＳｉＮ）はパターニングされず、剪断応力の上部の符号をより良好に「取り入れ（absorb）」、活性層中の剪断応力について、単一の符号のみを許容する。活性層は、例えばＦＩＮＦＥＴデバイスに対しては、トランジスタデバイスのフィンでも良い。

【0064】

好適な具体例では、遮蔽層の総膜厚は約２０ｎｍであり、これで十分と思われるが、２０ｎｍより厚くても、または薄くても良い。図６は、遮蔽窒化物が５ｎｍまで薄くされて、遮蔽層の総膜厚が１５ｎｍであることを除き、図５と同じ条件である。応力誘起層の前に、シリコン窒化物を含む第１の遮蔽層５１を堆積し、次に、シリコン酸化物を含む第２の遮蔽層５２を堆積することにより、シリコン酸化物が応力誘起層の除去のためのエッチストップになり、シリコン窒化物が例えばＳＴＩのような誘電体層を保護しながら、遮蔽酸化物の除去のためのエッチストップになる。

【0065】

図７は、１０ｎｍの遮蔽酸化物と１０ｎｍの遮蔽窒化物が無い以外は、図５と同じ条件でのシミュレーション結果を示す。ここで、例えばチャネル層３０のような活性層中で、大きな値の正および負の剪断応力が見られる。遮蔽層の除去により、活性層のより深い、低い部分で剪断応力が誘起されるようになり、活性層の上部または上方部分での剪断応力の方向は、ラインの残部における方向とは異なる。本発明の所定の具体例では、方法は、更に、活性層のこの上部を除去する工程を含んでも良い。この部分は、エッチングまたは研磨（例えばＣＭＰ）により除去できる。

【0066】

任意的に、活性層の上部部分は異なる材料で置き換えても良く、即ち、下部部分の上に新しい上部部分が形成されても良い。異なる材料は、例えば、高い電子移動度および／またはホール移動度を有する高移動度のチャネル材料を含む。除去は、例えば、応力誘起層の除去後、またはもし存在するのであれば遮蔽層の除去後に行われる。

【0067】

好適には、パターニングされた遮蔽層５、５１、５２を有する応力誘起層４のマスクの境界が、活性層の上（例えばフィンの上）に形成されるが、例えばフォトリソグラフィ描画エラー（photolithography registration errors）による、小さなずれによっては実質的に影響されないことが特徴である。応力誘起層４のそれぞれの境界の、界面３２とのアライメントは、図８では図５に比較して１０ｎｍ右にずれている。

【0068】

条件は、図５と同じである。フォトリソグラフィ描画の１０ｎｍのずれにも関わらず、Ｇｅ活性層中の応力場は同じである。

【0069】

図９は、更に、単一のパターニングされない遮蔽層を用いた具体例のシミュレーション結果を示し、ここでは、遮蔽層がパターニングされないシリコン酸化物である。ここでは、単一の２０ｎｍＳｉＯ_２の遮蔽層を用いる以外は、図５で用いられたのと同じ条件である。再度、Ｇｅ層中の剪断応力の大きさは、図５の大きさと同じである。

【0070】

図１０、図１１、および図１２では、本発明の異なる具体例が記載され、ここでは、応力誘起層４と、活性層または活性領域３０との、異なる相対配向（relative orientation）と寸法が考慮される。図１０では、剪断応力が活性層３０中で最大となり、これにより応力誘起層（又は層構造）４が２つの隣接する活性層または領域３０と部分的に重なる。応力誘起層４の境界は、これにより、例えばそれぞれの活性層３の中央に配置される。

【0071】

図１１では、応力誘起層（または層構造）４は、２つの隣接する活性層または領域３０と完全に重なる。そのような重なりは、活性層３に対して非対称である。

【0072】

図１２は、更なる具体例が記載され、ここでは、応力誘起層４が、活性層の間にのみ形成され、即ち、分離または誘電体層の上にのみ形成される。

【0073】

図１０、図１１、および図１２に記載された具体例と他の具体例との共通点は、リソグラフィ、集積、および転位の低減の制限の最適化の問題である。

【0074】

当業者は、予め決められたプロセスで、適当な時間のアニール工程を行えることが理解されるであろう。これは、例えば、活性層の材料および寸法、使用される材料系、誘起される剪断応力の大きさ、およびアニールの温度に基づく。

【0075】

背景の情報は、例えば、J.R.PatelとP.E.Freelandの、“Velocities of Individual Dislocations in Germanium”, Journal of Applied Physics, 42, 3298-3303 (1971) (“PATEL”)に記載されている。

【0076】

表１は、「ＰＥＴＥＬ」のモデルとデータに基づいた。５００℃と５８０℃の温度での、ゲルマニウム中の転位速度計算を示す。ここでは、ｖ＝ｖ_０（ｔａｕ／ｔａｕ_０）^ｍが使用される。式において、ｖは転位速度、ｔａｕは消滅した応力場、ｖ_０、ｔａｕ_０、およびｍは、フィッティングパラメータである。Ｖ_０、ｔａｕ_０、およびｍの値は、温度および材料に依存する。例えば、５００℃において、ゲルマニウムに対する約１．５ＭＰａの剪断応力で、１ｎｍ／ｓの転位移動速度が達成される。同じ材料系で、５８０℃の温度では、同じ１ｎｍ／ｓの転位移動速度が、５０ｋＰａの剪断応力のみで達成できる。

【0077】

【表1】

【要約】      （修正有）

【課題】半導体デバイスの活性層から欠陥を低減する方法を提供する。
【解決手段】活性層はデバイス中の半導体の一部であり、活性層は少なくとも横方向に分離構造で規定されて、これと接続界面の手段により物理的に接続され、分離構造と活性層は共通の実質的に平坦な表面上で隣接し、共通の実質的に平坦な表面上にパターニングされた応力誘起層４を形成し、応力誘起層４は活性層中に応力場を誘起するために形成され、誘起された応力場は、活性層中に存在する欠陥に対して剪断応力となり、アニール工程を行いこれにより接続界面に向かって欠陥を移動させ、共通の実質的に平坦な表面２３からパターニングされた応力誘起層４を除去する。
【選択図】図３

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】