特許 5712624 基準電圧回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5712624

(24)【登録日】2015年3月20日

(45)【発行日】2015年5月7日

(54)【発明の名称】基準電圧回路

(51)【国際特許分類】

   G05F 3/16 20060101AFI20150416BHJP

   H03F 3/34 20060101ALI20150416BHJP

   H03F 1/30 20060101ALI20150416BHJP

【ＦＩ】

   G05F3/16

   H03F3/34 Z

   H03F1/30 B

【請求項の数】7

【全頁数】41

(21)【出願番号】特願2011-6003(P2011-6003)

(22)【出願日】2011年1月14日

(65)【公開番号】特開2011-198352(P2011-198352A)

(43)【公開日】2011年10月6日

【審査請求日】2013年12月16日

(31)【優先権主張番号】特願2010-38567(P2010-38567)

(32)【優先日】2010年2月24日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100150441

【弁理士】

【氏名又は名称】松本 洋一

(72)【発明者】

【氏名】山田 耕平

【審査官】 尾家 英樹

(56)【参考文献】

【文献】 特開２００３−２０２９２５（ＪＰ，Ａ）

【文献】 特開２００４−３１９０１１（ＪＰ，Ａ）

【文献】 特開２００９−１５３１２０（ＪＰ，Ａ）

【文献】 特開２０１０−００９４２３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／１２− ７／００

(57)【特許請求の範囲】

【請求項1】

高電圧電源に接続する電流供給回路と、
電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、
前記電源端子の電圧をクランプするクランプ回路と、
を具備し、
前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるｐチャネルＭＯＳトランジスタ、または前記基準電圧がそのベース端子に入力されるｐｎｐトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記ｐチャネルＭＯＳトランジスタが導通するために必要となるゲート・ソース間電圧、または前記ｐｎｐトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上であることを特徴とする基準電圧回路。

【請求項2】

前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有することを特徴とする請求項１に記載の基準電圧回路。

【請求項3】

前記クランプ回路の前記ｐチャネルＭＯＳトランジスタのゲートもしくは前記ｐｎｐトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力したことを特徴とする請求項２に記載の基準電圧回路。

【請求項4】

前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせることを特徴とする請求項３に記載の基準電圧回路。

【請求項5】

前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減することを特徴とする請求項４に記載の基準電圧回路。

【請求項6】

基準電圧を生成する定電圧回路およびクランプ回路を具備し、
前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、
前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、
前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされることを特徴とする基準電圧回路。

【請求項7】

前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有することを特徴とする請求項６に記載の基準電圧回路。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、基準電圧回路に関する。特に、定電圧回路から出力される基準電圧でクランプ回路を駆動し、当該定電圧回路の電源電圧を低い電圧にクランプできる機能を有する基準電圧回路に関する。

【背景技術】

【0002】

図１１は、従来の基準電圧回路の概念図である。この基準電圧回路は定電圧回路自体からなる。定電圧回路は種々あるが、その一例としてバンドギャップ定電圧回路といわれる基準電圧の温度依存性が極めて小さい回路がある。

【0003】

図１２は、バンドギャップ定電圧回路を用いた従来の基準電圧回路５００の回路図である。この基準電圧回路５００はバンドギャップ定電圧回路である定電圧回路５１そのものであり、増幅器（演算増幅器）５７と抵抗Ｒ１１、Ｒ２１、Ｒ２２とダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２で構成され、増幅器５７は低電圧電源５８で動作する。尚、図中の符号５６は接地（グランド）である。

【0004】

図１３は、図１２の増幅器５７の詳細な回路図である。この増幅器５７は３個のエンハンスメント型ＰＭＯＳＦＥＴ（ノーマリーオフ型のｐチャネルＭＯＳＦＥＴのことであり、以下単にＰＭＯＳＦＥＴと称する。）６３，６４，６５と、２個のｎｐｎトランジスタ６６，６７と、１個のバイアス電流源６８と、位相補償容量Ｃｃとで構成され、増幅器５７の出力から基準電圧Ｖｒｅｆが出力される。ＰＭＯＳＦＥＴ６３，６４はカレントミラー回路を構成する。

【0005】

図１２において、増幅器５７の出力には、抵抗Ｒ１１とダイオードＤ１１、Ｄ１２を直列接続した回路７１と、抵抗Ｒ２１、Ｒ２２とダイオードＤ２１、Ｄ２２を直列接続した回路７２を接続する。抵抗Ｒ１１とダイオードＤ１１の接続点７３は増幅器５７の＋端子（非反転入力端子）に接続し、抵抗Ｒ２１と抵抗Ｒ２２の接続点７４が増幅器５７の−端子（反転入力端子）に接続する。これらのダイオードは、図１４に示すように、コレクタをベースに接続したｎｐｎトランジスタに置き換えることもできる。

【0006】

この定電圧回路５１において、増幅器５７は、＋端子と−端子の電位を等しく（イマジナリショート）するように出力電圧を制御するため、抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２の諸元を適切な値（一例では、Ｒ１１＝Ｒ２１＝１５０ｋΩ、Ｒ２２＝１２ｋΩ、Ｄ２１とＤ２２の接合面積は、Ｄ１１とＤ１２の接合面積の５倍）に調整することにより、定電圧回路５１の出力端子５４から出力される基準電圧Ｖｒｅｆは、電源電圧や温度に依存しない一定の電圧になる。

【0007】

また、特許文献１では、高電圧電源との間にクランプ回路（高耐圧ｎチャネルＭＯＳトランジスタ）を設けることにより、低電圧製造工程増幅器を使用できるようにした図１５にす示すような電圧電流転換回路が開示されている。この電圧電流転換回路は、クランプ電圧で制御される高耐圧ｎチャネルＭＯＳＦＥＴ、低電圧製造工程増幅器、当該低電圧製造工程増幅器で駆動される低耐圧ｎチャネルＭＯＳＦＥＴおよび電気抵抗で構成される。この構成により、この電圧電流転換回路は高耐圧が要求される回路（例えば、ＬＥＤディスプレーユニット回路など）に直接適用することが可能となり、製造コストを低減させることができる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００９−２１３０９８号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

前記した図１２の基準電圧回路５００は低電圧で動作するために、図１３に示す増幅器５７を構成するＰＭＯＳＦＥＴ６３，６４，６５やｎｐｎトランジスタ６６，６７は低耐圧素子でよい。

【0010】

しかし、高電圧電源５で基準電圧回路を直接動作させようとすると、図１６の高耐圧の基準電圧回路５００ａで示すように、高耐圧化した増幅器５７ａが必要となる。高耐圧化した増幅器５７ａは、高耐圧のＰＭＯＳＦＥＴ６３ａ，６４ａ，６５ａと高耐圧のｎｐｎトランジスタ６６ａ，６７ａおよび高耐圧の位相補償容量Ｃｃｈにより構成されている。このように高耐圧部品を用いると増幅器５７ａを半導体装置として半導体基板に集積するときの面積（以下、単に面積という。）が大きくなり、基準電圧回路の製造コストが増大する。

【0011】

また、高電圧電源５に抵抗とツェナーダイオードを用いたクランプ回路を直列に接続して低電圧電源５８を生成すれば低耐圧の基準電圧回路５００をそのまま用いることができるが、適切なブレークダウン電圧を有するツェナーダイオードが必要となる。また、ツェナーダイオードのブレークダウン電圧は温度依存性を有するため、低電圧電源５８の電圧Ｖｃｃが温度に依存して変動することになる。ツェナーダイオードの代わりに、ダイオードの順方向接合やゲートとドレイン端子を接続したＭＯＳＦＥＴを必要な段数だけ直列接続した場合には、電源電圧Ｖｃｃの温度依存性はさらに大きくなることがある。増幅器５７の電源電圧変動除去性能は有限であるため、電源電圧Ｖｃｃが変動すると、基準電圧回路５００から出力される基準電圧Ｖｒｅｆの変動となる。さらに、増幅器５７の耐圧と最低動作電圧が近く、クランプ電圧範囲が限定される場合には、設計そのものが困難となる。

【0012】

また、特許文献１の電圧電流転換回路では、高耐圧ｎチャネルＭＯＳＦＥＴのゲート端子に入力される”クランプ電圧”（これは通常の意味でのクランプ電圧ではなく、通常の意味でのクランプ電圧を指示する電圧である。）を生成する回路が別途必要になり、そのコストや温度特性が問題になる。さらに、高耐圧ｎチャネルＭＯＳＦＥＴで”クランプ電圧”に対するソースフォロア回路を構成し、このソースフォロア回路の出力電圧（これが通常の意味でのクランプ電圧となる。）を高耐圧ｎチャネルＭＯＳＦＥＴのソース端子に接続されている低耐圧回路の電源電圧とすることから、”クランプ電圧”は低耐圧回路の電源電圧より高くなけれならない（ゲート端子に印加される”クランプ電圧”≧低耐圧回路の電源電圧＋高耐圧ｎチャネルＭＯＳＦＥＴの閾値電圧）。従い、ゲート端子に印加される”クランプ電圧”を高耐圧ｎチャネルＭＯＳＦＥＴのソース端子に接続されている低耐圧回路だけでは生成することはできず、当該低耐圧回路の電源電圧以上の電圧を生成する何らかの回路を設けることが不可避となってしまう。

【0013】

この発明の目的は、前記の課題を解決して、高電圧電源（例えば、６Ｖ以上の電源）に接続される基準電圧回路であって、当該基準電圧回路が生成する基準電圧より高くて温度変化に対して電圧変動の小さい高精度のクランプ電圧を電源電圧とするとともに、当該クランプ電圧を小規模な回路で実現する基準電圧回路を提供することにある。さらに、必要とされる高耐圧素子数もしくは基準電圧回路の消費電流を抑制することを目的とする。

【課題を解決するための手段】

【0014】

前記の目的を達成するために、特許請求の範囲の請求項１に記載の発明によれば、高電圧電源に接続する電流供給回路と、電源端子を介して前記電流供給回路からプルアップ電流が供給されて基準電圧を生成する定電圧回路と、前記電源端子の電圧をクランプするクランプ回路と、を具備し、前記クランプ回路は、前記基準電圧がそのゲート端子に入力されるｐチャネルＭＯＳトランジスタ、または前記基準電圧がそのベース端子に入力されるｐｎｐトランジスタを具備し、前記電源端子の電圧がクランプされるクランプ電圧が、前記定電圧回路から出力される基準電圧と、前記ｐチャネルＭＯＳトランジスタが導通するために必要となるゲート・ソース間電圧、または前記ｐｎｐトランジスタが導通するために必要となるベース・エミッタ間電圧の和以上である基準電圧回路とする。

【0016】

また、特許請求の範囲の請求項２記載の発明によれば、請求項１に記載の発明において、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器と、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。

【0017】

また、特許請求の範囲の請求項３記載の発明によれば、請求項２に記載の発明において、前記クランプ回路の前記ｐチャネルＭＯＳトランジスタのゲートもしくは前記ｐｎｐトランジスタのベースに、前記基準電圧の代わりに、前記差動増幅器の出力電圧を入力した基準電圧回路とする。

【0018】

また、特許請求の範囲の請求項４記載の発明によれば、請求項３に記載の発明において、前記バッファ回路は、前記高電圧電源から前記基準電圧回路コアへ電流を供給し、かつ、前記クランプ回路は、前記プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせる基準電圧回路とする。

【0019】

また、特許請求の範囲の請求項５記載の発明によれば、請求項４に記載の発明において、前記プルアップ電流は、前記基準電圧回路コアの消費電流の増減に対応して増減する基準電圧回路とする。

【0020】

また、特許請求の範囲の請求項６記載の発明によれば、基準電圧を生成する定電圧回路およびクランプ回路を具備し、前記定電圧回路は、第一の抵抗と第一の非線形素子の直列回路と、第二の抵抗と第三の抵抗と第二の非線形素子の直列回路とを並列に接続した基準電圧回路コアと、前記第一の非線形素子に掛かる電圧と、前記第二の非線形素子と前記第三の抵抗に掛かる合計電圧との差を増幅する差動増幅器を有し、前記クランプ回路は、プルアップ電流から前記差動増幅器に流れる電流を差し引いた余剰電流を前記基準電圧回路コアへとバイパスさせ、前記定電圧回路の電源電圧が、前記基準電圧に基づき駆動される前記クランプ回路によって前記基準電圧よりも高いクランプ電圧にクランプされる基準電圧回路とする。

【0022】

また、特許請求の範囲の請求項７記載の発明によれば、請求項６に記載の発明において、前記定電圧回路は、前記差動増幅器の出力電圧に基づいて、前記基準電圧回路コアへと電流を供給するバッファ回路とを有する基準電圧回路とする。

【発明の効果】

【0023】

本発明によれば、クランプ回路を設けることで、供給電圧が高い場合（高電圧電源の場合）でもクランプ電圧に抑えられた電圧を定電圧回路の全てもしく大部分の電源電圧とすることができる。そして、クランプ電圧を決める電圧を定電圧回路から出力される基準電圧とすることで、クランプ電圧を生成する特別な回路を設ける必要がなくなる。その結果、当該基準電圧より高くて電圧変動の小さいクランプ電圧を電源電圧とする、回路規模すなわち回路面積が小さな低コストの基準電圧回路を提供することができる。特に、基準電圧と定電圧回路の電源電圧が近く、クランプ回路を構成するトランジスタの段数が少ない場合には、電源電圧（＝クランプ電圧）の特性が基準電圧の特性により近くなり、温度変化に対して電圧変動が小さく高精度のクランプ電圧が得られるため、基準電圧の温度変動を小さくできる。

【0024】

また、クランプ電圧の精度を高めることで、基準電圧回路の電源電圧の変動が基準電圧に与える影響を最小限に抑制できて、低消費電流で電源電圧変動の小さな基準電圧回路が構成できる。

【0025】

また、定電圧回路の全てがクランプ電圧を電源電圧とする構成とすることにより、定電圧回路の増幅器を低耐圧素子で構成でき、必要とされる高耐圧素子の数を抑制できるので、増幅器の回路面積を縮小化できて、基準電圧回路の低コスト化を図ることができる。

【0026】

また、クランプ回路の電流を基準電圧回路コアに供給する構成とすることにより、基準電圧回路の消費電流を抑制することができる。

【図面の簡単な説明】

【0027】

【図1】この発明の基準電圧回路１００の概念図である。

【図2】この発明の第１実施例の基準電圧回路１００の回路図である。

【図3】図２の電流供給回路の回路図である。

【図4】図２の増幅器の回路図である。

【図5】ＰＭＯＳＦＥＴ９のソース電流とゲート・ソース間電圧の関係を示す図である。

【図6】この発明の第２実施例の基準電圧回路２００の回路図である。

【図7】図６の増幅器７ａの回路図である。

【図8】２段のｐｎｐトランジスタのエミッタ電流とベース・エミッタ間電圧の関係を示す図である。

【図9】この発明の第３実施例の基準電圧回路３００の回路図である。

【図10】この発明の第４実施例の基準電圧回路４００の回路図である。

【図11】従来の基準電圧回路５００の概念図である。

【図12】従来の基準電圧回路５００の回路図である。

【図13】図１２の増幅器の詳細な回路図である。

【図14】ｐｎｐトランジスタのｐｎダイオードへの置き換えを説明した図である。

【図15】特許文献１で開示された回路構成図である。

【図16】高耐圧化された定電圧回路の回路図である。

【図17】この発明の第５実施例の基準電圧回路６００の要部ブロック図である。

【図18】第５実施例の基準電圧回路６００の具体的な回路図の一部（左側）である。

【図19】第５実施例の基準電圧回路６００の具体的な回路図の一部（中央）である。

【図20】第５実施例の基準電圧回路６００の具体的な回路図の一部（右側）である。

【図21】この発明の第６実施例の基準電圧回路７００の要部ブロック図である。

【図22】第６実施例の基準電圧回路７００の具体的な回路図の一部（左側）である。

【図23】第６実施例の基準電圧回路７００の具体的な回路図の一部（中央）である。

【図24】第６実施例の基準電圧回路７００の具体的な回路図の一部（右側）である。

【発明を実施するための形態】

【0028】

実施の形態を以下の実施例で説明する。

【実施例1】

【0029】

図１はこの発明の基準電圧回路の概念図である。この基準電圧回路は高電圧電源で駆動できる基準電圧回路であり、電流供給回路（電流源）、定電圧回路およびクランプ回路で構成される。

【0030】

図２〜図４は、この発明の第１実施例の基準電圧回路１００の構成を示すものであり、図２は全体の回路図、図３は図２の電流供給回路の回路図、図４は図２の増幅器の回路図である。この基準電圧回路１００は、図２に示すように電流供給回路３、定電圧回路１およびクランプ回路２で構成される。

【0031】

図２において、高電圧電源５に電流供給回路３が接続し、この電流供給回路３に定電圧回路１の電源端子８が接続する。この電源端子８にはクランプ回路２にも接続している。図中の符号６は接地（グランド）である。

【0032】

定電圧回路１は図１２に示す従来の基準電圧回路５００（＝定電圧回路５１）と同じで電源は電源端子８の低電圧の端子電圧であり、増幅器７と抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２で構成される。これらのダイオードは図１４で示すようにｎｐｎトランジスタを用いてもよい。

【0033】

クランプ回路２は一つのＰＭＯＳＦＥＴ９で構成され、ＰＭＯＳＦＥＴ９のゲート端子Ｇは定電圧回路１の出力端子４に接続し、ＰＭＯＳＦＥＴ９のソース端子Ｓは電源端子８に接続する。

【0034】

図３において、電流供給回路３は電流ミラー回路を構成する２個の高耐圧ＰＭＯＳＦＥＴ１０，１１とプルアップ電流Ｉｐｕの値を制御するＪ−ＦＥＴ１２（接合型電圧効果トランジスタ）で構成される。なお、電流供給回路３は、高電圧電源５と電源端子８の間に、単に抵抗を接続することでも実現可能であるが、図３の回路構成にした場合、ＩｐｕはＪ−ＦＥＴ１２により設定される一定電流であり高電圧電源５の電源電圧Ｖｃｃｈに依存しない点で優れている。またＩｐｕは定電圧回路１に流れる電流Ｉｏとクランプ回路２に流れる電流Ｉ１の和と等しい。ここで、Ｉｐｕは、定電圧回路１の消費電流を考慮し、これよりも十分に大きな値とする必要がある。

【0035】

図４に示す増幅器７の構成は、低電圧で駆動される従来の増幅器５７と同じ構成であり、３個のＰＭＯＳＦＥＴ１３，１４，１５と２個のｎｐｎトランジスタ１６，１７と１個のバイアス電流源１８、および回路発振を防止するための位相補償容量Ｃｃで構成される。増幅器７の出力は定電圧回路１の出力端子４に接続し基準電圧Ｖｒｅｆを出力する。この構成では、増幅器７の電圧利得が大きくなるため、回路の発振を防ぐために、通常、このように位相補償容量Ｃｃが付加される。

【0036】

図２に示す基準電圧回路１００において、図１２に示す従来の基準電圧回路５００との構成の違いは、１０Ｖ〜３０Ｖの高電圧電源５と定電圧回路１の電源端子８の間に電流供給回路３が接続され、電源端子８に定電圧回路１とクランプ回路２が接続され、電流供給回路３からプルアップ電流Ｉｐｕが定電圧回路１とクランプ回路２に供給されている点である。

【0037】

クランプ回路２は基準電圧Ｖｒｅｆを入力とするソースフォロア回路であり、電源端子８の電圧（電源電圧Ｖｃｃ）は、クランプ回路２により、ＰＭＯＳＦＥＴ９のゲート・ソース間電圧Ｖ_ＧＳであるレベルシフト電圧Ｖｌｓｍと基準電圧Ｖｒｅｆとの和の電圧にクランプされる。レベルシフト電圧Ｖｌｓｍは、図５に示すようにＰＭＯＳＦＥＴ９にＩ１が流れたときのゲート・ソース間電圧Ｖ_ＧＳである。この電圧Ｖ_ＧＳは、ＰＭＯＳＦＥＴ９のしきい値電圧Ｖｇｔｈを電流Ｉ１を流すのに必要なオーバードライブ電圧分だけ超過した電圧となる。

【0038】

定電圧回路１を動作させるための電源電圧Ｖｃｃを得るためには、電源端子８の電圧Ｖｃｃを所定の範囲の電圧にする必要があり、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの差が大きい場合には、クランプ回路２を構成するトランジスタの段数を増やしてレベルシフト電圧を高める方策が必要となる（ただし、段数が多くなると、トランジスタの温度特性によりクランプ電圧の温度依存性が大きくなるので、定電圧回路１が動作する最小の電源電圧Ｖｃｃになるように段数を選定するのが好ましい）。本実施例１では、増幅器７がＶｒｅｆ＋Ｖｌｓｍの電源電圧で正常に動作する構成であるため、ＰＭＯＳＦＥＴ９のみでクランプ回路を構成している。

【0039】

ここで、この発明の基準電圧回路１００の動作について説明する。高電圧電源Ｖｃｃｈから電流供給回路３を介して定電圧回路２の電源端子８に電圧Ｖｃｃが印加される。この電圧Ｖｃｃはクランプ回路２にも印加される。定電圧回路１が動作を開始し、定電圧回路１にＩｏが流れ、定電圧回路１の出力端子４から基準電圧Ｖｒｅｆが出力される。この基準電圧ＶｒｅｆをＰＭＯＳＦＥＴ９のゲート端子Ｇに与える。この基準電圧Ｖｒｅｆは定電圧回路１を構成する増幅器７と抵抗Ｒ１１、Ｒ２１、Ｒ２２、および、ダイオードＤ１１、Ｄ１２、Ｄ２１、Ｄ２２により決定される。

【0040】

ＰＭＯＳＦＥＴ９のゲート端子Ｇに基準電圧Ｖｒｅｆが印加されると、電源電圧Ｖｃｃと基準電圧Ｖｒｅｆの差がＰＭＯＳＦＥＴ９のゲート端子ＧとソースＳ間にゲート・ソース間電圧Ｖ_ＧＳとして印加されて、ＰＭＯＳＦＥＴ９が導通を開始しＩ１が流れる。ここで、Ｉ１とＩｏの和はＪ−ＦＥＴ１２で制御されたプルアップ電流Ｉｐｕになる。

【0041】

ＰＭＯＳＦＥＴ９が導通を開始すると、クランプ回路２はソースフォロアとして動作し、上述のようにＰＭＯＳＦＥＴ９のゲート・ソース間電圧Ｖ_ＧＳはＰＭＯＳＦＥＴ９のしきい値電圧ＶｇｔｈとＩ１＝Ｉｐｕ−Ｉ０を流すためのオーバードライブ電圧の和となる。そして、この和の電圧がレベルシフト電圧Ｖｌｓｍとなり、ＰＭＯＳＦＥＴ９のしきい値電圧Ｖｇｔｈ，ＩｐｕおよびＩ０が一定の値であるので、レベルシフト電圧Ｖｌｓｍも一定の電圧となる。

【0042】

クランプ電圧Ｖｓは基準電圧ＶｒｅｆとＶｌｓｍの和であるので、クランプ電圧Ｖｓも高電圧電源５の電圧Ｖｃｃｈに依存しない一定の電圧になる。そして、定電圧回路１の電源電圧Ｖｃｃはこのクランプ電圧Ｖｓでクランプされ、高電圧電源５の電圧Ｖｃｃｈに依存しない。

【0043】

この基準電圧回路１００では、電流供給回路３を構成する素子に高耐圧素子が必要となるが、定電圧回路１とクランプ回路２は低耐圧素子で構成できるので、定電圧回路１に高耐圧素子を用いて高電圧駆動できる基準電圧回路にした場合に比べると、回路面積を小さくできる。 例えば、定電圧回路１に高耐圧素子を用いたときには、３個のＰＭＯＳＦＥＴ１３，１４，１５と２個のｐｎｐトランジスタ１６，１７の５個を高耐圧素子にして、さらに位相補償容量Ｃｃも高耐圧化しなければならない。一方、電流供給回路３では、２個のＰＭＯＳＦＥＴ１０，１１と１個のＪ−ＦＥＴ１２で３個の高耐圧素子で済み、回路面積を半減することができる。

【0044】

前記したように、電流供給回路３とクランプ回路２を従来の定電圧回路５１に付加することにより、高電圧電源５で駆動でき、電圧変動が小さく、回路面積が縮小化できて製造コストの低減が図れる基準電圧回路１００を提供することができる。

【0045】

つぎに、図２の定電圧回路１およびクランプ回路２のそれぞれの回路構成が異なる場合の基準電圧回路２００〜４００について、以下の実施例で説明する。

【実施例2】

【0046】

図６および図７は、この発明の第２実施例の基準電圧回路２００の構成であり、図６は全体の回路図、図７は図６の増幅器の回路図である。
図２、図４との違いは、クランプ回路２ａの回路構成（ＰＭＯＳＦＥＴ９ａのゲートとドレインが短絡され、そのドレインに２段のｐｎｐトランジスタ１９が接続し、２段のｐｎｐトランジスタ１９のゲートが定電圧回路１ａの出力端子４に接続している点。なお、２段のｐｎｐトランジスタ１９はエミッタフォロア回路を構成している。）、および、増幅器７ａの回路構成（増幅器７におけるＰＭＯＳＦＥＴ１５で構成されたソース接地増幅段を、ダーリントン接続されたｎｐｎトランジスタ２１，２２によるエミッタフォロアに変更し、位相補償容量Ｃｃを不要にした点。）であり、定電圧回路の動作原理は同様である。ここで、クランプ回路２ａの回路構成の変更は、増幅器７から増幅器７ａへの回路構成変更に伴い、要求される電源電圧Ｖｃｃが増加したことに対応するためのものである。なお、図６の回路構成にすることにより、出力端子４に接続する図示しない負荷に大きな電流が流れる場合であっても、図２の場合と比べ、基準電圧Ｖｒｅｆの電圧変動を小さく抑えることできる。

【0047】

クランプ回路２ａにおいて、レベルシフト電圧ＶｌｓはＰＭＯＳＦＥＴ９ａにＩ１が流れたときのレベルシフト電圧Ｖｌｓｍ（＝ＰＭＯＳＦＥＴ９ａのゲート・ソース間電圧Ｖ_ＧＳ）と２段のｐｎｐトランジスタ１９にＩ１が流れたときのレベルシフト電圧Ｖｌｓｂ（＝２段のｐｎｐトランジスタのベース・エミッタ間電圧Ｖ_ＢＥ）の和となる。

【0048】

図８は、２段のｐｎｐトランジスタ１９のエミッタ電流とベース・エミッタ間電圧の関係を示す図である。
２段のｐｎｐトランジスタ１９のベース・エミッタ間電圧Ｖ_ＢＥは、２段のｐｎｐトランジスタ１９に流れたＩ１で２段のｐ_Ｅｎ_Ｂ接合に生じた順電圧降下であり、これが２段のｐｎｐトランジスタ１９からなるエミッタフォロア回路によるレベルシフト電圧Ｖｌｓｂとなる。

【0049】

従って、クランプ電圧Ｖｓは、定電圧回路１ａから出力される基準電圧ＶｒｅｆとＰＭＯＳＦＥＴ９ａにＩ１が流れたときのゲート・ソース間電圧（レベルシフト電圧Ｖｌｓｍ）および２段のｐｎｐトランジスタのベース・エミッタ間電圧（レベルシフト電圧Ｖｌｓｂ）で決まる電圧である。このクランプ電圧Ｖｓで定電流回路１ａの電源電圧Ｖｃｃはクランプされ一定電圧となる。

【0050】

この定電圧回路１ａを電流供給回路３を介さないで直接高電圧電源５で駆動しようとすると、増幅器７ａを構成している２個のＰＭＯＳＦＥＴ１３、１４と４個のｐｎｐトランジスタ１６、１７、２１、２２を全て高耐圧素子にしなければならない。本発明の基準電圧回路２００を適用することで、これらの６個の素子は低耐圧素子でよくなり、回路面積を半減することができる。

【実施例3】

【0051】

図９は、この発明の第３実施例の基準電圧回路３００の回路図である。この定電圧回路１ｂは３個のＰＭＯＳＦＥＴ２３，２４，２５と２個のＮＭＯＳＦＥＴ２６，２７と抵抗Ｒ４１、Ｒ５１、および、ダイオードＤ３１、Ｄ３２、Ｄ４１、Ｄ４２、Ｄ５１、Ｄ５２で構成されている。

【0052】

ここでは、説明を簡単にするため、ＰＭＯＳＦＥＴ２３，２４，２５、および、ＮＭＯＳＦＥＴ２６，２７のサイズは、それぞれ等しいものとする。そのため、ミラー回路を構成するＰＭＯＳＦＥＴ２３，２４、２５には等しい電流が流れる。この電流値は、ＮＭＯＳＦＥＴ２６，２７のソース電位、すなわち、Ｄ３１、Ｄ３２の直列接続回路に掛かる電圧と、Ｒ４１、Ｄ４１、Ｄ４２の直列接続回路に掛かる電圧が等しくなるような値に制御される。さらに、ＰＭＯＳＦＥＴ２５から出力される電流が、Ｒ５１、Ｄ５１、Ｄ５２の直列接続回路に流れ、基準電圧Ｖｒｅｆを生成する。ここで、抵抗Ｒ４１、Ｒ５１、および、ダイオードＤ３１、Ｄ３２、Ｄ４１、Ｄ４２、Ｄ５１、Ｄ５２の諸元を適切な値（一例では、Ｒ４１＝１２ｋΩ、Ｒ５１＝１５０ｋΩ、Ｄ４１とＤ４２の接合面積は、Ｄ３１、Ｄ３２、Ｄ５１、Ｄ５２の接合面積の５倍）に調整することにより、定電圧回路１bの出力端子４から出力される基準電圧Ｖｒｅｆは、電源電圧や温度に依存しない一定の電圧になる。

【0053】

定電圧回路１ｂは、Ｖｒｅｆ＋Ｖｌｓｍの電源電圧で十分に動作可能であるため、これに対応するクランプ回路２は１個のＰＭＯＳＦＥＴ９で構成され図２の場合と同じにしてある。

【0054】

この場合もクランプ回路２により定電圧電源１ｂの電源電圧Ｖｃｃはクランプ電圧Ｖｓ（＝Ｖｒｅｆ＋Ｖｌｓｍ）にクランプされる。

【実施例4】

【0055】

図１０は、この発明の第４実施例の基準電圧回路４００の回路図である。この定電圧回路１ｃは１個のデプレッション型ＮＭＯＳＦＥＴ（ノーマリーオン型ｎチャネルＭＯＳＦＥＴ）２８と１個のエンハンスメント型ＮＭＯＳＦＥＴ２９で構成されている。ここで、ゲートとソースが接続されてゲート・ソース間電圧Ｖ_ＧＳがゼロとなっているデプレッション型ＮＭＯＳＦＥＴ２８は定電流源として動作し、エンハンスメント型ＮＭＯＳＦＥＴ２９はこの電流を基準電圧に変換する負荷として動作する。両者の温度依存性が打ち消し合うように、サイズを調整することにより、温度依存性の小さな定電圧を得ることができる。

【0056】

定電圧回路１cは、Ｖｒｅｆ＋Ｖｌｓｍの電源電圧で十分に動作可能であるため、これに対応するクランプ回路２は１個のＰＭＯＳＦＥＴ９で構成され図２の場合と同じにしてある。

【0057】

この場合もクランプ回路２により定電圧電源１ｃの電源電圧Ｖｃｃはクランプ電圧Ｖｓ（＝Ｖｒｅｆ＋Ｖｌｓｍ）にクランプされる。
上述の各実施例で、クランプ回路２はＰＭＯＳＦＥＴ９を使うものとしたが、ＰＭＯＳＦＥＴ９をエミッタ端子が電源端子８に接続されるｐｎｐトランジスタに置き換えてもよい。その場合、クランプ回路２におけるレベルシフト量Ｖｌｓｍは当該ｐｎｐトランジスタのエミッタ・ベース間電圧になる。さらに、当該ｐｎｐトランジスタはダーリントントランジスタであってもよいし、電源端子８とｐｎｐトランジスタのエミッタ端子の間にダイオードやゲートとドレインが短絡されたＰＭＯＳＦＥＴを接続するようにしてもよい。

【0058】

また、クランプ回路２ａについては、２段のｐｎｐトランジスタをＰＭＯＳＦＥＴに置き換えてもよい。その場合、ゲートとドレインが短絡されたＰＭＯＳＦＥＴを１つではなく複数直列接続して、トータルのレベルシフト量を確保するようにすればよい。さらに、ゲートとドレインが短絡されたＰＭＯＳＦＥＴをダイオードに置き換えてもよい。

【実施例5】

【0059】

図１７および図１８〜図２０は、この発明の第５実施例の基準電圧回路の構成図であり、図１７は要部ブロック図を、図１８〜図２０は基準電圧回路６００の具体的な回路図をそれぞれ示すものである。図１８〜図２０と図６の違いは、ダイオードＤ１１，Ｄ１２、Ｄ２１，Ｄ２２をベース端子とコレクタ端子を短絡させたｎｐｎトランジスタＱ０８，Ｑ０９，Ｑ１０，Ｑ１１に変更した点、図６で示していない起動回路３２を示した点、電流供給回路３１の具体的な回路（カレントミラー回路Ａ（３７）とＪＦＥＴ３８）を示した点、および、クランプ回路２aをクランプ回路３６の構成に変更した点である。

【0060】

図１７では、図６の増幅器７ａを差動増幅器３３とバッファ回路３４に分割して示している。ここでは、差動増幅器３３の消費電流をIａ、バッファ回路３４の消費電流をIｂで示しており、本実施例においては、IａとIｂの和が図６のIoに相当する。また、図１９に示す差動増幅器３３の電源端子８ａ（電圧Ｖｃｃａ）、図２０に示すバッファ回路３４の電源端子８ｂ（電圧をＶｃｃｂ）は共通になっており、これらが図６の定電圧回路の電源端子８（の一部）に相当する。また、図１７では、図６の定電圧回路１ａの抵抗Ｒ１１，Ｒ２１，Ｒ２２と、ダイオードＤ１１，Ｄ１２、Ｄ２１，Ｄ２２に相当する部分をまとめて、基準電圧回路コア３５として示している。

【0061】

尚、図１８〜図２０は、基準電圧回路６００を３分割した回路であり、図１８が左側の回路図、図１９は中央の回路図、図２０は右側の回路図である。それぞれの図において、矢印の先に付した記号（アルファベット）同士が互いに接続する。

【0062】

図１８において、カレントミラー回路Ａ３７はｐチャネルＭＯＳＦＥＴであるＭ０１，Ｍ０２，Ｍ０３で構成される。また、電流供給回路３１は、カレントミラー回路Ａ３７のＭ０１，Ｍ０３およびＪＦＥＴ３８（接合型電界効果トランジスタ）で構成され、従来は図示されていない起動回路３２が図示されている。

【0063】

図１９において、差動増幅器３３はｐチャネルＭＯＳＦＥＴであるＭ０４、Ｍ０５、ｎｐｎトランジスタであるＱ０３，Ｑ０４，Ｑ０５で構成される。このＭ０４、Ｍ０５、Ｑ０３，Ｑ０４，Ｑ０５は図７中の符号の１３，１４，１６，１７，１８にそれぞれ対応する。

【0064】

図２０において、バッファ回路３４はダーリントン接続されたｎｐｎトランジスタＱ０６，Ｑ０７で構成され、図７中の符号の２１，２２に対応する。
基準電圧回路コア３５は、基準電圧回路６００の出力電圧を決定する部分であり、抵抗Ｒ１１，Ｒ２１，Ｒ２２とベース端子とコレクタ端子が短絡されたｎｐｎトランジスタであるＱ０８，Ｑ０９、Ｑ１０，Ｑ１１で構成され、Ｑ０８，Ｑ０９、Ｑ１０，Ｑ１１は図６のＤ１１，Ｄ１２、Ｄ２１，Ｄ２２にそれぞれ対応する。

【0065】

クランプ回路３６は、差動増幅器３３の出力にゲート端子を接続したｐチャネルＭＯＳＦＥＴであるＭ０６のみで構成されている。Ｍ０６のドレイン端子は定電圧回路の電源端子（すなわち、差動増幅器３３およびバッファ回路３４の電源端子８ａ、８ｂ）に接続され、Ｍ０６のソース端子は接地端子に接続されている。

【0066】

図１８において、ＪＦＥＴ３８のゲートは図示しないが、ゲートはＧＮＤと接続して定電圧であるため、ＪＦＥＴ３８のソース・ドレイン電圧が変化しても流れる電流はほぼ一定であり、定電流素子として機能させている。

【0067】

起動回路３２の役割は、差動増幅器３３を構成するＱ０３，Ｑ０４、Ｑ０５に電流が流れず、基準電圧Ｖｒｅｆが低い状態で静定することを防止することである。このような状態では、Ｑ０２に電流が流れていないため、Ｍ０２のドレイン電流は、Ｑ０１のベース端子を持ち上げ、Ｑ０１に電流を流し込もうとする。Ｑ０１に電流が流れるとその電流がＱ０６のベースに注入され、その結果、Ｑ０６、Ｑ０７を介して基準電圧回路コア３５に電流が供給されてＶｒｅｆが上昇し、これと同時に、Ｑ０２もベース電位が上昇し、コレクタ電流が流れる。

【0068】

Ｑ０２のコレクタ電流がＭ０２のドレイン電流を超えると、Ｑ０１のベース電位が低下し、Ｑ０１は遮断される（この時点で、Ｖｒｅｆは差動増幅器３３で制御されている）。
ｎチャネルＭＯＳＦＥＴであるＭ０７は、Ｑ０２のコレクタ電位が低下し、飽和領域に入ることを防止する目的で設けられている（Ｑ０２が飽和領域で動作すると、Ｑ０２のベース電流が増加することで、Ｖｒｅｆに影響を与えるため）。これにより、Ｑ０２のコレクタ電流のうち、Ｍ０２のドレイン電流を除く電流がＭ０７を介して供給され、Ｑ０２のコレクタ電位の低下を、Ｖｒｅｆ−Ｖｇｓ７（Ｖｇｓ７：Ｍ０７に該電流を流すために必要なゲート―ソース間電圧）に抑えるため、Ｑ０２のコレクタ−エミッタ間電圧Ｖｃｅ２の飽和を防止することができる。

【0069】

図１７および図１８〜図２０において、基準電圧回路コア３５は、抵抗Ｒ１１と非線形素子であるｎｐｎトランジスタのＱ０８，Ｑ０９の直列回路および抵抗Ｒ２１，Ｒ２２と非線形素子であるｎｐｎトランジスタのＱ１０、Ｑ１１の直列回路によって構成されている。差動増幅器３３は、ｎｐｎトランジスタであるＱ０３、Ｑ０４、Ｑ０５およびｐチャネルＭＯＳＦＥＴであるＭ０４、Ｍ０５で構成されている。差動増幅器３３は、ｎｐｎトランジスタであるＱ０６、Ｑ０７のエミッタフォロアで構成されたバッファ回路３４を介して、基準電圧回路コア３５のＶ１とＶ２が等しくなる（Ｖ１とＶ２が仮想短絡される）動作点に基準電圧回路の出力電圧（基準電圧Ｖｒｅｆ）を制御する。基準電圧Ｖｒｅｆは、基準電圧回路コア３５に使用する抵抗の抵抗値およびｎｐｎトランジスタの面積のみで決まり、これらの値を適切に調整することにより、基準電圧Ｖｒｅｆの温度変化を小さくすることができる。

【0070】

ここで、差動増幅器３３およびバッファ回路３４の電源は、ＪＦＥＴ３８およびカレントミラー回路Ａ３７（ＰチャネルＭＯＳＦＥＴであるＭ０１、Ｍ０２、Ｍ０３により構成）からなる電流供給回路３１と、ｐチャネルＭＯＳＦＥＴであるＭ０６からなるクランプ回路３６によって構成される。

【0071】

クランプ回路３６は、電流供給回路３１が供給するプルアップ電流Ｉｐｕのうち、差動増幅器３３およびバッファ回路３４で消費されない余分な余剰電流を引き抜くことで、差動増幅器３３の電源電圧を（高電圧ではない）概ね一定値に維持する。このため、差動増幅器３３は、高耐圧素子を使用せずに構成可能となり、回路面積を削減することができる。さらに、基準電圧回路６００の高電圧電源５の電圧Ｖｃｃｈが変化しても、差動増幅器３３の電源端子８ａの電圧Ｖｃｃａは変化しないため、基準電圧Ｖｒｅｆの電源電圧（Ｖｃｃｈ）依存性を小さくできる。

【0072】

尚、クランプ回路３６では、差動増幅器３３の出力電圧Ｖａｏが基準電圧Ｖｒｅｆに対してバッファ回路３４を構成するｎｐｎトランジスタＱ０６，Ｑ０７のベース―エミッタ間電圧の和だけ高い電圧となることを利用し、図６のクランプ回路２ａの構成に比べて、ｐｎｐトランジスタ（１９）を２つ削減している（本実施例のように、クランプ回路を基準電圧を直接用いて動作させるだけでなく、基準電圧と相関のある電圧を用いて動作させることも、本発明の範疇に含まれる）。

【0073】

基準電圧回路６００では、プルアップ電流ＩｐｕはＪＦＥＴ３８によって生成されている。基準電圧回路コア３５が必要とする電流Ｉｒが正の温度特性を有するのに対して、ＪＦＥＴ３８の電流は負の温度特性を有し、さらに、ＪＦＥＴ３８の製造プロセスばらつきも比較的大きいため、この基準電圧回路６００では設計時に注意が必要になる。

【0074】

そのため、基準電圧回路６００では、プルアップ電流Ｉｐｕの値は、温度やプロセス変動によるマージンを見込んで、差動増幅器３３とバッファ回路３４の消費電流の合計（Ｉａ＋Ｉｂ）よりも十分に大きな値とする必要がある。一方、余った余剰電流は、クランプ回路３６を介してＧＮＤへと捨てているため、消費電流が増えてしまう。これを解決する方策をつぎの実施例６で説明する。

【実施例6】

【0075】

図２１および図２２〜図２４は、この発明の第６実施例の基準電圧回路の構成図であり、図２１は基準電圧回路７００の要部ブロック図を、図２２〜図２４は基準電圧回路７００の具体的な回路図をそれぞれ示すものである。尚、図２２〜図２４は、基準電圧回路７００を３分割した回路であり、図２２が左側の回路図、図２３は中央の回路図、図２４は右側の回路図である。それぞれの図において、矢印の先に付した記号（アルファベット）同士が互いに接続する。

【0076】

図２１〜図２４の基準電圧回路７００と図１７〜図２０の基準電圧回路５００との違いは、クランプ回路４６の構成およびバッファ回路４４の電源端子８ｂが直接、高電圧電源５に接続している点と、基準電圧回路コア４５に流れる電流Ｉｒに応じてプルアップ電流Ｉｐｕを生成するカレントミラー回路Ｂ（４７ｂ）が追加されている点である。また、電流供給回路４１はカレントミラー回路Ａ（４７ａ），カレントミラー回路Ｂ（４７ｂ）およびＪＦＥＴ４８により構成されている。

【0077】

図２４において、クランプ回路４６は、差動増幅器４３の出力Ｖａｏをゲート端子に接続したｐチャネルＭＯＳＦＥＴであるＭ１１のみで構成されており、そのドレイン端子およびソース端子は、差動増幅器４３の電源８ａと基準電圧回路の出力端子４とにそれぞれ接続されている。

【0078】

これにより、プルアップ電流Ｉｐｕのうち、差動増幅器４３が消費しない電流（余剰電流Ｉｐｕ−Ｉａ＝クランプ電流Ｉ１）は、Ｍ１１を介して基準電圧回路コア４５へと供給される。この時、差動増幅器４３の電源端子の電圧Ｖｃｃａは、この余剰電流Ｉｌを流すのに必要なＭ１１のゲート−ソース間電圧｜Ｖｇｓ１１｜分だけ、差動増幅器４３の出力電圧Ｖａｏよりも高い電圧Ｖａｏ＋｜Ｖｇｓ１１｜にクランプされる。なお、ここで示したクランプ回路４６の構成は一例であり、プルアップ電流Ｉｐｕの余剰電流を基準電圧回路コア４５に流すことにより、差動増幅器４３の電源電圧Ｖｃｃａを差動増幅器４３が正常に動作する範囲に維持するものであれば、他の回路構成でもよい。

【0079】

バッファ回路４４を構成するＱ０６、Ｑ０７のコレクタ端子は高電圧電源５に直接接続されており、高電圧電源５からバッファ回路４３を経由して基準電圧回路コア４５に電流を供給するようになっている。

【0080】

これにより、基準電圧回路コア４５に必要な電流Ｉｒのうち、クランプ回路４６を介して供給されない不足分は、バッファ回路４４から供給される。なお、ここで示したバッファ回路４４の構成は一例であり、差動増幅器４３の出力電圧Ｖａｏに応じて高電圧電源５から基準電圧回路コア４５へと供給する電流Ｉｂが調整できるものであれば、他の回路構成でもよい。

【0081】

この基準電圧回路７００において、プルアップ電流Ｉｐｕは、差動増幅器４３の消費電流Ｉａよりも大きく、また、基準電圧回路コア４５が必要とする電流Ｉｒと電流Ｉａの和よりも小さくする必要がある。

【0082】

本実施例において、差動増幅器４３の利得が十分に高く、Ｖ１＝Ｖ２の仮想接地が成立しているとする。また、図２４において、Ｒ１１＝Ｒ１２であるとすると、抵抗Ｒ１１，Ｒ２１の両端電圧が等しいため、Ｒ１１に流れる電流とＲ２１に流れる電流は、それぞれ０．５Ｉｒで等しくなる。また、Ｑ０５とＱ１１のエミッタ面積比が１：５（図２３および図２４中の×１と×５は、Ｑ０５とＱ１１のエミッタ面積の比が１：５であることを表わす）であるとすると、「Ｉａ＝０．２×０．５×Ｉｒ＝０．１Ｉｒ」となり、Ｉｐｕ＝Ｉａ＝０．１Ｉｒが差動増幅器４３が正常に動作する下限の電流値となる。一方、ＩｐｕがＩａ＋Ｉｒ＝１．１Ｉｒを超えると、差動増幅器４３によって基準電圧Ｖｒｅｆが制御できなくなり、基準電圧回路７００が正常に動作しなくなる。したがって、基準電圧回路７００を正常に動作させるためには、「０．１Ｉｒ＜Ｉｐｕ＜１．１Ｉｒ」を常に満たすように、プルアップ電流Ｉｐｕを設定する必要がある。

【0083】

本実施例では、温度やプロセスの変動が有っても、ＩｐｕとＩｒの間に存在する制約条件を容易に満たすことができる回路として、ＩｐｕとＩｒと比例させる回路を開示している。以下では、これに関して説明する。

【0084】

まず、図２２において、起動回路４２は図８の起動回路３２と同じ構成であるが、Ｍ０７のドレイン端子の接続相手が異なっている。
図２２〜図２４の基準電圧回路７００において、ｐチャネルＭＯＳＦＥＴであるＭ０８、Ｍ０９、Ｍ１０で構成されるカレントミラー回路Ｂ（４７ｂ）は、Ｍ０７のドレイン電流をゲート端子とドレイン端子が接続されているＭ０８で受け、これと比例する電流を、Ｍ０９，Ｍ１０のドレイン端子から出力している。また、Ｍ１０のドレイン端子は、カレントミラー回路Ａ（４７ａ）の入力端子（Ｍ０１のドレイン端子とＭ０１，Ｍ０２，Ｍ０３のゲート端子が接続された端子）に接続されており、定電流源として動作するＪＦＥＴ４８に対して優先的に電流を供給する構成となっている。したがって、Ｍ０７のドレイン電流が増加し、Ｍ１０のドレイン電流が増加すると、Ｍ０３のドレイン電流が減少する。

【0085】

ここで、カレントミラー回路Ａ，Ｂ（４７ａ，４７ｂ）における各ｐチャネルＭＯＳＦＥＴのミラー比を適切に設定すれば、最終的に、カレントミラー回路Ａ（４７ａ）の電流が０になり、Ｑ０２のコレクタ電流が全てＭ０７を経由して、カレントミラー回路Ｂ（４７ｂ）に供給される状態へと静定させることが可能である。この時、カレントミラー回路Ａ（４７ａ）のＭ０２のドレイン電流と、カレントミラー回路Ｂ（４７ｂ）のＭ０９のドレイン電流の和がプルアップ電流Ｉｐｕであるから、前者が０となり、後者がＩｒに比例する電流（本実施例では、Ｑ０２とＱ０９のエミッタ面積比が１：１なので、０．５Ｉｒ）となるため、ＩｐｕはＩｒに比例することになる。

【0086】

さらに、カレントミラー回路Ａ，Ｂ（４７ａ，４７ｂ）の各ｐチャネルＭＯＳＦＥＴのミラー比と、ＩｒおよびＩｐｕの関係について説明する。ここでは、Ｍ０１に対するＭ０２，Ｍ０３のミラー比をａ２，ａ３とし、Ｍ０８に対するＭ０９，Ｍ１０のミラー比をａ９，ａ１０とする。また、ＪＦＥＴ４８に流れる定電流をＩ００とする。

【0087】

まず、Ｍ０７が導通して、Ｍ０８に電流が供給されるためには、「ａ３・Ｉ００＜０．５Ｉｒ」を満たすように設計する必要がある。ただし、ａ３は起動不良を起こさない程度に大きくしておく。Ｍ０８に電流が供給されると、Ｍ１０を介してカレントミラー回路Ａ（４７ａ）に供給される電流が減少し、この結果、Ｍ０３のドレイン電流が減少することで、Ｍ０８に流れる電流がさらに増加していく。ここで、ａ１０・０．５Ｉｒ≧Ｉｏｏとなるように、ａ１０を設定すれば、カレントミラー回路Ａ（４７ａ）に供給される電流が０となる状態に静定する。この時、Ｍ０８には、Ｑ０２のコレクタ電流Ｉｃ２（本実施例では＝０．５Ｉｒ）全てが供給されており、「Ｉｐｕ＝ａ０９・Ｉｃ２」となる。ａ０９の値は、Ｉｐｕが所定の範囲（本実施例では、「０．１Ｉｒ＜Ｉｐｕ＜１．１Ｉｒ」）となるように設定する。また、ａ０２に関しては、カレントミラー回路Ｂ（４７ｂ）に流れる電流が増加することでＩｐｕの減少が起きないよう、「ａ０２＝ａ０９／ａ１０」に設定しておくとよい。これは、以下の理由による。

【0088】

すなわち、トランジスタＭ０８に流れる電流をＩ８とすると、電流Ｉｐｕに関し、次式が成り立つ。
Ｉｐｕ＝ａ０９・Ｉ８＋ａ０２（Ｉ００−ａ１０・Ｉ８）
＝ａ０２・Ｉ００＋（ａ０９−ａ０２・ａ１０）Ｉ８
これより、ａ０２＝ａ０９／ａ１０としておけば、電流ＩｐｕがＩ８の影響を受けることがなくなる。

【0089】

図２２〜図２４の基準電圧回路７００では、クランプ回路４６の電流が、ＧＮＤでなく基準電圧回路コアへ４５と流れるため、図１９〜図２１の基準電圧回路６００と比べて、消費電流を小さくすることができる。また、プルアップ電流Ｉｐｕを基準電圧回路コア４５の消費電流Ｉｒの増減に対応して増減させる回路を用いることで、図２２〜図２４の基準電圧回路７００で生じる、ＩｐｕとＩｒに関する制約条件を満たすことも容易である。

【0090】

なお、参考までに示すと、トランジスタＭ０１〜Ｍ０３，Ｍ０８〜Ｍ１０に流れる電流をそれぞれＩ１〜Ｉ３，Ｉ８〜Ｉ１０とすると、以下の式が成り立つ。但し、電流Ｉ１〜Ｉ３，Ｉ８〜Ｉ１０は一方向にしか流れないのでＩ１≧０，Ｉ２≧０，Ｉ３≧０，Ｉ８≧０，Ｉ９≧０，Ｉ１０≧０という制約条件があり、これらの電流が順方向に流れない領域では値をゼロとおく必要がある。

【0091】

Ｉ３＋Ｉ８＝ＫＩｒ（Ｑ０２に流れる電流、Ｋ＝０．５）
Ｉ１＋Ｉ１０＝Ｉ００
Ｉ２＝ａ２・Ｉ１
Ｉ３＝ａ３・Ｉ１
Ｉ９＝ａ９・Ｉ８
Ｉ１０＝ａ１０・Ｉ８
これらの式より以下の式が成り立つ。

【0092】

Ｉ１＝（Ｉ００−ａ１０・ＫＩｒ）／（１−ａ３・ａ１０）
Ｉ８＝（ＫＩｒ−ａ３・Ｉ００）／（１−ａ３・ａ１０）
Ｉｐｕ＝Ｉ２＋Ｉ９
＝ａ２・Ｉ１＋ａ９・Ｉ８
＝｛（ａ２−ａ３・ａ９）Ｉ００＋（ａ９−ａ２・ａ１０）ＫＩｒ｝／（１−ａ３・ａ１０）

【符号の説明】

【0093】

１，１ａ，１ｂ，１ｃ 定電圧回路
２，２ａ クランプ回路
３ 電流供給回路
４ 出力端子
５ 高電圧電源
６ 接地（グランド）
７，７ａ 増幅器
８ 電源端子
８ａ 差動増幅器の電源端子
８ｂ バッファ回路の電源端子
９，９ａ ＰＭＯＳＦＥＴ
１０，１１ 高耐圧ＰＭＯＳＦＥＴ
１２ Ｊ−ＦＥＴ
１３，１４，１５，２３，２４，２５ ＰＭＯＳＦＥＴ
１６，１７ ｎｐｎトランジスタ
１８ バイアス電流源
１９ ２段のｐｎｐトランジスタ
２１，２２ ｐｎｐトランジスタ
２６，２７，２９ ＮＭＯＳＦＥＴ
２８ デプレッション型ＮＭＯＳＦＥＴ
３１、４１ 電流供給回路
３２，４２ 起動回路
３３，４３ 差動増幅器
３４，４４ バッファ回路
３５，４５ 基準電圧回路コア
３６，４６ クランプ回路
３７，４７ａ カレントミラー回路Ａ
３８，４８ ＪＦＥＴ（接合型電界効果トランジスタ）
４７ｂ カレントミラー回路Ｂ
１００，２００，３００，４００，６００，７００ 基準電圧回路（本発明の基準電圧回路）
Ｃｃ 位相補償容量
Ｉｐｕ プルアップ電流
Ｖｃｃｈ 高電圧電源の電源電圧
Ｖｃｃ 定電圧回路の電源電圧
Ｖｒｅｆ 基準電圧
Ｖｓ クランプ電圧
Ｖｌｓ レベルシフト電圧
Ｖｌｓｍ レベルシフト電圧（ＰＭＯＳＦＥＴ）
Ｖｌｓｂ レベルシフト電圧（２段のｐｎｐトランジスタ）
Ｒ１１，Ｒ２１，Ｒ２２，Ｒ４１，Ｒ５１ 抵抗
Ｄ１１，Ｄ１２、Ｄ２１，Ｄ２２，Ｄ３１，Ｄ３２、Ｄ４１，Ｄ４２，
Ｄ５１，Ｄ５２ ダイオード
Ｍ０１〜Ｍ０６，Ｍ０８〜Ｍ１１ ｐチャネルＭＯＳＦＥＴ
Ｍ０７ ｎチャネルＭＯＳＦＥＴ
Ｑ０１〜Ｑ１１ ｎｐｎトランジスタ
Ｉ００ ＪＦＥＴに流れる電流
Ｖｃｃａ 差動増幅器の電源端子の電圧
Ｖｃｃｂ バッファ回路の電源端子の電圧
Ｖａｏ 差動増幅器の出力電圧

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】