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特許5714094ＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ構造を備えた４トランジスタ不揮発性メモリセル
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5714094
(24)【登録日】2015年3月20日
(45)【発行日】2015年5月7日
(54)【発明の名称】ＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ構造を備えた４トランジスタ不揮発性メモリセル
(51)【国際特許分類】
G11C 16/04 20060101AFI20150416BHJP
G11C 16/02 20060101ALI20150416BHJP
H01L 21/8247 20060101ALI20150416BHJP
H01L 27/115 20060101ALI20150416BHJP
H01L 21/336 20060101ALI20150416BHJP
H01L 29/788 20060101ALI20150416BHJP
H01L 29/792 20060101ALI20150416BHJP
【ＦＩ】
G11C17/00 623Z
G11C17/00 625
G11C17/00 611E
H01L27/10 434
H01L29/78 371
【請求項の数】7
【全頁数】8
(21)【出願番号】特願2013-502581(P2013-502581)
(86)(22)【出願日】2011年2月25日
(65)【公表番号】特表2013-524395(P2013-524395A)
(43)【公表日】2013年6月17日
(86)【国際出願番号】US2011026200
(87)【国際公開番号】WO2011126618
(87)【国際公開日】20111013
【審査請求日】2014年2月13日
(31)【優先権主張番号】12/751,012
(32)【優先日】2010年3月31日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】591150672
【氏名又は名称】ナショナル セミコンダクター コーポレーション
【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ
(74)【代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】パーベル ポプレバイン
(72)【発明者】
【氏名】アーネス ホウ
(72)【発明者】
【氏名】ヘニャン ジェームズ リン
(72)【発明者】
【氏名】アンドリュー ジェイ フランクリン
【審査官】
滝谷 亮一
(56)【参考文献】
【文献】
特開２００７−１２３８３０（ＪＰ，Ａ）
【文献】
米国特許第０７４７１５７２（ＵＳ，Ｂ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｃ １６／０４
Ｇ１１Ｃ １６／０２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／８２４７
Ｈ０１Ｌ ２７／１１５
Ｈ０１Ｌ ２９／７８８
Ｈ０１Ｌ ２９／７９２
(57)【特許請求の範囲】
【請求項1】
不揮発性メモリ（ＮＶＭ）セル構造であって、
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されている、ＮＶＭセル構造。
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されている、ＮＶＭセル構造。
【請求項2】
不揮発性メモリ（ＮＶＭ）セルをプログラミングする方法であって、前記ＮＶＭセルが、
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されており、
前記ＮＶＭセルをプログラミングする方法が、
全ての電極を０Ｖに設定すること、
前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極を禁止電圧に設定すること、
前記ＰＭＯＳプログラムトランジスタのソース及びドレイン電極を０Ｖに設定すること、
前記ＰＭＯＳプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は０Ｖのいずれかに設定すること、
前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
予め定義されたプログラミング時間の間、前記制御電圧を０Ｖから予め定義された最大制御電圧まで及び前記消去電圧を０Ｖから予め定義された最大消去電圧までランプアップすること、
前記制御電圧を前記最大制御電圧から０Ｖまで及び前記消去電圧を前記最大消去電圧から０Ｖまでランプダウンすること、及び
前記禁止電圧を有する全ての電極を０Ｖに戻すこと、
を含む、方法。
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
ソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されており、
前記ＮＶＭセルをプログラミングする方法が、
全ての電極を０Ｖに設定すること、
前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極を禁止電圧に設定すること、
前記ＰＭＯＳプログラムトランジスタのソース及びドレイン電極を０Ｖに設定すること、
前記ＰＭＯＳプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は０Ｖのいずれかに設定すること、
前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
予め定義されたプログラミング時間の間、前記制御電圧を０Ｖから予め定義された最大制御電圧まで及び前記消去電圧を０Ｖから予め定義された最大消去電圧までランプアップすること、
前記制御電圧を前記最大制御電圧から０Ｖまで及び前記消去電圧を前記最大消去電圧から０Ｖまでランプダウンすること、及び
前記禁止電圧を有する全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項3】
請求項２に記載の方法であって、
前記禁止電圧が約３．３Ｖである、方法。
前記禁止電圧が約３．３Ｖである、方法。
【請求項4】
請求項２に記載の方法であって、
前記禁止電圧が約５．０Ｖである、方法。
前記禁止電圧が約５．０Ｖである、方法。
【請求項5】
複数のＮＶＭセルを含む不揮発性メモリ（ＮＶＭ）セルアレイ行をプログラミングする方法であって、前記アレイ行内の各ＮＶＭセルが、
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
前記データ記憶ノードに接続されるソース、ドレイン、及びバルク領域電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されており、
前記ＮＶＭセルアレイ行をプログラミングする方法が、
前記アレイ行内の各ＮＶＭセルに対し、全ての電極を０Ｖに設定すること、
プログラムするよう選択される前記アレイ行内の各ＮＶＭセルに対し、前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極を禁止電圧に、前記ＰＭＯＳプログラムトランジスタのソース及びドレイン電極を０Ｖに、前記ＰＭＯＳプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は０Ｖのいずれかに、及び前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
プログラムするよう選択されない前記アレイ行内の各ＮＶＭセルに対し、前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極、及び前記ＰＭＯＳプログラムトランジスタのソース、ドレイン、及びバルク領域電極を前記禁止電圧に、及び前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
予め定義されたプログラミング時間の間、前記制御電圧を０Ｖから予め定義された最大制御電圧まで及び前記消去電圧を０Ｖから所定の最大消去電圧までランプアップすること、
前記制御電圧を前記最大制御電圧から０Ｖまで及び前記消去電圧を前記最大消去電圧から０Ｖまでランプダウンすること、及び
前記アレイ行内の各ＮＶＭセルに対し、前記禁止電圧を有する全ての電極を０Ｖに戻すこと、
を含む、方法。
ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタ、
制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタ、
消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及び前記データ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタ、及び
前記データ記憶ノードに接続されるソース、ドレイン、及びバルク領域電極を有するＮＭＯＳ読み出しトランジスタ、
を含み、
前記ＮＭＯＳ制御トランジスタのバルク領域が前記ＮＭＯＳ読み出しトランジスタのバルク領域から隔離されており、
前記ＮＶＭセルアレイ行をプログラミングする方法が、
前記アレイ行内の各ＮＶＭセルに対し、全ての電極を０Ｖに設定すること、
プログラムするよう選択される前記アレイ行内の各ＮＶＭセルに対し、前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極を禁止電圧に、前記ＰＭＯＳプログラムトランジスタのソース及びドレイン電極を０Ｖに、前記ＰＭＯＳプログラムトランジスタの前記バルク領域電極を前記禁止電圧又は０Ｖのいずれかに、及び前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
プログラムするよう選択されない前記アレイ行内の各ＮＶＭセルに対し、前記ＮＭＯＳ読み出しトランジスタのソース及びドレイン電極、及び前記ＰＭＯＳプログラムトランジスタのソース、ドレイン、及びバルク領域電極を前記禁止電圧に、及び前記ＮＭＯＳ読み出しトランジスタの前記バルク領域電極を０Ｖ又は前記禁止電圧のいずれかに設定すること、
予め定義されたプログラミング時間の間、前記制御電圧を０Ｖから予め定義された最大制御電圧まで及び前記消去電圧を０Ｖから所定の最大消去電圧までランプアップすること、
前記制御電圧を前記最大制御電圧から０Ｖまで及び前記消去電圧を前記最大消去電圧から０Ｖまでランプダウンすること、及び
前記アレイ行内の各ＮＶＭセルに対し、前記禁止電圧を有する全ての電極を０Ｖに戻すこと、
を含む、方法。
【請求項6】
請求項５に記載の方法であって、
前記禁止電圧が約３．３Ｖである方法。
前記禁止電圧が約３．３Ｖである方法。
【請求項7】
請求項５に記載の方法であって、
前記禁止電圧が約５．０Ｖである方法。
前記禁止電圧が約５．０Ｖである方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路メモリデバイスに関し、特に、セル面積を著しく低減するため及び逆ファウラー・ノルドハイム・トンネルプログラミングの利用を介して非常に小さなプログラミング電流を提供するために、ＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ構造を用いる４トランジスタ不揮発性メモリ（ＮＶＭ）セルに関連する。
【背景技術】
【0002】
２００７年１月１６日にポプレバインらに登録された、米国特許番号第７，１６４，６０６号は、プログラミングのために逆ファウラー・ノルドハイム・トンネルを用いる全ＰＭＯＳ４トランジスタ不揮発性メモリ（ＮＶＭ）セルを開示している。米国特許番号第７，１６４，６０６号は、本発明に関連する背景情報を提供するためその全体を本出願に組み込む。
【0003】
図１を参照すると、米国特許番号第７，１６４，６０６号に開示されるように、プログラムされるべきアレイ内の各セル１００に対し、共通接続されるフローティングゲートを有する全ＰＭＯＳ４トランジスタＮＶＭセルを含むＮＶＭアレイをプログラミングする方法に従って、セルの全ての電極が接地される。その後、セルの読み出しトランジスタＰｒのバルク接続されたソース領域Ｖｒに、セルの消去トランジスタＰｅの共通接続されるドレイン、バルク及びソース領域Ｖｅに、及び読み出しトランジスタＰｒのドレイン領域Ｄｒに禁止電圧ＶＮが印加される。セルのプログラミングトランジスタＰｗのソース領域Ｖｐ及びドレイン領域Ｄｐは接地される。プログラミングトランジスタＰｗのバルクＶｎｗは、任意選択で、接地されてもよく又は禁止電圧ＶＮのままであってもよい。プログラミングのために選択されないＮＶＭアレイの全てのセルに対し、禁止電圧ＶＮが、Ｖｒ、Ｖｅ及びＤｒ電極に印加され、Ｖｐ、Ｄｐ及びＶｎｗ電極にも印加される。セルの制御トランジスタＰＣの制御ゲート電圧Ｖｃがその後、プログラミング時間Ｔｐｒｏｇで０Ｖから最大プログラミング電圧Ｖｃｍａｘまで掃引される。制御ゲート電圧Ｖｃはその後、最大プログラミング電圧Ｖｃｍａｘから０Ｖまでランプダウンされる。セルの全ての電極及び禁止電圧ＶＮはその後接地に戻る。
【0004】
米国特許番号第７，１６４，６０６号に開示された全ＰＭＯＳ４トランジスタＮＶＭセルプログラミング手法は、高電流電源を必要とすることなく多数のセルを同時にプログラムする能力を可能にする低電流消費と、シンプルなプログラムシーケンスとの両方の利点を提供する。しかし、この４トランジスタ全ＰＭＯＳ ＮＶＭセルは比較的大きな領域を占有する。このため、低減された面積を有するが、低プログラミング電流の利点を維持する利用可能なＮＶＭセルを有することが非常に望ましい。
【発明の概要】
【0005】
本発明の一実施例は、ＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ構造を有する４トランジスタ不揮発性メモリ（ＮＶＭ）セルを提供する。このＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ構造は、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳプログラムトランジスタと、制御電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ制御トランジスタと、消去電圧を受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＰＭＯＳ消去トランジスタと、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタとを含む。
【0006】
本発明の様々な態様の特徴及び利点は、本発明の以下の詳細な説明及び本発明の概念を利用する例示の実施例を示す添付の図面を考慮すればよりよく理解されよう。
【図面の簡単な説明】
【0007】
【0008】
【0009】
【0010】
【0011】
【0012】
【発明を実施するための形態】
【0013】
図２は、本発明の概念に従った不揮発性メモリ（ＮＶＭ）セル構造２００の一実施例を示す。ＮＶＭセル構造２００は、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードＦＧに接続されるゲート電極を有するＰＭＯＳ制御トランジスタＰｗと、制御電圧Ｖｃを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードＦＧに接続されるゲート電極を有するＮＭＯＳ制御トランジスタＮｃと、消去電圧Ｖｅを受け取るよう共通接続されるソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードＦＧに接続されるゲート電極を有するＰＭＯＳ消去トランジスタＰｅと、ソース、ドレイン、及びバルク領域電極、及びデータ記憶ノードに接続されるゲート電極を有するＮＭＯＳ読み出しトランジスタＮｒとを含む。
【0014】
図１及び図２を参照すると、本発明は、図１の全ＰＭＯＳの４トランジスタＮＶＭセル１００を図２のＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ４トランジスタＮＶＭセルに変えるために提供され、全ての電極を同じに維持したまま制御トランジスタ及び読み出しトランジスタＰＭＯＳからＮＭＯＳに変更している。図４に示すように、ディープＮウェルを用いることにより隔離されたＰウェルを形成し、ＮＭＯＳ制御トランジスタＮｃのＶｃ電極が、最大高電圧Ｖｃｍａｘまでランプアップされ得、問題なく逆ファウラー・ノルドハイム・トンネルを行うことが可能となる。図３及び図４に示すように、全ＰＭＯＳ４トランジスタＮＶＭセル１００（図３）のレイアウトと比較すると、ＮＶＭセル構造２００は、２つのＮＭＯＳトランジスタ、即ち、制御トランジスタＮｃ及び読み出しトランジスタＮｒを、２つのＰＭＯＳトランジスタ、即ち、プログラムトランジスタＰｗ及び消去トランジスタＰｅのＮウェルの、必要とされる間隔の間に配置することにより非常にコンパクトなレイアウト面積（図４）になり、それにより、それらの間の必要とされる、大きいことが多い、間隔を低減する。また、ＮＭＯＳ・ＰＭＯＳ・ＮＭＯＳ・ＰＭＯＳ ＮＶＭセル構造２００は、例えば、図５に示すような隔離トレンチ手法を用いることにより、４つのトランジスの各々に対し分離されたＮウェル及びＰウェルをつくる隔離の、異なる方法を用いて実現することもできる。また、プログラム、消去、及び読み出しの方法及びシーケンスは、図１の全ＰＭＯＳ ＮＶＭセル１００のものと殆ど同一であり、そのため、逆ファウラー・ノルドハイム・トンネル・プログラミング方法の利点の全てを保持する。図６は、メモリアレイ行内の複数のＮＶＭセル２００の構造を示す。
【0016】
プログラムシーケンス全ての電極を０Ｖに設定する。プログラミングのために選択されたアレイ行内の全てのＮＶＭセル２００に対し、ＮＭＯＳ読み出しトランジスタＮｒのソース電極電圧Ｖｒ及びドレイン電極電圧Ｄｒを禁止電圧ＶＮに設定する。ＰＭＯＳプログラムトランジスタＰｗのソース電極電圧Ｖｐ及びドレイン電極電圧Ｄｐを０Ｖに設定する。ＰＭＯＳプログラムトランジスタＰｗのバルク領域電極電圧Ｖｎｗは、禁止電圧ＶＮ又は０Ｖのいずれかに設定され得る。ＮＭＯＳ読み出しトランジスタＮｒのバルク領域電極電圧Ｖｐｗは、図４に示す共通Ｐ−Ｓｕｂ ＮＭＯＳを用いる場合０Ｖに設定されるか、或いは、図５に示す隔離トレンチ方式を用いる場合禁止電圧ＶＮ又は０Ｖのいずれかに設定され得る。プログラミングのために選択されないアレイ行内の全てのＮＶＭセル２００に対し、Ｖｒ、Ｄｒ、Ｖｐ、Ｄｐ及びＶｎｗ電圧が禁止電圧ＶＮに設定される。Ｖｐｗ電圧は、図４のレイアウトを用いる場合０Ｖに設定され、又は、図５のレイアウトを用いて禁止電圧ＶＮ又は０Ｖのいずれかに設定されてもよい。その後、制御電圧が０Ｖから予め定義された最大制御電圧Ｖｃｍａｘまでランプアップされ、消去電圧が０Ｖから予め定義された最大消去電圧Ｖｅｍａｘまでランプアップされ、予め定義されたプログラム時間Ｔｐｒｏｇの期間の間両方のレベルが保たれる。消去電圧Ｖｅは、隔離されたＰウェルとＮウェルの間に形成されるＰＮダイオードを順方向バイアスすることを防ぐため、制御電圧Ｖｃと共にランプアップされる。プログラム時間Ｔｐｒｏｇの終わりに、制御電圧ＶＣは、最大プログラム電圧Ｖｃｍａｘから０Ｖまでランプダウンされ、消去電圧Ｖｅは、最大消去電圧Ｖｅｍａｘから０Ｖまでランプダウンされる。禁止電圧ＶＮを有する全ての電極はその後０Ｖに戻り、プログラムシーケンスを終了する。
【0017】
消去コンディション消去電圧Ｖｅを０Ｖから最大消去電圧Ｖｅｍａｘまでランプアップし、それを予め定義された消去時間Ｔｅｒａｓｅの間保ち、消去電圧を最大消去電圧Ｖｅｍａｘから０Ｖまでランプダウンする。全ての他のセル電極は０Ｖに設定される。
【0018】
読み出しコンディション ＮＭＯＳ読み出しトランジスタＮｒのソース電極電圧Ｖｒを約１Ｖ（即ち、セル電流を読み出すことが可能となるのに充分であるが、プログラムされたセルを妨害しない、電圧）に設定する。セルの全ての他の電極は０Ｖに設定する。
【0019】
プログラム、消去、及び読み出しオペレーションに利用する電圧レベルは、ＮＶＭセル２００のＮＭＯＳ及びＰＭＯＳデバイス内に用いられるゲート酸化物の厚みに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚みが６０〜８０Åの場合、ＶＮ≒３．３Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ≒１０Ｖ、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ≒２０〜５０ミリ秒である。ゲート酸化物の厚みが１２０Åの場合、ＶＮ≒５．０Ｖ、Ｖｃｍａｘ＝Ｖｅｍａｘ≒１６Ｖ、Ｔｐｒｏｇ＝Ｔｅｒａｓｅ≒２０〜５０ミリ秒である。
【0020】
ここで説明した本発明の特定の実施形態は例として提供されたものであり、当業者なら、添付の特許請求の範囲が示す本発明及びその均等物の範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。