特許 5714097 バンドギャップ電圧基準回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5714097

(24)【登録日】2015年3月20日

(45)【発行日】2015年5月7日

(54)【発明の名称】バンドギャップ電圧基準回路

(51)【国際特許分類】

   G05F 3/30 20060101AFI20150416BHJP

【ＦＩ】

   G05F3/30

【請求項の数】14

【全頁数】24

(21)【出願番号】特願2013-506129(P2013-506129)

(86)(22)【出願日】2010年12月21日

(65)【公表番号】特表2013-525902(P2013-525902A)

(43)【公表日】2013年6月20日

(86)【国際出願番号】US2010061421

(87)【国際公開番号】WO2011133192

(87)【国際公開日】20111027

【審査請求日】2013年12月18日

(31)【優先権主張番号】12/799,288

(32)【優先日】2010年4月21日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ディミター ティー トリフォノフ

(72)【発明者】

【氏名】ジェフェリー エル ドーレンボス

【審査官】 今井 貞雄

(56)【参考文献】

【文献】 米国特許第０６３２３８０１（ＵＳ，Ｂ１）

【文献】 特開２００９−１９９４８２（ＪＰ，Ａ）

【文献】 特開２００５−２６７００３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ ３／３０

(57)【特許請求の範囲】

【請求項1】

バンドギャップ基準発生回路であって、
第１の電流を第１の導体に、第２の電流を第２の導体に供給するための電流源回路要素であって、各々が単位電流を供給する複数の単位電流源を含む、前記電流源回路要素と、
第１の基準電圧に結合されるカソード端子を各々が有する複数のダイオードと、
第１のデジタル制御信号に応答して、それぞれ、前記第１の導体を前記ダイオードのアノード端子に選択的に結合して、選択されたダイオードに前記第１の電流を流すための第１のスイッチのグループと、
前記第１のデジタル制御信号に応答して、前記第２の導体を、前記第１の導体に選択的に結合されない前記ダイオードのアノード端子に選択的に結合して、前記第２の電流を、前記第１の導体に選択的に結合されない前記ダイオードに流し、前記ダイオード間で共有させるための第２のスイッチのグループと、
第２のデジタル制御信号に応答して、それぞれ、前記第１の導体を前記単位電流源に選択的に結合して、前記第１の電流を生成する、第３のスイッチのグループと、
前記第２のデジタル制御信号に応答して、前記第２の導体を、前記第１の導体に選択的に結合されない前記単位電流源に結合して、前記第２の電流を生成する、第４のスイッチのグループと、
を含み、
前記第１の制御信号が、前記ダイオードを前記第１の導体に継続的に結合させる値を有し、それによって、前記第１の電流が、それぞれ、前記ダイオードに、対応する相対的に高いＶＢＥ電圧を前記第１の導体に生成させ、前記第２の電流が、前記第１の導体に結合されていない前記継続的に結合されたダイオードに、対応する相対的に低いＶＢＥ電圧を前記第２の導体に生成させるようにし、相対的に高いＶＢＥ電圧と対応する相対的に低いＶＢＥ電圧との間の差が対応するΔＶＢＥ電圧に等しい、前記バンドギャップ基準発生回路と、
前記相対的に高いＶＢＥ電圧と前記相対的に低いＶＢＥ電圧とをサンプリングして、差動バンドギャップ電荷を発生するためのサンプリング回路要素と、
安定したバンドギャップ電圧を供給するように継続的差動ギャップを平均化するために、前記差動バンドギャップ電荷を受け取るよう前記サンプリング回路要素の第１及び第２の出力導体によって結合される平均化回路要素と、
を含む、バンドギャップ電圧基準回路。

【請求項2】

請求項１に記載のバンドギャップ電圧基準回路であって、
前記第１の制御信号を発生するためのスイッチコントローラを更に含む、バンドギャップ電圧基準回路。

【請求項3】

請求項１に記載のバンドギャップ電圧基準回路であって、
各ダイオードがＮＰＮダイオード接続トランジスタであり、各アノード端子がダイオード接続トランジスタのコレクタを含み、各カソード端子がダイオード接続トランジスタのエミッタを含み、前記ダイオード接続トランジスタの各々が単位トランジスタである、バンドギャップ電圧基準回路。

【請求項4】

請求項３に記載のバンドギャップ電圧基準回路であって、
第３の導体が前記第１のスイッチのグループと前記第２のスイッチのグループと第５のスイッチのグループと第６のスイッチのグループとに結合され、
前記第５のスイッチのグループが、前記第１のデジタル制御信号に応答して、第４の導体を前記第３の導体に結合して、前記第１のスイッチのグループの電圧降下エラーを回避し、
前記第６のスイッチのグループが、前記第１のデジタル制御信号に応答して、第５の導体を前記第３の導体に結合して、前記第２のスイッチのグループの電圧降下エラーを回避する、バンドギャップ電圧基準回路。

【請求項5】

請求項４に記載のバンドギャップ電圧基準回路であって、
スイッチコントローラが前記第２のデジタル制御信号を発生して、それによって前記単位電流源が前記第２の導体に継続的に結合されて、前記相対的に低いＶＢＥ電圧を前記第２の導体へ発生し、また前記第２の導体に結合されない前記単位電流源が、相対的に高いＶＢＥ電圧を前記第１の導体へ生成し、それによって前記ΔＶＢＥ電圧を生成するようにする、バンドギャップ電圧基準回路。

【請求項6】

請求項５に記載のバンドギャップ電圧基準回路であって、
前記サンプリング回路要素が、前記相対的に高いＶＢＥ電圧と前記相対的に低いＶＢＥ電圧とをサンプリングして第１の出力電荷と第２の出力電荷とを生成するための、第１のサンプリングキャパシタのグループと第２のサンプリングキャパシタのグループとを含み、前記第１及び第２の出力電荷が、前記平均化回路要素への入力として印加され、対応する第１及び第２の出力電荷の差がそれぞれ前記差動バンドギャップ電荷に等しい、バンドギャップ電圧基準回路。

【請求項7】

請求項３に記載のバンドギャップ電圧基準回路であって、
前記トランジスタが単位トランジスタであり、単位トランジスタの数が１６に等しい、バンドギャップ電圧基準回路。

【請求項8】

請求項７に記載のバンドギャップ電圧基準回路であって、
前記トランジスタが単位トランジスタであって、単位トランジスタの数が１６に等しく、単位電流源の数が７に等しい、バンドギャップ電圧基準回路。

【請求項9】

請求項６に記載のバンドギャップ電圧基準回路であって、
前記スイッチコントローラが、前記第１及び第２のサンプリングキャパシタのグループのサンプリングキャパシタに結合された種々のスイッチへの制御入力として複数のデジタル制御信号を発生して、前記第１及び第２のサンプリングキャパシタのグループの各々のサンプリングキャパシタを、前記相対的に高いＶＢＥ電圧と前記相対的に低いＶＢＥ電圧との各サンプリングに対し、所定の回数ローテーションさせる、バンドギャップ電圧基準回路。

【請求項10】

請求項６に記載のバンドギャップ電圧基準回路であって、
前記サンプリング回路要素が、第１のデジタルトリム信号に応答して第１のスイッチによって前記第４の導体に結合され、更に第２のデジタルトリム信号に応答して第２のスイッチによって前記第５の導体に結合される第１のトリミングキャパシタを含み、前記サンプリング回路要素が更に、第３のデジタルトリム信号に応答して第３のスイッチによって前記第４の導体に結合され、更に第４のデジタルトリム信号に応答して第４のスイッチによって前記第５の導体に結合される第２のトリミングキャパシタを含む、バンドギャップ電圧基準回路。

【請求項11】

請求項６に記載のバンドギャップ電圧基準回路であって、
前記差動バンドギャップ電荷の曲率を補正するために前記サンプリング回路要素の前記第１及び第２の出力導体に曲率補正電荷を発生するよう結合される曲率補正回路要素を更に含む、バンドギャップ電圧基準回路。

【請求項12】

請求項４に記載のバンドギャップ電圧基準回路であって、
前記バンドギャップ基準発生回路が、
第１のインバータのグループであって、各インバータが、前記第１のデジタル制御信号に結合される入力と、前記第２及び第６のスイッチのグループの対応するスイッチの制御端子に結合される出力とを有し、前記第１のデジタル制御信号が、前記第１及び第５のスイッチのグループの対応するスイッチの制御端子に直接結合される、前記インバータの第１のグループと、
第１のインバータのグループであって、各インバータが、前記第２のデジタル制御信号に結合される入力と、前記第４のスイッチのグループの対応するスイッチの制御端子に結合される出力とを有し、前記第２のデジタル制御信号が、前記第３のスイッチのグループのスイッチの制御端子に直接結合される、前記インバータの第２のグループと、
を含む、バンドギャップ電圧基準回路。

【請求項13】

請求項４に記載のバンドギャップ電圧基準回路であって、
前記第１、第２、第３、第４、第５及び第６のスイッチのグループがトランジスタである、バンドギャップ電圧基準回路。

【請求項14】

請求項１３に記載のバンドギャップ電圧基準回路であって、
前記第１、第２、第５及び第６のグループのトランジスタがＮチャネルトランジスタであり、前記第３及び第４のグループのトランジスタがＰチャネルトランジスタである、バンドギャップ電圧基準回路。

【発明の詳細な説明】

【技術分野】

【0001】

本願は全般的にバンドギャップ基準電圧回路に関する。

【背景技術】

【0002】

図１Ａは、増幅器４を含み、増幅器４が、レジスタＲ１の一方の端子とダイオード接続ＮＰＮトランジスタＱ５のベース及びコレクタとの間のジャンクション２に接続される（＋）入力を有する、従来のバンドギャップ電圧基準回路１を示す。同様に、増幅器４の（−）入力は、レジスタＲ２の一方の端子とレジスタＲ３の一方の端子との間のジャンクション３に接続される。レジスタＲ３の他方の端子はダイオード接続ＮＰＮトランジスタＱ４のベース及びコレクタに接続される。レジスタＲｌ及びＲ２の上側の端子は、基準電圧Ｖ_ＲＥＦが生成される増幅器４の出力に導体５によって接続される。トランジスタＱ４及びＱ５のエミッタは供給電圧Ｖ_ＳＳに接続される。

【0003】

図１Ａに示すような従来のバンドギャップ基準回路は、全般的に、長期安定性に乏しく、また、生成される基準電圧Ｖ_ＲＥＦの熱ドリフトのチップ間変動が大きいという深刻な問題を有している。従来のバンドギャップ基準回路は典型的に「マジックバリュー」を調整するためのトリミング機能を提供し、「マジックバリュー」は、シリコンの実際のバンドギャップ電圧Ｖ_ＢＧであって、典型的には１．２ボルトである。生成される基準電圧Ｖ_ＲＥＦは、絶対温度に逆比例するＣＴＡＴ電圧であるＶ_ＢＥ電圧（ベース−エミッタ間電圧）と、絶対温度に直接的に比例するＰＴＡＴ（絶対温度比例）電圧であるΔＶ_ＢＥ電圧との和である。ΔＶ_ＢＥ電圧は、（１）例えば１対８の比でスケーリングされたエミッタ面積を有するスケーリングされたダイオード接続バイポーラトランジスタＱ４及びＱ５に同一電流を強制的に流すこと、（２）同一のダイオード接続バイポーラトランジスタＱ４及びＱ５にスケーリングされた電流を強制的に流すこと、又は（３）上述の方法（１）及び（２）を両方組み合わせること、の結果として生成される。

【0004】

多くの実際の例では、ΔＶ_ＢＥ電圧はＶ_ＢＥ電圧よりも小さく、２つのトランジスタ及びそれらの中を流れるエミッタ電流のスケーリング方法に応じて、典型的には約６〜２０倍の有意係数で増幅する必要がある。２つの成分Ｖ_ＢＥ及びΔＶ_ＢＥの増幅及び加算は、例えば図１Ａの増幅器４及びレジスタＲｌ、Ｒ２、及びＲ３等の付加的回路要素によって実行される。増幅器４によって生成される出力電圧は、Ｖ_ＲＥＦ＝Ｖ_ＢＥ＋Ｎ×ΔＶ_ＢＥであり、Ｎは利得係数である。上の式から、図１Ａのバンドギャップ基準回路１は、構成要素ミスマッチ、種々の半導体チップ材料欠陥、温度変動、長期入力オフセット電圧ドリフト、集積回路チップ内の機械的応力、及びチップに付与されるパッケージ応力等のランダム要因に対して極めて敏感であることが理解される。

【0005】

ランダムミスマッチに対する著しい敏感さは、図１Ａのバンドギャップ基準回路１が、必要なΔＶ_ＢＥ電圧を生成するためにスケーリングされた構成要素を用いるために生じる。例えば、トランジスタＱ５のエミッタ面積は、トランジスタＱ４のエミッタ面積の８分の１であり得、上述のランダム要因に対するバンドギャップ基準回路１の全体的な敏感度を主として決定するものである。レジスタＲ１及びレジスタＲ２、並びにレジスタＲ３を含むスケーリングされた電流源が用いられる場合、より低い抵抗を有するレジスタ（即ち、レジスタＲ３）が、実質的にランダムミスマッチに対するＶ_ＲＥＦの敏感度に影響を与える。ランダムエラーの主要な要因の変動がΔＶ_ＢＥ電圧の値に影響を与え、この値が上述の利得係数Ｎ倍され、生成される基準電圧Ｖ_ＲＥＦが決定される。増幅器４の入力オフセット電圧及びドリフトは、その利得によって増幅されるため、生成される基準電圧Ｖ_ＲＥＦのチップ間変動性を増大させる。ランダムミスマッチに対するＶ_ＲＥＦの敏感度に主要な影響を与える同じ小面積構成要素（即ち、Ｑ５）は、回路要素が形成されるシリコンチップの裏面研磨応力に、及びパッケージレベル応力に対しても敏感である。

【0006】

バンドギャップ基準回路１の最適化は困難である。なぜならトランジスタＱ４及びＱ５のエミッタ面積及びエミッタ電流密度の比を低減することよって、より良好な構成要素マッチングが得られるが、そのような低減は、ΔＶ_ＢＥ電圧の値も低下させるため、より高い増幅器利得が必要となるからである。残念ながら、これによって増幅器４の入力オフセット電圧及びオフセット電圧の関連ドリフトが「増大」されるために、生成される基準電圧Ｖ_ＲＥＦの変動が大きくなり、従って、生成される基準電圧のノイズが大きくなるという結果を引き起こす。

【0007】

上述のように、レジスタＲ３のＰＴＡＴ電圧を生成するため、大トランジスタＱ４及び小トランジスタＱ５のエミッタ面積がスケーリングされ、トランジスタＱ５のより小さいエミッタ面積のみがチップ間のＶ_ＲＥＦ変動を主として決定する。例えば、トランジスタＱ４及びＱ５のエミッタ面積の比が２４の場合、トランジスタＱ５が１つの「最小単位」のエミッタ面積を備える単一の「単位トランジスタ」となり、大トランジスタＱ４は合計２４単位のエミッタ面積を有する２４個の並列接続された単位トランジスタから構成されうる。これは、単位トランジスタのアレイの全ての全面積ではなく、単一の小トランジスタＱ５のみのエミッタ面積のランダムなチップ間変動が、図１Ａのバンドギャップ電圧基準回路によって生成される出力バンドギャップ電圧の対応するランダムなチップ間変動の直接的な要因となることを意味する。（アレイに多数の素子又はデバイスがある場合、個々の素子又はデバイスのパラメータのランダム変動に関するアレイパラメータの変動の合計は、そのアレイの任意の単一の素子又はデバイスのパラメータ変動に比べて著しく低い。例えば、図１Ａでは、小面積単位トランジスタＱ５のエミッタ面積は、大面積トランジスタＱ４よりはるかに大きく変動する。その理由は、トランジスタＱ４は多数の小面積単位トランジスタの平均の特性を有するためである。ΔＶ_ＢＥ電圧を生成するために、大面積トランジスタ及び小面積トランジスタの両方を使用する必要があるということが問題となる。しかし、ランダム変動は、小面積単位トランジスタＱ５に主に依存し、大面積トランジスタＱ４には大きく依存することはなく、従って、単一の小面積単位トランジスタの影響を任意選択的に低減する方法がない。）演算増幅器４は典型的に約１０の利得を有し、そのため入力オフセット電圧及び入力オフセット電圧のドリフトにこの利得が乗じられる。増大されたオフセット電圧は、ランダムなチップ間変動の影響を受け易く、その結果、生成される基準電圧Ｖ_ＲＥＦのランダム変動の有意な要因となる。

【0008】

図１Ｂは、米国特許第７，５１１，６４８号、発明の名称「低積分器スイング及び低複雑性を備える積分ＳＡＲ ＡＣＤ、及びその方法」の図６の複製である。図１Ｂは、積分器３０及びコンパレータ２２と共に図１Ａのものと同様の基本のバンドギャップ基準回路要素を含む既知のバンドギャップ電圧基準回路要素の構造と動作を説明する図である。積分器３０は、入力サンプリングキャパシタＣ０及びＣ１及び関連するサンプリングスイッチＳＷｌ及びＳＷ２と共に動作する。コンパレータ２２は積分方向を制御する。

【0009】

図１Ｃは、米国特許第７，５０４，９７７号、発明の名称「ハイブリッドデルタ−シグマ／ＳＡＲアナログデジタルコンバータ及びその使用方法」の図３ａの複製である。図１Ｃは、演算増幅器４１２及びコンパレータ４１４を含み、図１Ｂのものに類似した既知のスイッチング回路要素を示す。コンパレータ４１４は、演算増幅器４１２の入力に印加されるサンプリングされたバンドギャップ基準電圧値の積分方向を制御する。

【0010】

集積回路チップ内の電流源、レジスタ、又はキャパシタなどの、種々のマッチド回路要素を「ローテーション」又は継続的に接続して特定の回路とすることによって、マッチド回路要素の種々パラメータの平均値を事実上提供する、様々なダイナミックエレメントマッチング法が知られている。これによって、マッチド回路要素を含む回路の、種々パラメータのランダム変動に対する敏感度を低減する。具体的には、温度検知集積回路において、一対の同一ダイオード接続トランジスタの各々に接続された多数の電流源のダイナミックエレメントマッチングが、それらのベース−エミッタ電圧間の差動電圧ΔＶ_ＢＥの敏感度を下げ、それらのコレクタ電流のランダムミスマッチを低減する。また、上述の温度検知回路において、サンプリングキャパシタのランダムミスマッチに対する、温度検知回路の敏感度を低減させるためにダイナミックエレメントマッチングが用いられている。

【0011】

しかしながら、ダイナミックエレメントマッチング法は多くの用例において広く用いられているが、それにもかかわらず、この手法は、多くの用例において適切とはいえない。その理由は、ダイナミックエレメントマッチングは典型的に高度に複雑であり、回路要素のコストが高く、回路の動作速度が遅く、対処が困難で且つ高コストとなるリップル信号やトーンを発生するからである。バンドギャップ電圧基準回路のための、様々な「曲率補正」回路及び手法が知られている。

【0012】

従って、上述の問題を解決し、生成されるバンドギャップ基準電圧のランダムなチップ間変動を実質的に低減するバンドギャップ基準電圧回路の必要性が存在している。

【発明の概要】

【0013】

簡単に説明すると、一実施形態によれば、本発明はバンドギャップ基準電圧（Ｖ_ＲＥＦ）を生成するための回路を提供する。この回路は第１の電流を第１の導体（ＮＯＤＥ１）へ供給し、第２の電流を第２の導体（ＮＯＤＥ２）へ供給するための回路要素（Ｉ_３×７）を含む。第１の導体は、デジタル信号（ＣＴＬ−ＶＢＥ）に応答して、それぞれ、複数のダイオード（Ｑ０×ｌ６）に継続的に結合され、第１の電流を選択されたダイオードへ継続的に流す。第２の導体は、現時点で第１の導体に結合されていないダイオードに結合される。ダイオードは、第１の導体に継続的に結合されて、第１の電流が、それぞれ、ダイオードに相対的に高いＶ_ＢＥ電圧を第１の導体に生成させ、第２の電流が、第１の導体に結合されていないダイオードに相対的に低いＶ_ＢＥ電圧を第２の導体に生成させるようにする。相対的に高い及び低いＶ_ＢＥ電圧は差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を提供し、これらが平均化されて、安定したバンドギャップ電圧（Ｖ_ＲＥＦ）を提供する。

【0014】

一実施形態において、本発明は、バンドギャップ基準生成回路（１２）を含むバンドギャップ電圧基準回路（１０）を提供する。バンドギャップ基準生成回路（１２）は第１の電流を第１の導体（ＮＯＤＥ１）に提供し、第２の電流を第２の導体（ＮＯＤＥ２）に提供するための電流源回路要素（Ｉ_３×７）を含む。複数のダイオード（Ｑ０×ｌ６）の各々が、第１の基準電圧（Ｖ_ＳＳ）に結合されるカソード端子を有する。スイッチの第１のグループ（ＭＮ７×ｌ６）が、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、第１の導体（ＮＯＤＥ１）を、それぞれ、ダイオード（Ｑ０×ｌ６）のアノード端子に選択的に結合して、第１の電流を、選択されたダイオード（Ｑ０）へ流す。スイッチの第２のグループ（ＭＮ４×ｌ６）が、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、第２の導体（ＮＯＤＥ２）を、第１の導体（ＮＯＤＥ１）に選択的に結合されていないダイオード（Ｑ０×ｌ６）のアノード端子へ選択的に結合して、第２の電流を、第１の導体（ＮＯＤＥ１）に選択的に結合されていないダイオード（Ｑ０×ｌ６）へ流しそれらの間で共有させる。第１の制御信号（ＣＴＬ−ＶＢＥ）は、ダイオード（Ｑ０×ｌ６）を第１の導体（ＮＯＤＥ１）に継続的に結合させる値を有し、それにより、第１の電流がそれぞれダイオード（Ｑ０×ｌ６）に、対応する相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）を第１の導体（ＮＯＤＥ１）に生成させ、第２の電流が第１の導体（ＮＯＤＥ１）に結合されていないダイオード（Ｑ０×ｌ６）に、対応する相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を第２の導体（ＮＯＤＥ２）へ生成させるようにする。各相対的に高いＶ_ＢＥ電圧と対応する相対的に低いＶ_ＢＥ電圧との間の差は、対応するΔＶ_ＢＥ電圧に等しい。相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）をサンプリングするためのサンプリング回路要素（３５）が動作して差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を生成する。サンプリング回路要素（３５）の第１（１６）及び第２（１７）の出力導体によって結合される平均化回路要素（３０）が、差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を受け取り、継続的差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を平均化するよう動作して、安定したバンドギャップ電圧（Ｖ_ＲＥＦ）を提供する。上述の実施形態において、スイッチコントローラ（２０）が第１の制御信号（ＣＴＬ−ＶＢＥ）を生成する。

【0015】

一実施形態において、各ダイオードはＮＰＮダイオード接続トランジスタである。各アノード端子はダイオード接続トランジスタのコレクタを含み、各カソード端子はダイオード接続トランジスタのエミッタを含む。電流源回路要素は、各々が単位電流（Ｉ_３）を提供する複数の単位電流源（Ｉ_３×７）を含み、ダイオード接続トランジスタ（Ｑ０×ｌ６）の各々は単位トランジスタ（Ｑ０）である。バンドギャップ電圧基準生成回路（１２）は、第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）に応答して、第１の導体（ＮＯＤＥ１）を、それぞれ、単位電流源（Ｉ_３×７）に選択的に結合して、第１の電流を生成するためのスイッチの第３のグループ（ＭＰ０×７）を含み、また第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）に応答して、第２の導体（ＮＯＤＥ２）を、第１の導体（ＮＯＤＥ１）に選択的に結合されていない単位電流源（Ｉ_３×７）に選択的に結合して、第２の電流を生成するためのスイッチの第４のグループ（ＭＰ２×７）も含む。第３の導体（１８）が、第１のグループのスイッチ（ＭＮ７×ｌ６）、第２のグループのスイッチ（ＭＮ４×ｌ６）、第５のグループのスイッチ（ＭＮ５×ｌ６）、及び第６のグループのスイッチ（ＭＮ０×ｌ６）に結合される。第５のグループのスイッチ（ＭＮ５×ｌ６）は、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、第４の導体（ＮＯＤＥ ＰＴＡＴＰ）を第３の導体（１８）に結合して、第１のグループ（ＭＮ７×ｌ６）のトランジスタの電圧降下エラーを回避し、また第６のグループのスイッチ（ＭＮ０×ｌ６）は、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、第５の導体（ＮＯＤＥ ＰＴＡＴＮ）を第３の導体（１８）に結合して、第２のグループのトランジスタ（ＭＮ４×ｌ６）の電圧降下エラーを回避する。

【0016】

上述の実施形態において、スイッチコントローラ（２０）が、第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）を生成し、それによって単位電流源（Ｉ_３×７）が第２の導体（ＮＯＤＥ２）に継続的に結合されて、相対的に低いＶ_ＢＥ電圧を第２の導体（ＮＯＤＥ２）へ生成するようにし、また第２の導体（ＮＯＤＥ２）に連結されていない単位電流源（Ｉ_３×７）が、相対的に高いＶ_ＢＥ電圧を第１の導体（ＮＯＤＥ１）へ生成し、それによってΔＶ_ＢＥ電圧が生成されるようにする。

【0017】

上述の実施形態において、サンプリング回路要素（３５）は、第１の出力電荷（Ｑ_ＣＡ）及び第２の出力電荷（Ｑ_ＣＢ）を生成するため、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）をサンプリングするための、サンプリングキャパシタの第１のグループ（Ｃ２×ｌ０）及びサンプリングキャパシタの第２のグループ（Ｃ３×ｌ０）を含む。第１（Ｑ_ＣＡ）及び第２（Ｑ_ＣＢ）の出力電荷は、平均化回路要素（３０）へ入力として印加され、対応する第１（Ｑ_ＣＡ）及び第２（Ｑ_ＣＢ）出力電荷の間の差は、それぞれ、差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）に等しい。

【0018】

一実施形態において、トランジスタは単位トランジスタ（Ｑ０）であり、単位トランジスタ（Ｑ０ｌ６）の数（Ｎ）は１６に等しい。一実施形態において、トランジスタは単位トランジスタ（Ｑ０）であり、単位トランジスタ（Ｑ０×ｌ６）の数（Ｎ）は１６に等しく、単位電流源（Ｉ_３×７）の数（Ｍ）は７に等しい。

【0019】

一実施形態において、スイッチコントローラ（２０）は、サンプリングキャパシタの第１のグループ（Ｃ２×ｌ０）及び第２のグループ（Ｃ３×ｌ０）のサンプリングキャパシタに結合された種々のスイッチへの制御入力として、複数のデジタル制御信号を生成して、サンプリングキャパシタの第１のグループ（Ｃ２×ｌ０）及び第２のグループ（Ｃ３×ｌ０）の各々のサンプリングキャパシタを、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）の各サンプリングに対して、所定の回数（Ｌ＝５）ローテーションさせる。

【0020】

一実施形態において、サンプリング回路要素（３５）は、第１のトリミングキャパシタ（Ｃ１）を含み、第１のトリミングキャパシタ（Ｃ１）は、第１のデジタルトリム信号（ＣＴＬ−ＴＲＰＡ）に応答して、第１のスイッチ（ＭＮ１５）によって第４の導体（ＮＯＤＥ ＰＴＡＴＰ）に結合され、また、第２のデジタルトリム信号（ＣＴＬ−ＴＲＮＡ）に応答して、第２のスイッチ（ＭＮ１２）によって第５の導体（ＮＯＤＥ ＰＴＡＴＮ）に結合される。また、サンプリング回路要素（３５）は、第２のトリミングキャパシタ（Ｃ０）を含み、第２のトリミングキャパシタ（Ｃ０）は、第３のデジタルトリム信号（ＣＴＬ−ＴＲＰＢ）に応答して、第３のスイッチ（ＭＮ１０）によって第４の導体（ＮＯＤＥ ＰＴＡＴＰ）に結合され、第４のデジタルトリム信号（ＣＴＬ−ＴＲＮＢ）に応答して、第４のスイッチ（ＭＮ１１）によって第５の導体（ＮＯＤＥ ＰＴＡＴＮ）に結合される。

【0021】

一実施形態において、サンプリング回路要素（３５）の第１（１６）及び第２（１７）の出力導体に曲率補正電荷を生成して、差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）の曲率を補正するように、曲率補正回路要素（４２）が結合される。

【0022】

一実施形態において、バンドギャップ基準生成回路（１２）は、各々が第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に結合される入力と、第２（ＭＮ４×ｌ６）及び第６（ＭＮ０×ｌ６）のグループの対応するスイッチの制御端子に結合される出力とを有するインバータの第１のグループ（ＩＮＶ９×ｌ６）を含む。第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）は、第１のグループ（ＭＮ７×ｌ６）及び第５のグループ（ＭＮ５×ｌ６）の対応するスイッチの制御端子に直接結合される。また、バンドギャップ基準生成回路（１２）は、各々が第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）に結合される入力と、第４のグループ（ＭＰ２×７）の対応するスイッチの制御端子に結合される出力とを有するインバータの第２のグループ（ＩＮＶ０×７）を含む。第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）は、第３のグループ（ＭＰ０×７）のスイッチの制御端子に直接結合される。

【0023】

一実施形態において、本発明は、バンドギャップ基準電圧（Ｖ_ＲＥＦ）を生成するための方法を提供する。この方法は、第１の電流を第１の導体（ＮＯＤＥ１）に供給し、第２の電流を第２の導体（ＮＯＤＥ２）に供給すること、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）の継続的値に応答して、第１の導体（ＮＯＤＥ１）を、それぞれ、複数のダイオード（Ｑ０×ｌ６）のアノード端子に継続的に結合して、第１の電流をそれぞれダイオード（Ｑ０）に継続的に流すこと、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）のそれぞれ継続的値に応答して、第２の導体（ＮＯＤＥ２）を、第１の導体（ＮＯＤＥ１）に選択的に結合されていないダイオードの継続的なグループ（Ｑ０×ｌ６）のアノード端子に継続的に結合して、第２の電流を、それぞれ、グループの各々のダイオード（Ｑ０×ｌ６）に流しそれらの間で共有させること、第１の電流が、それぞれ、ダイオード（Ｑ０×ｌ６）が対応する相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）を第１の導体（ＮＯＤＥ１）に継続的に生成させ、第２の電流が、第１の導体（ＮＯＤＥ１）に選択的に結合されていないダイオード（Ｑ０×ｌ６）の継続的なグループが対応する相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を第２の導体（ＮＯＤＥ２）に継続的に生成させ、各相対的に高いＶ_ＢＥ電圧と対応する相対的に低いＶ_ＢＥ電圧との間の差が、対応するΔＶ_ＢＥ電圧に等しいこと、対応する差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を生成するように、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を継続的にサンプリングすること、及び、安定したバンドギャップ電圧（Ｖ_ＲＥＦ）を提供するように、継続的差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を平均化することを含む。

【0024】

一実施形態において、各ダイオードがＮＰＮダイオード接続トランジスタであり、各アノード端子が、ダイオード接続トランジスタのコレクタを含み、各カソード端子がダイオード接続トランジスタのエミッタを含み、ダイオード接続トランジスタ（Ｑ０×ｌ６）の各々が、単位トランジスタ（Ｑ０）である。この方法は、第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）の継続的値に応答して、第１の導体（ＮＯＤＥ１）をそれぞれ複数の単位電流源（Ｉ_３×７）に継続的に結合して第１の電流を生成することを含み、また、この方法は、第２のデジタル制御信号（ＣＴＬ−ＩＳＯＵＲＣＥ）の継続的値に応答して、第２の導体（ＮＯＤＥ２）を、第１の導体（ＮＯＤＥ１）に選択的に結合されていない単位電流源（Ｉ_３×７）に継続的に結合して第２の電流を生成することを含む。

【0025】

一実施形態において、この方法は、スイッチコントローラ（２０）を動作させて、第１（ＣＴＬ−ＶＢＥ）及び第２（ＣＴＬ−ＩＳＯＵＲＣＥ）のデジタル制御信号を生成し、それによって単位電流源（Ｉ_３×７）が第２の導体（ＮＯＤＥ２）に継続的に結合されて、相対的に低いＶ_ＢＥ電圧を第２の導体（ＮＯＤＥ２）へ生成するようにし、また第２の導体（ＮＯＤＥ２）に結合されていない単位電流源（Ｉ_３×７）が相対的に高いＶ_ＢＥ電圧を第１の導体（ＮＯＤＥ１）へ生成し、それによって、ΔＶ_ＢＥ電圧を生成するようにすることを含む。

【0026】

一実施形態において、この方法は、サンプリング回路要素（３５）を動作させて、対応する相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を継続的に受け取り、対応する差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）の継続的値を生成することを含み、スイッチコントローラ（２０）が、複数のデジタル制御信号を、サンプリングキャパシタの第１グループ（Ｃ２×ｌ０）及び第２グループ（Ｃ３×ｌ０）に結合される種々のスイッチを制御するための入力として生成して、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）の各値の各サンプリングに対し、第１のグループのサンプリングキャパシタ（Ｃ２×ｌ０）を所定の回数（Ｌ＝５）ローテーションし、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）の各値の各サンプリングに対し、第２のグループのサンプリングキャパシタ（Ｃ３×ｌ０）を所定の回数（Ｌ＝５）ローテーションするようにする。

【0027】

一実施形態において、本発明は、バンドギャップ基準電圧 （Ｖ_ＲＥＦ）を生成するための回路を提供する。この回路は、第１の電流を第１の導体（ＮＯＤＥ１）へ供給し、第２の電流を第２の導体（ＮＯＤＥ２）へ供給するための手段（Ｉ_３×７）、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、それぞれ、第１の電流を選択されたダイオード接続トランジスタ（Ｑ０）に継続的に流すように、第１の導体（ＮＯＤＥ１）を複数のバイポーラダイオード接続トランジスタ（Ｑ０×ｌ６）のコレクタに継続的に結合するための手段（ＭＮ７×ｌ６）、第１のデジタル制御信号（ＣＴＬ−ＶＢＥ）に応答して、第２の電流を、第１の導体（ＮＯＤＥ１）に選択的に結合されていないトランジスタ（Ｑ０×ｌ６）に流しそれらの間で共有させるように、第２の導体（ＮＯＤＥ２）を、第１の導体（ＮＯＤＥ１）に現時点で選択的に結合されていないダイオード接続トランジスタ（Ｑ０×ｌ６）のコレクタに継続的に結合するための手段（ＭＮ４×ｌ６）、トランジスタ（Ｑ０×ｌ６）が第１の導体（ＮＯＤＥ１）に継続的に結合されて、第１の電流が、それぞれ、トランジスタ（Ｑ０×ｌ６）に、対応する相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）を第１の導体（ＮＯＤＥ１）に生成させ、第２の電流が、第１の導体（ＮＯＤＥ１）に結合されていないトランジスタ（Ｑ０×ｌ６）の組に、対応する相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を第２の導体（ＮＯＤＥ２）に生成させ、相対的に高いＶ_ＢＥ電圧と対応する相対的に低いＶ_ＢＥ電圧との間の差が対応するΔＶ_ＢＥ電圧に等しいように、第１の制御信号（ＣＴＬ−ＶＢＥ）を生成するための手段（２０）、対応する差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を生成するように、相対的に高いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＰ}）及び相対的に低いＶ_ＢＥ電圧（Ｖ_{ＰＴＡＴＮ}）を継続的にサンプリングするための手段（３５）、及び、安定したバンドギャップ電圧（Ｖ_ＲＥＦ）を提供するように継続的差動バンドギャップ電荷（Ｑ_ＣＡ−Ｑ_ＣＢ）を平均化するための手段（３０）を含む。

【図面の簡単な説明】

【0028】

例示の実施形態を付属の図面を参照して説明する。

【図1A】従来のバンドギャップ電圧基準回路の概略図である。

【0029】

【図1B】米国特許第７，５１１，６４８号の図６の複製であり、既知の積分器及びコンパレータ回路を示す。

【0030】

【図1C】米国特許第７，５０４，９７７号の図３ａの複製であり、バンドギャップ電圧基準回路をサンプリングするための既知のスイッチング回路要素を示す。

【0031】

【図2A】本発明のバンドギャップ電圧基準回路の概略図である。

【0032】

【図2B】図２Ａの回路要素及び積分器を含むバンドギャップ電圧基準回路のブロック図である。

【0033】

【図2C】図２Ａの制御信号を生成するスイッチコントローラのブロック図である。

【0034】

【図3】図２Ａの回路によって生成されたバンドギャップ電圧の曲率補正を提供するための回路の概略図である。

【発明を実施するための形態】

【0035】

図２Ａの構造、ブロック１２
図２Ａは、種々の回路構成要素のパラメータにおける通常変動による回路不精密性を低減するためにダイナミックエレメントマッチングを備えるバンドギャップ電圧基準システム１０を示す。電圧基準システム１０はバンドギャップ基準生成回路１２を含み、バンドギャップ基準生成回路１２の出力はダイナミックサンプリングシステム３５に結合される。この例では、基準生成回路１２は、まとめて「Ｉ_３×７」で示すＭ＝７の同一電流源Ｉ_３を含む。７個の電流源Ｉ_３の各々は、Ｖ_ＤＤに接続される一方の端子と、対応するＰチャネルトランジスタＭＰ０のソースに及び他の対応するＰチャネルトランジスタＭＰ２のソースに接続される他方の端子とを有する。７個のトランジスタＭＰ０は、まとめて「ＭＰ０×７」で示し、７個のトランジスタＭＰ２は、まとめて「ＭＰ２×７」で示す。トランジスタＭＰ０×７のゲートは、デジタル制御信号ＣＴＬ−ＩＳＯＵＲＣＥのＭ＝７ビットを伝送するバスのそれぞれ７個の導体に接続され、また、まとめて「ＩＮＶ０×７」で示す７個の対応するインバータの入力にそれぞれ接続される。７個のインバータＩＮＶ０×７の出力はそれぞれ７個のトランジスタＭＰ２×７のゲートに接続される。

【0036】

トランジスタＭＰ０×７のドレインは全て、「ＮＯＤＥ１」で示す単一の導体に接続され、トランジスタＭＰ２×７のドレインは全て、「ＮＯＤＥ２」で示す単一の導体に接続される。またＮＯＤＥ１は、まとめて「ＭＮ７×ｌ６」で示すＮ＝１６のＮチャネルトランジスタのドレインに結合され、そのゲートは、デジタル信号ＣＴＬ−ＶＢＥを伝送するバスの、それぞれ、Ｎ＝１６の導体に結合される。また、トランジスタＭＮ７×ｌ６のゲートは、「ＩＮＶ９×ｌ６」で示すＮ＝１６のインバータの入力に接続される。ＮＯＤＥ２は、まとめて「ＭＮ４×ｌ６」で示す１６個のＮチャネルトランジスタのドレインに接続され、そのゲートは、それぞれ、１６個のインバータＩＮＶ９×ｌ６の出力に接続される。１６個のトランジスタＭＮ７×ｌ６のそれぞれのソースは、中間バス１８のＮ＝１６の導体の対応する一つによって、まとめて「Ｑ０×ｌ６」で示す１６個のダイオード接続ＮＰＮトランジスタの対応する一つのコレクタ及びベース、まとめて「ＭＮ５×ｌ６」で示す１６個のＮチャネルトランジスタの対応する一つのドレイン、及びまとめて「ＭＮ０×ｌ６」で示す１６個のＮチャネルトランジスタの対応する一つのドレインに接続される。トランジスタＱ０×ｌ６のエミッタはＶ_ＳＳに接続される。トランジスタＱ０×ｌ６の各々は「単位エミッタ面積」を有する「単位トランジスタ」である。

【0037】

７−ビットバスＣＴＬ−ＩＳＯＵＲＣＥは、７個の電流源Ｉ_３のローテーションを制御して、各々が順に、ＮＯＤＥ２を介して１５個の並列ダイオード接続トランジスタＱ０へ流れる単一のトランジスタ電流源Ｉ_３になり、一方、他の６個の電流源Ｉ_３がＮＯＤＥ１を介して単一のダイオード接続トランジスタＱ０へ流れる。バスＣＴＬ−ＶＢＥは、スイッチＭＮ７×ｌ６及びＭＮ４×ｌ６を制御して、１５個のダイオード接続トランジスタＱ０がＮＯＤＥ２に現時点で接続され、１個の単一の「ローテーションされた」トランジスタＱ０がＮＯＤＥ１に現時点で接続されるようにする。６個のＩ_３×７単位電流源の各々一つのローテーションは、ＣＴＬ−ＩＳＯＵＲＣＥの６ビットを「０」に設定し、残りの１ビットを「１」に設定することによって達成され、それによって、６×Ｉ_３に等しい大電流がＮＯＤＥ１を介して単一のダイオード接続トランジスタＱ０の相対的に小さい単位エミッタ面積に流れるようにする。デジタル信号ＣＴＬ−ＩＳＯＵＲＣＥの「ｌ」によって、ＰチャネルトランジスタＭＰ０×７がオフにされると、インバータＩＮＶ０×７は、ＰチャネルトランジスタＭＰ２×７をオンにする。また、その逆も同様である（即ち、ＣＴＬ−ＩＳＯＵＲＣＥの「０」によってＰチャネルトランジスタＭＰ０×７がオンにされると、インバータＩＮＶ０×７がＰチャネルトランジスタＭＰ２×７をオフにする）。同様に、ＣＴＬ−ＶＢＥの「０」によって、ＮチャネルトランジスタＭＮ７×ｌ６及びＭＮ５×ｌ６がオフにされると、インバータＩＮＶ９×ｌ６はＮチャネルトランジスタＭＮ４×ｌ６及びＭＮ０×ｌ６をオンにし、以下同様に行われる。

【0038】

同様に、１６個のトランジスタＭＮ４×ｌ６のソースも中間バス１８の、それぞれ、対応する１６個の導体に接続される。トランジスタＭＮ５×ｌ６のソースは、ＮＯＤＥ ＰＴＡＴＰで示す単一の導体に接続され、トランジスタＭＮ０×ｌ６のソースは、ＮＯＤＥ ＰＴＡＴＮで示す単一の導体に接続される。ＮＯＤＥ ＰＴＡＴＰの電圧は、Ｖ_{ＰＴＡＴＰ}であり、ＮＯＤＥ ＰＴＡＴＮの電圧はＶ_{ＰＴＡＴＮ}である。

【0039】

付加的なスイッチＭＮ５×ｌ６及びＭＮ０×ｌ６はＣＴＬ−ＶＢＥによって制御され、単一のダイオード接続トランジスタＱ０をＮＯＤＥ ＰＴＡＴＰに接続し、他の１５個のダイオード接続トランジスタＱ０をＮＯＤＥ ＰＴＡＴＮに接続する。スイッチのこの配置は、電流源Ｉ_３×７とＱ０×ｌ６アレイのバイポーラトランジスタとの間の「強制−電流／検知−電圧接続」を提供し、後で説明するように、スイッチＭＮ７×ｌ６及びＭＮ４×ｌ６の電圧降下によるエラーを除去する。

【0040】

バスＣＴＬ−ＶＢＥは、Ｑ０×ｌ６アレイのバイポーラトランジスタの全てを、１度に１つずつ、継続的に「ローテーション」させるように制御されて、各々が順に、ＮＯＤＥｌから大電流６×Ｉ_３を吸収し、ＮＯＤＥ ＰＴＡＴＰに現れるＶ_ＢＥ電圧の値Ｖ_{ＰＴＡＴＰ}を生成する単一の単位トランジスタＱ０となる。その結果、６個の単位電流Ｉ_３に等しい相対的に大きい電流が中を流れるその１個のダイオード接続バイポーラトランジスタＱ０（単一の相対的に小さい総単位エミッタ面積のみを有する）は、ＮＯＤＥ ＰＴＡＴＰに接続され、相対的に高いＶ_ＢＥ電圧Ｖ_{ＰＴＡＴＰ}を生成する。単一の１単位電流のみが本質的に等しく分割されている合計１５の単位エミッタ面積を有する残りの１５個のバイポーラダイオード接続トランジスタＱ０は、ＮＯＤＥ ＰＴＡＴＮに接続されて、相対的に低いＶ_ＢＥ電圧Ｖ_{ＰＴＡＴＮ}を生成する。

【0041】

デジタル信号ＣＴＬ−ＩＳＯＵＲＣＥに応答して、電流源Ｉ_３×７の６個がＮＯＤＥｌに同時に結合され、電流源Ｉ_３×７の１つがＮＯＤＥ２に結合されて、電流源Ｉ_３×７からの総電流の大半（即ち、６×Ｉ_３）がＮＯＤＥｌへ、従って単一のダイオード接続トランジスタＱ０のコレクタ及びベースへ流れる。同時に、デジタル信号ＣＴＬ−ＶＢＥに応答して、ダイオード接続トランジスタＱ０×ｌ６の１５個がＮＯＤＥ２に結合され、ダイオード接続トランジスタＱ０×ｌ６の１つがＮＯＤＥｌに結合されて、電流源Ｉ_３×７からの全電流の非常に少量（即ち、ｌ×Ｉ_３）がＮＯＤＥ２へ流れ、従って、並列接続ダイオード接続トランジスタＱ０の他の１５個の間で本質的に等分に共有される。この結果、Ｖ_{ＰＴＡＴＰ}に等しい相対的に高いＶ_ＢＥ電圧及びＶ_{ＰＴＡＴＮ}に等しい相対的に低いＶ_ＢＥ電圧となる。このようにＮＯＤＥ ＰＴＡＴＰに第１のＣＴＡＴ Ｖ_ＢＥ電圧が存在し、ＮＯＤＥ ＰＴＡＴＮに第２のＣＴＡＴ Ｖ_ＢＥ電圧が存在する。同時に、Ｖ_{ＰＴＡＴＰ}とＶ_{ＰＴＡＴＮ}の間のＰＴＡＴ電圧差ΔＶ_ＢＥが存在する。電圧Ｖ_{ＰＴＡＴＰ}がＶ_{ＰＴＡＴＮ}とΔＶ_ＢＥの和であるため、バンドギャップ基準電圧をつくるために電圧Ｖ_{ＰＴＡＴＰ}を用いることはより都合がよい。２つのＶ_ＢＥ電圧Ｖ_{ＰＴＡＴＰ}とＶ_{ＰＴＡＴＮ}の間の差は、後述するようにサンプリングされるΔＶ_ＢＥ電圧である。

【0042】

このように、図２Ａに示すバンドギャップ電圧基準回路１０は、ダイオード接続ＮＰＮトランジスタＱ０のアレイ（１６素子アレイ、より一般的にはＮ素子アレイ）、及び電流源Ｉ_３のアレイ（７素子アレイ、より一般的にはＭ素子アレイ）に基づく。電流源Ｉ_３はスイッチＭＰ０×７及びＭＰ２×７を介してＮＯＤＥｌ及びＮＯＤＥ２に接続されて、６電流が、ＮＯＤＥｌを介して単一の単位トランジスタＱ０に流れ、１電流のみがＮＯＤＥ２を介して６個の並列単位トランジスタＱ０へ流れるようになる。これによって、バンドギャップ電圧基準回路１０の設計を容易に最適化することが可能になる。その理由は、ランダムミスマッチが単一の構成要素に依存しないからである。より大きいＶ_ＢＥ電圧が必要とされる場合、トランジスタの比が実質的に増大するが、生成される基準電圧のランダム変動は増大せず、実際には低減することも可能である。なぜなら、より多数のバイポーラトランジスタが使用され得るため、ランダム変動の量がバイポーラトランジスタの全体のアレイに依存するためである、これによって電圧基準回路におけるスケーリングから、ランダム変動量を切り離して、この２つが、ランダム変動が１つの単一の単位トランジスタに依存するような方式で関連しないようにする。
図２Ａの構造、ブロック３５

【0043】

図２Ａのサンプリング回路３５では、単位キャパシタＣ２×ｌ０、Ｃ３×ｌ０、Ｃ１及びＣ０のアレイを、ＭＮ４４×ｌ０、ＭＮ４５×ｌ０、ＭＮ４７×１０、ＭＮ５０×１０、ＭＮ５３×１０、ＭＮ５７×１０、ＭＮ８、ＭＮ９、ＭＮ１０、ＭＮ１１、ＭＮ１２、及びＭＮ１５を含むスイッチのアレイを用いて、Ｖ_{ＰＴＡＴＰ}、Ｖ_{ＰＴＡＴＮ}、及びＶ_ＳＳに結合することができる。

【0044】

図２Ａのサンプリングシステム３５はＮチャネルトランジスタＭＮ１５を含み、ＮチャネルトランジスタＭＮ１５は、ＮＯＤＥ ＰＴＡＴＰによってＮチャネルトランジスタＭＮ１０、「ＭＮ５７×１０」で示す１０個のＮチャネルトランジスタ、及び「ＭＮ５０×ｌ０」で示す１０個のＮチャネルトランジスタの各々のドレインに接続されるそのドレインを有する。トランジスタＭＮ１５のゲートは、デジタル制御信号ＣＴＬ−ＴＲＰＡ、及びＮＯＲゲート３１の一方の入力に接続される。トランジスタＭＮ１５のソースは、ＮチャネルトランジスタＭＮ１２のソース、ＮチャネルトランジスタＭＮ９のドレイン、及び、トリミングキャパシタＣ１の一方の端子に接続される。キャパシタＣ１の他方の端子は導体１６に接続される。トランジスタＭＮ１２のゲートはデジタル信号ＣＴＬ−ＴＲＮＡに接続され、ＮＯＲゲート３１の他方の入力に接続される。ＮＯＲゲート３１の出力はトランジスタＭＮ９のゲートに接続される。トランジスタＭＮ９のソースはＶ_ＳＳに接続される。トランジスタＭＮ１２のドレインは、ＮＯＤＥ ＰＴＡＴＮによって、ＮチャネルトランジスタＭＮ１１、「ＭＮ４７×ｌ０」で示す１０個のＮチャネルトランジスタ、及びＭＮ５３×ｌ０で示す１０個のＮチャネルトランジスタの各々のドレインに接続される。トランジスタＭＮ１０のゲートは、デジタル信号ＣＴＬ−ＴＲＰＢに、及びＮＯＲゲート３２の１つの入力に接続され、ＮＯＲゲート３２の出力はＮチャネルトランジスタＭＮ８のゲートに接続される。トランジスタＭＮ８のソースはＶ_ＳＳに接続される。トランジスタＭＮ１０のソースは、ＮチャネルトランジスタＭＮ１１のソース、トランジスタＭＮ８のドレイン、及びトリミングキャパシタＣ０の一方の端子に接続され、トリミングキャパシタＣ０の他方の端子は、導体１７に接続される。トランジスタＭＮ１１のゲートはデジタル信号ＣＴＬ−ＴＲＮＢに、及びＮＯＲゲート３２の他方の出力に接続される。

【0045】

１０個のトランジスタＭＮ５７×１０のゲートは、デジタル信号ＣＴＬ−ＰＴＡＴＰＡのそれぞれ１０ビットに、及び、それぞれ、「３３×１０」で示す１０個のＮＯＲゲートの各々の第１の入力に接続される。１０個のＮＯＲゲート３３×１０の出力は、それぞれ、「ＭＮ４５×ｌ０」で示す１０個のＮチャネルトランジスタのゲートに接続され、それらのは全てＶ_ＳＳに接続されるソースを有する。トランジスタＭＮ４５×１０のドレインは、それぞれ、トランジスタＭＮ５７×１０のソースに、及び「Ｃ２×ｌ０」で示す１０個のキャパシタの各々の一方の端子に接続され、またトランジスタＭＮ４７×ｌ０のソースにも接続される。キャパシタＣ２×ｌ０の各々の他方の端子は導体１６に接続される。

【0046】

１０個のトランジスタＭＮ４７×ｌ０のゲートは、デジタル信号ＣＴＬ−ＰＴＡＴＮＡのそれぞれ１０ビットに、及び、それぞれ、１０個のＮＯＲゲート３３×１０の各々の第２の入力に接続される。１０個のトランジスタＭＮ５０×１０のゲートは、デジタル信号ＣＴＬ−ＰＴＡＴＰＢのそれぞれ１０ビットに、及び、それぞれ、「３４×１０」で示す１０個のＮＯＲゲートの各々の第１の入力に接続される。１０個のＮＯＲゲート３４×１０の出力は、それぞれ、「ＭＮ４４×ｌ０」で示す１０個のＮチャネルトランジスタのゲートに接続され、それらは全てＶ_ＳＳに接続されるソースを有する。トランジスタＭＮ４４×ｌ０のドレインは、それぞれ、トランジスタＭＮ５０×１０のソース、及び「Ｃ３×ｌ０」で示す１０個のキャパシタの各々の一方の端子に、及びトランジスタＭＮ５３×１０のソースにも接続される。キャパシタＣ３×ｌ０の各々の他方の端子は、導体１７に接続される。１０個のトランジスタＭＮ５３×１０のゲートは、デジタル信号ＣＴＬ−ＰＴＡＴＮＢのそれぞれ１０ビットに、及び、それぞれ、１０個のＮＯＲゲート３４×１０の各々の第２の入力に接続される。

【0047】

図２Ａでは、キャパシタＣ２×ｌ０へサンプリングされたＶ_ＢＥ及びΔＶ_ＢＥ電圧は、図２Ｂに示すように、導体１６を介して積分器３０の第１の入力に伝送されている対応するバンドギャップ電荷Ｑ_ＣＡとなる。同時に、キャパシタＣ３×ｌ０へサンプリングされたＶ_ＢＥ及びΔＶ_ＢＥ電圧は、後述するように、導体１７を介して積分器３０の第２の入力に伝送される対応するバンドギャップ電荷Ｑ_ＣＢとなる。

【0048】

図２Ｂを参照すると、バンドギャップ電圧基準システム１０Ａが、図２Ａのバンドギャップ電圧基準システム１０を含み、差動バンドギャップ電荷Ｑ_ＣＡ−Ｑ_ＣＢが導体１６及び１７を介して分器３０に供給される。積分器３０は、図１Ｂに示す積分器３０と同じであってよい。１つの適用例では、図２Ｂの点線で示すように、バンドギャップ基準電圧システム１０Ａが入力電圧サンプリングシステム２２に結合されてもよい。その場合、積分器３０が外部差動入力電圧Ｖｉｎ^＋−Ｖｉｎ⁻のアナログデジタル変換に寄与するように、外部入力電圧Ｖｉｎ^＋及びＶｉｎ⁻をサンプリングすることによって得られた電荷は、電荷Ｑ_ＣＡ及びＱ_ＣＢとそれぞれ結合される。

【0049】

図２Ｃは、図２Ａの上述したデジタル制御信号全て、及び図３の後述する制御信号を生成するスイッチコントローラ２０を示す。このようなスイッチコントローラは、状態機械又は種々２進カウンタを用いる等の様々な方式で容易に実現可能である。
図２Ａの動作、ブロック１２

【0050】

任意の時間におけるＶ_ＢＥ及びΔＶ_ＢＥ電圧の値は、図１Ａに示す基本回路の場合と同様に、ミスマッチ、応力、及び欠陥に対して敏感である。図２Ａの回路において、上述の素子ミスマッチ、半導体チップ材料欠陥、温度変動、長期入力オフセット電圧ドリフト、及び機械的応力に対する敏感度を低減するのは、電流Ｉ_３×７及びバイポーラトランジスタＱ０×ｌ６のダイナミックエレメントマッチング「ローテーション」の利用である。敏感度を低減するために、制御バスＣＴＬ−ＩＳＯＵＲＣＥが各電流源Ｉ_３×７をローテーションさせて、各々を順にＮＯＤＥ１の単位電流源とし、制御バスＣＴＬ−ＶＢＥが各バイポーラトランジスタをローテーションさせて、各々を順にＮＯＤＥ ＰＴＡＴＰに接続された単位トランジスタとする。ローテーションは、単一のトランジスタＱ０と、その中を流れる（Ｍ−ｌ）×Ｉ_３に等しい電流との、Ｍ×Ｎの組合せが存在するように行われる。ここで、Ｍは単位電流源Ｉ_３の数であり、Ｎは単位ダイオード接続トランジスタＱ０の数である。

【0051】

図２Ｂのバンドギャップ電圧基準システム１０Ａの積分器３０が基準電圧Ｖ_ＲＥＦの新値を生成する必要がある度、差動バンドギャップ基準電荷Ｑ_ＣＡ−Ｑ_ＣＢの新値がサンプリングキャパシタＣ２×ｌ０及びＣ３×ｌ０によって先ずサンプリングされ、次に積分器３０の入力に伝送される。差動バンドギャップ電荷Ｑ_ＣＡ−Ｑ_ＣＢの新値は、現在の上述したＶ_ＢＥ及びΔＶ_ＢＥ電圧をサンプリングすることによって得られる。各サンプリングが、Ｉ_３×Ｍ電流、Ｑ０×Ｎダイオード接続バイポーラトランジスタ、及びＬ容量性サンプリング組み合わせの可能な組合せの、Ｍ×Ｎ×Ｌの全ての積分が実施されるまで、基準電圧Ｖ_ＲＥＦの新しい中間の又は瞬時の値を、図２Ｂの積分器３０の出力５に生成させ、それにより、サンプリングされたＶ_ＢＥ及びΔＶ_ＢＥ電圧の平均値を生成する。この例では、Ｍ＝７、Ｎ＝１６、及びＬ＝５である。

【0052】

全てのローテーションが完了し、差動バンドギャップ電荷Ｑ_ＣＡ−Ｑ_ＣＢの対応する値が積分されて、Ｖ_ＢＥ及びΔＶ_ＢＥの平均値が提供されると、結果の、積分器３０によって生成されるＶ_ＲＥＦの平均値は、バンドギャップ電圧基準回路１０Ａの内部構成要素のランダムミスマッチに対して相対的に敏感でなく、また温度、入力オフセット電圧の長期ドリフト、及びバンドギャップ基準電圧回路が形成される集積回路チップ内の機械的応力に対して相対的に敏感でない。

【0053】

差動バンドギャップ電荷Ｑ_ＣＡ−Ｑ_ＣＢの各新値を得るために、ＣＴＬ−ＶＢＥの次の値を提供することによってトランジスタＱ０×ｌ６の次の１つの付加的なローテーションが行われる。ＣＴＬ−ＩＳＯＵＲＣＥの次の値によって電流源Ｉ_３×７の別の１つの次の値が選択されて、ＮＯＤＥ２を介して他の１５個のトランジスタＱ０へ流れる。他の６個の電流源Ｉ_３は、ＮＯＤＥ１を介して、ローテーションされた単一のトランジスタＱ０へ流れる。次にＶ_ＢＥ及びΔＶ_ＢＥの新値の上述のサンプリングが行われて、Ｑ_ＣＡ−Ｑ_ＣＢの次の対応する値が積分器３０のための次の入力値として提供される。

【0054】

トランジスタＭＮ７及びＭＮ４のＩＲ電圧降下によるエラーを除去するために、上述の１６個のトランジスタＭＮ７と１６個のトランジスタＭＮ５、及びさらに、１６個のトランジスタＭＮ４と１６個のトランジスタＭＮ０が対で動作される。中を流れる６×Ｉ_３電流による各トランジスタＭＮ７の電圧降下は付加的なエラーを生成する。このエラーを回避するために、２組の１６個の対応するトランジスタＭＮ７×ｌ６及びＭＮ５×ｌ６が設けられる。この「二重スイッチ」配置によって、バイポーラトランジスタＱ０のＶ_ＢＥ電圧が直接検知されて、トランジスタＭＮ７×ｌ６のＩＲ降下による上述のエラーを除去する。ＭＮ７×ｌ６トランジスタの１つがオンにされると、即ち、イネーブルされると、そのトランジスタは、ＮＯＤＥ１から１６個のバイポーラダイオード接続トランジスタＱ０×ｌ６の１つのベース及びコレクタへの接続を提供し、同時に、選択された単一のトランジスタＱ０の電圧が、ＭＮ５×ｌ６を介してサンプリングシステム３５のキャパシタアレイへ提供される。選択された単一のダイオード接続トランジスタＱ０のコレクタ及びベースの電圧は、対応するトランジスタＭＮ５×ｌ６を介して、直接検知される。これは、トランジスタＭＮ５×ｌ６のソースは容量性負荷のみに接続されているため、その中を流れる電流が存在しないからである。（これは、対応するダイオード接続バイポーラトランジスタを強制検知することであると、考えることもできる。）トランジスタＭＮ４×ｌ６及びＭＮ０×ｌ６も、同様に機能して、１５個の対応するトランジスタＭＮ０×ｌ６によってＮＯＤＥ２に結合される残りの１５個のトランジスタＱ０×ｌ６のコレクタ及びベース電圧の直接検知を可能にする。これは、トランジスタＭＮ０×ｌ６のソースが容量性負荷にのみ接続されているので、それらの中を流れる電流が存在しないからである。
図２Ａ、サンプリングシステム３５の動作

【0055】

図２Ａの回路は、サンプリングシステム３５内に示された関連するサンプリングスイッチのアレイを用いることにより、サンプリングキャパシタＣ２×ｌ０の選択されたグループへＶ_{ＰＴＡＴＰ}を同時にサンプリングし、更にサンプリングキャパシタＣ３×ｌ０の選択されたグループへＶ_{ＰＴＡＴＮ}をサンプリングする（又はその逆を行う）ように動作する。例えば、ＣＴＬ−ＶＢＥによって特定の単位トランジスタＱ０が選択され、ＣＴＬ−ＩＳＯＵＲＣＥによって特定の単位電流ソースＩ_３が選択された後、デジタル信号ＣＴＬ−ＰＴＡＴＮＡ、ＣＴＬ−ＰＴＡＴＰＡ、ＣＴＬ−ＰＴＡＴＰＢ、及びＣＴＬ−ＰＴＡＴＮＢの適切な値によって、単位キャパシタＣ２×ｌ０及びＣ３×ｌ０の特定の組合せが選ばれて、結果の現在のＶ_ＢＥ及びΔＶ_ＢＥ電圧が適切にサンプリングされるようにする。このサンプリング回路３５の構造は、キャパシタＣ０、Ｃ１、Ｃ２×ｌ０、及びＣ３×ｌ０の各々の残された端子を電圧、Ｖ_{ＰＴＡＴＰ}、Ｖ_{ＰＴＡＴＮ}、及び接地のいずれか１つに接続させることができる。ＣＴＬ−ＰＴＡＴＰＡは、ＮチャネルトランジスタＭＮ５７×１０のゲートに印加される「ｌ」によって、選択された数のキャパシタＣ２×ｌ０をＶ_{ＰＴＡＴＰ}に接続し、ＣＴＬ−ＰＴＡＴＮＡは、ＮチャネルトランジスタＭＮ４７×１０のゲートに印加される「ｌ」によって、選択された数のキャパシタＣ２×ｌ０をＶ_{ＰＴＡＴＮ}に接続する。

【0056】

同様に、ＣＴＬ−ＰＴＡＴＰＢは、トランジスタＭＮ５０×ｌ０のゲートに印加される「ｌ」によって、選択された数のキャパシタＣ３×ｌ０をＶ_{ＰＴＡＴＰ}に接続し、ＣＴＬ−ＰＴＡＴＮＢは、トランジスタＭＮ５３×１０のゲートに印加される「ｌ」によって、選択された数のキャパシタＣ３×ｌ０をＶ_{ＰＴＡＴＮ}に接続する。なお、ＣＴＬ−ＰＴＡＴＮＡ及びＣＴＬ−ＰＴＡＴＰＡの対応するビットに「０」が存在する場合は、対応するＮＯＲゲート３３×１０の動作を反転させることによって、対応するサンプリングキャパシタＣ２×ｌ０の残された端子がＶ_ＳＳに接続されることに留意されたい。しかしながら、ＣＴＬ−ＰＴＡＴＮＡ及びＣＴＬ−ＰＴＡＴＰＡの対応するビットは、決して同時に「１」に等しくなることはない。なぜならＶ_{ＰＴＡＴＰ}をＶ_{ＰＴＡＴＮ}に短絡させることになるからである。同様に、ＣＴＬ−ＰＴＡＴＮＢ及びＣＴＬ−ＰＴＡＴＰＢの対応するビット上に「０」が存在する場合は、対応するＮＯＲゲート３４×１０の反転動作によって、対応するサンプリングキャパシタＣ３×ｌ０の残された端子がＶ_ＳＳに接続される。Ｖ_{ＰＴＡＴＰ}をＶ_{ＰＴＡＴＮ}に短絡させることをさけるために、ＣＴＬ−ＰＴＡＴＮＢ及びＣＴＬ−ＰＴＡＴＰＢの対応するビットは、決して同時に「１」に等しく設定されることはない。

【0057】

なお、ノード１６及び１７の電圧は、Ｖ_ＳＳに関して、積分器３０のコモンモード電圧を含んでおり、導体１６と１７の間の差動電圧はゼロである（積分器３０が理想積分器である場合）ことに留意されたい。差動バンドギャップ電荷Ｑ_ＣＡ−Ｑ_ＣＢは、導体１６及び１７を介して、積分器３０（図２Ｂ）の入力に効率的に伝送される。この電荷は、導体１６及び１７の電圧を変化させる傾向があるが、積分器３０は、導体１６及び１７を介して電荷を、図２Ｂの積分器３０のフィードバックループの中に存在する（図示せず）積分キャパシタ（例えば、図１Ｃの積分キャパシタ４４０ａ及び４４０ｂなど）へ移動させることによって、応答する。キャパシタＣ２×ｌ０及びＣ３×ｌ０、更に図２ＡのトリミングキャパシタＣ０及びＣ１は、積分器３０の入力キャパシタとして機能して、中間差動基準電荷値Ｑ_ＣＡ−Ｑ_ＣＢのシーケンスの積分又は平均化を行う。

【0058】

バンドギャップ電圧基準回路１０Ａ（図２Ｂ）の各サイクルは、２つのフェーズ（図１Ｃの引用元である従来技術の米国特許第７，５０４，９７７号に記載されている）に関与する。第１のフェーズは「オートゼロフェーズ」（積分器３０のオフセット電圧の全てにオートゼロを実施するためのフェーズ）と称することができ、第２のフェーズは、「積分フェーズ」と称することができる。キャパシタＣ２×ｌ０及びＣ３×ｌ０の各々を、Ｖ_{ＰＴＡＴＰ}とＶ_{ＰＴＡＴＮ}との間のΔＶ_ＢＥ電圧、又はＶ_{ＰＴＡＴＰ}とＶ_ＳＳとの間のＶ_ＢＥ電圧をサンプリングするために用いることができる。

【0059】

例えば、各サイクルの間、キャパシタＣ２×ｌ０又はＣ３×ｌ０の幾つかはＶ_ＢＥ電圧をサンプリングするために用いられ、そのグループの残りのキャパシタはΔＶ_ＢＥ電圧をサンプリングするために用いられる。この例では、各対に１つのＣ２サンプリングキャパシタと１つのＣ３サンプリングキャパシタを含む２対のキャパシタが、Ｖ_ＢＥ電圧をサンプリングするために用いられ、８対がΔＶ_ＢＥ電圧をサンプリングするために用いられる。第１のフェーズ中、本質的に同時に（１）１０個のキャパシタＣ２×ｌ０全ての残された端子がＶ_{ＰＴＡＴＰ}に接続され、（２）８個のキャパシタＣ３の残された端子がＶ_{ＰＴＡＴＮ}に接続され、そして（３）２個のキャパシタＣ３の残された端子が接地に接続される。

【0060】

次に、第２のフェーズの間、８個のサンプリングキャパシタＣ２の残された端子が前フェーズのＶ_{ＰＴＡＴＰ}電圧から、Ｖ_{ＰＴＡＴＮ}に変わるように、種々のトランジスタスイッチの状態が変えられる。これは、導体１６への電荷伝送がΔＶ_ＢＥ電圧の８×Ｃ２倍、即ち、８単位キャパシタンス倍を表わすことを意味する。他の２個のキャパシタＣ２の残された端子は、Ｖ_{ＰＴＡＴＰ}からＶ_ＳＳになる。これは、他の２個のキャパシタＣ２に対し、導体１６で伝送される電荷Ｑ_ＣＡは、Ｖ_ＢＥ電圧の２×Ｃ２倍、即ち、２単位キャパシタンス倍に対応する電荷の伝送を表わすことを意味する。

【0061】

同じ第２のフェーズの間、１０個のキャパシタＣ３×ｌ０全ての残された端子はＶ_{ＰＴＡＴＰ}に変わる。従って前フェーズで接地に接続されていた２個のキャパシタＣ３は、現在はＶ_{ＰＴＡＴＰ}に変わり、その結果、２倍のＣ３を乗じた電荷が、これらの２個のキャパシタから導体１７へ伝送される。これはＶ_ＢＥ電圧Ｖ_{ＰＴＡＴＰ}を表わす。Ｖ_{ＰＴＡＴＮ}に接続されていて、現在はＶ_{ＰＴＡＴＰ}に変わった他の８個の単位キャパシタＣ３は、ΔＶ_ＢＥ電圧の８×Ｃ３倍に対応する電荷の伝送を表わす。導体１６はより負の電圧方向へ移動し、ΔＶ_ＢＥ及びＶ_ＢＥを表わす電荷が一方向で導体１６へ伝送される。同様にΔＶ_ＢＥ及びＶ_ＢＥを表わす電荷が逆方向で導体１７へ伝送される。このようにＶ_ＲＥＦの中間値を表わす差動電荷が導体１６及び１７に伝送される。この差動電荷は積分されるか、或いは図２Ｂの積分器３０のフィードバックキャパシタ（例えば、図１Ｃの積分器３０の積分フィードバックキャパシタ４４０ａ及び４４０ｂなど）へ伝送される。

【0062】

なお、上述の図１Ｂ（米国特許第７，５１１，６４８号の図６と同じもの）は、バイポーラ「バンドギャップ」トランジスタＭＮ０及びＭＮ１、スイッチＳＷ１及びＳＷ２、及びキャパシタＣ０及びＣ１を備える類似のバンドギャップ基準回路を示すことに留意されたい。図１ＢのトランジスタＭＮ０及びＭＮ１は、図２Ａのそれぞれ１個のＱ０トランジスタ及び１５個のＱ０トランジスタに類似している。図１ＢのキャパシタＣ０及びＣ１は、図２ＡのサンプリングキャパシタＣ２×ｌ０及びＣ３×ｌ０に対応する。また、先に説明した図１Ｃ（上述の米国特許第７，５０４，９７７号の図３ａと同じもの）では、キャパシタ４３２ａ及び４３２ｂは図２ＡのそれぞれキャパシタＣ２及びＣ３に対応し、導体４８４及び４８５は図２Ａのそれぞれ導体１６及び１７に対応する。

【0063】

このように、Ｖ_{ＰＴＡＴＰ}が第１のＶ_ＢＥ電圧としてサンプリングされ、Ｖ_{ＰＴＡＴＮ}が第２のＶ_ＢＥ電圧としてサンプリングされ、Ｖ_{ＰＴＡＴＰ}とＶ_{ＰＴＡＴＮ}との間の差がΔＶ_ＢＥ電圧に等しい。Ｖ_{ＰＴＡＴＰ}及びＶ_{ＰＴＡＴＮ}の両方が「Ｖ_ＢＥ電圧」である。その理由は、それがダイオード接続バイポーラトランジスタＱ０×ｌ６の種々の組合せを介して、単位電流Ｉ_３×７の上述の組合せを強制的に行い、結果のそのエミッタ−コレクタ間電圧を直接検知することによって得られたものであるからである。Ｖ_{ＰＴＡＴＰ}とＶ_{ＰＴＡＴＮ}との間の差は、ΔＶ_ＢＥに等しいため、Ｖ_{ＰＴＡＴＰ}がＶ_{ＰＴＡＴＮ}に前述のΔＶ_ＢＥ電圧に加えたものに等しく、従ってΔＶ_ＢＥ成分を含んでいるので、Ｖ_{ＰＴＡＴＰ}をサンプリングするだけでよいので都合がよい。

【0064】

図２Ｂに示すような外部入力電圧のサンプリングがない場合、積分器３０は本質的にローパスフィルタとして動作し、差動電荷Ｑ_ＣＡ−Ｑ_ＣＢが各サイクル毎に積分され、各積分サイクル中、積分器３０はその積分キャパシタから幾らかの電荷を失う。ある時間期間で、この積分は、基準電圧Ｖ_ＲＥＦの平均値をもたらす。しかしながら、図２Ｂに示すように積分器３０が外部入力電圧Ｖ_ＩＮ^＋−Ｖ_ＩＮ⁻を積分する場合、コンパレータ（図１Ｂのコンパレータ２２など）が切り替わると、積分器３０はサンプリングされた外部入力電圧を積分すると共に、次のサイクルで基準電圧を逆方向に積分する。

【0065】

図２Ｂを再び参照すると、バンドギャップ基準電圧回路１０Ａの１つの適用例は、図２Ｂに点線で示すように、外部入力電圧サンプリングシステム２２と共に使用することである。図２Ａのサンプリングシステム３５は次にバンドギャップ基準生成器１２によって生成されるバンドギャップ基準電圧Ｖ_ＢＥ＋ΔＶ_ＢＥを表わす差動基準電荷Ｑ_ＣＡ−Ｑ_ＣＢをサンプリングするように動作し、同様のサンプリングシステム（図示せず）が外部差動入力電圧Ｖｉｎ^＋−Ｖｉｎ⁻を表わす差動基準電荷をサンプリングする。これについては図１Ｃに概要が示され、上述の、参照として採り込まれている米国特許第７，５０４，９７７号に記載されている。測定される外部電圧は各サイクル毎にサンプリングされ、コンパレータが状態を１つの方向に又は他の方向に切り替えると、図２Ａのバンドギャップ基準生成器１２によって生成されるバンドギャップ基準電荷Ｑ_ＣＡ−Ｑ_ＣＢが、外部入力電圧を表わす電荷とともに積分される。図１Ｃでは、基準電圧及びスイッチ４０４、４０６、４０８、４０２、及びキャパシタ４３２ａ及び４３２ｂが外部基準電圧のサンプリングシステムに含まれ、Ｖｉｎ^＋及びＶｉｎ⁻で構成される外部差動入力電圧は、スイッチ４２４ａ、４２２ａ、４２２ｂ、４２４ｂ、及びキャパシタ４３０ａ及び４３０ｂと共に機能する。

【0066】

上述の単位トリミングキャパシタＣ０及びＣ１は、生成された基準電圧Ｖ_ＲＥＦをトリミングするために用いられる。単位トリミングキャパシタＣ０及びＣ１の対は、トリミングされた値を持つキャパシタ対として、或いは、幾つかのサイクルのみに用いられ他のサイクルでは用いられない（即ち、時分割モードの）単位キャパシタ対としてのいずれかとして機能することができる。トリミングキャパシタＣ１及びＣ０は、各々１単位キャパシタンスから成り、それぞれ、サンプリングキャパシタＣ２×ｌ０及びＣ３×ｌ０に並列に接続され得る。Ｃ１及びＣ０の両方がトリミング可能なキャパシタンスである場合、それらは各々単位キャパシタンスの半分に等しくてよく、ΔＶ_ＢＥ及びＶ_ＢＥ電圧の対応するサンプリングされる量は、ある温度範囲に亘って、一定の値の基準出力電圧Ｖ_ＲＥＦを達成するように調整されてもよい。代替として、Ｃ１及びＣ０がトリミング不可能なキャパシタである場合、それらを一部分の時間用いることによって、事実上、トリミング可能であるように用いてもよい。

【0067】

図３は、図２Ａの電圧基準回路１０の曲率補正を提供する回路４０を示す。回路４０は曲率補正回路４２を含み、その出力はサンプリング回路４４の入力に印加される。曲率補正回路４２は、ＰＴＡＴ電流Ｉ_ＰＴＡＴを受け取るように接続されるソースを有するＰチャネルトランジスタＭＰ２３及びＭＰ２４を含み、またＣＴＡＴ電流Ｉ_ＣＴＡＴを受け取るように接続されるソースを有するＰチャネルトランジスタＭＰ２５及びＭＰ２６を含む。トランジスタＭＰ２３及びＭＰ２５のゲートは、デジタル信号ＣＴＬ−ＣＣを伝導する導体４５に接続される。トランジスタＭＰ２４及びＭＰ２６のゲートは、導体４６によってインバータＩＮＶ１１の出力に接続され、それらの入力は導体４５に接続される。トランジスタＭＰ２３及びＭＰ２６のドレインは、導体４１によって、ダイオード接続ＮＰＮトランジスタＱｌのコレクタ及びベースに接続され、トランジスタＱｌは、Ｖ_ＳＳに接続されるエミッタを有する。トランジスタＭＰ２４及びＭＰ２５のドレインは、導体４３によってダイオード接続ＮＰＮトランジスタＱ２のコレクタ及びベースに接続され、トランジスタＱ２は、Ｖ_ＳＳに接続されるエミッタを有する。導体４１に電圧Ｖ_ＣＣＰが生成され、導体４３に電圧Ｖ_ＣＣＮが生成される。

【0068】

図３のサンプリング回路４４は、導体４１に接続されたドレインを有するＮチャネルトランジスタＭＮ１６を含み、また導体４３に接続されたドレインを有し、導体４７によってトランジスタＭＮ１６のソース、ＮチャネルトランジスタＭＮ１８のドレイン、及び調整可能なキャパシタＣ６の一方の端子に接続されたソースとを有するＮチャネルトランジスタＭＮ１７を含む。調整可能なキャパシタＣ６の他方の端子は図２ＡのＱ_ＣＡ導体１６に接続される。トランジスタＭＮ１６のゲートは、導体５４によって、デジタル信号ＣＴＬ−ＣＣＰＡに及びＮＯＲゲート５０の１つの入力に接続される。ＮＯＲゲート５０の出力は、トランジスタＭＮ１８のゲートに接続され、トランジスタＭＮ１８のソースはＶ_ＳＳに接続される。ＮＯＲゲート５０の他方の入力は導体５３によって、トランジスタＭＮ１７のゲートに及びデジタル信号ＣＴＬ−ＣＣＮＡに接続される。同様に、サンプリング回路４４は、導体４１に接続されたドレインを有するＮチャネルトランジスタＭＮ１５を含み、また、導体４３に接続されたドレインと、導体４８によってトランジスタＭＮ１５のソース、ＮチャネルトランジスタＭＮ１９のドレイン、及び調整可能なキャパシタＣ５の一方の端子に接続されたソースとを有するＮチャネルトランジスタＭＮ１４を含む。調整可能なキャパシタＣ５の他方の端子は、図２ＡのＱ_ＣＢ導体１７に接続される。トランジスタＭＮ１５のゲートは、導体５５によってデジタル信号ＣＴＬ−ＣＣＰＢに接続され、ＮＯＲゲート５１の１つの入力に接続される。ＮＯＲゲート５１の出力は、トランジスタＭＮ１９のゲートに接続され、トランジスタＭＮ１９のソースはＶ_ＳＳに接続される。ＮＯＲゲート５１の他の入力は導体５６によってトランジスタＭＮ１４のゲートに接続され、デジタル信号ＣＴＬ−ＣＣＮＢに接続される。

【0069】

図３のブロック４２では、２個の電流源（図示せず）は、２個のダイオード接続トランジスタＱｌ及びＱ２へ印加される２つの電流Ｉ_ＰＴＡＴ及びＩ_ＣＴＡＴを供給する。結果の曲率補正電圧が、対のキャパシタＣ５及びＣ６によってサンプリングされる。最良の基準曲率を得るために、Ｃ５及びＣ６はトリミング可能なキャパシタであってよく、又はそれらはサンプリングサイクルの一部のみに用いられるキャパシタの標準対であってもよい。制御信号ＣＴＬ−ＣＣは、２つのバイポーラトランジスタＱｌ及びＱ２の間で、２つの電流Ｉ_ＰＴＡＴ及びＩ_ＣＴＡＴを切り替え、このようにしてバイポーラトランジスタ間のミスマッチによる影響を実質的に除去する。

【0070】

動作において、図３のトリミング可能なキャパシタＣ５及びＣ６、種々のスイッチ、及びデジタル信号ＣＴＬ−ＣＣＮＡ、ＣＴＬ−ＣＣＰＡ、ＣＴＬ−ＣＣＰＢ、及びＣＴＬ−ＣＣＮＢは、電圧Ｖ_ＣＣＰ及び電圧Ｖ_ＣＣＮのサンプリングを提供する。種々のスイッチが動作されて、Ｖ_ＣＣＰ及びＶ_ＣＣＮのサンプリングに、必要な極性を提供するように動作し、それによって、それらが、バンドギャップ電圧基準回路１０により生成されている差動基準電荷Ｑ_ＣＡ−Ｑ_ＣＢの所望の曲率補正を達成するために必要なだけ、図２Ａのバンドギャップ電圧基準回路１０により生成されるＱ_ＣＡ及びＱ_ＣＢの値を増加又は低減することができるようにする。

【0071】

図３の曲率補正回路４０の出力は、バンドギャップ基準生成回路１２の曲率を補正するように、図２Ａの出力導体１６及び１７に重畳される。図３では、ＰＴＡＴ電流Ｉ_ＰＴＡＴ及びＣＴＡＴ電流Ｉ_ＣＴＡＴを共に用いる結果、温度に関して逆の変動となり、その結果、補正電圧を生成する。この補正電圧は、それ自体が、図２Ａのサンプリングシステム３５の出力で生成されるものと逆方向の有意な曲率を有する。この曲率補正電圧を、図２Ａの導体１６及び１７間に生成された出力電圧に重畳することによって、最終のバンドギャップ基準電圧Ｖ_ＲＥＦの曲率挙動が効果的に補正される。電流Ｉ_ＰＴＡＴ及びＩ_ＣＴＡＴは、トランジスタＭＰ２３、ＭＰ２４、ＭＰ２５、及びＭＰ２６によってスワッピングされて、継続的又は交互の容量性サンプリングサイクルを提供し、図３のトランジスタＱｌ及びＱ２の間のミスマッチの影響を平均化する。

【0072】

図２Ａ及び２Ｂに示す本発明の実施形態は、トランジスタＱ０×ｌ６のどの１つがバンドギャップ電圧基準回路内の単一の単位エミッタ面積素子になるか、また、他の１５個のＱ０×ｌ６トランジスタのどれが１５個の単位エミッタ面積素子を構成するかを選択する能力を提供する点で従来技術と異なっている。例えば、１つのサイクルでトランジスタＱ０×ｌ６の第１のトランジスタを単位トランジスタとして選択してもよく、また、次のサイクルで、第２のトランジスタＱ０２を選択してもよく、以下同様である。このように「ローテーション」することによって、生成される基準電圧Ｖ_ＲＥＦの値が、１６個のトランジスタＱ０×ｌ６のアレイ全体によって生成されるＶ_ＢＥ電圧及びΔＶ_ＢＥ電圧の平均に基づくことができる。その結果、エラー、ノイズ等の量が、１つの単一のトランジスタ（例えば図１ＡのトランジスタＱ５等）に依存することがない。任意のサイクルの間の電圧Ｖ_{ＰＴＡＴＰ}は、トランジスタＱ０×ｌ６のどのトランジスタが選択されたサイクルかに依存し、他のＱ０トランジスタは全て、後続のサイクルで１度に１つずつ選択される。

【0073】

上述した本発明の実施形態は、要約すると、ダイナミックエレメントマッチングローテーション技術を応用して、基準電圧Ｖ_ＲＥＦを生成するバイポーラトランジスタのランダム変動から、ＰＴＡＴ ΔＶ_ＢＥ電圧及びＣＴＡＴ Ｖ_ＢＥ電圧の敏感度をなくすものである。ダイナミックエレメントマッチングローテーションは、図１Ａにおける増幅器のオフセット及びドリフトの影響、及びＶ_ＢＥ及びΔＶ_ＢＥ電圧を生成する電流源のミスマッチの影響を、ΔＶ_ＢＥ及びＶ_ＢＥ電圧の生成及びサンプリングに用いられる回路要素のこれらの及びその他の構成要素のパラメータを平均化することによって実質的に除去する。これは、従来技術に通常用いられている、より多くの回路要素及びより多くの電力を使用する手法とは対照的である。

【0074】

ダイナミックエレメントマッチングローテーション技術は、サンプリング回路３５の種々のキャパシタを「ローテーション」させて、それら全てが、連続するサイクルの間、Ｖ_ＢＥ電圧及びΔＶ_ＢＥ電圧を選択的にサンプリングするように機能するように応用される。このように、増幅器及びそれに関連するオフセット及びドリフトなしに、Ｖ_ＢＥ及びΔＶ_ＢＥ電圧の組合せが達成される。サンプリングキャパシタのミスマッチの影響も平均化によって除去される。基準サンプリングキャパシタがＬサイクル（この例では５サイクル）でに完全ローテーションする場合、且つ、Ｍ、Ｎ及びＬが互いに素である場合、Ｍ×Ｎ×Ｌサイクル（この例では、１６×７×５＝５６０サイクル）後に平均基準値が導かれる。図２Ａのバンドギャップ電圧基準回路１０のＭ×Ｎ×Ｌサンプリングサイクルの全てが実施された後（ここで、Ｍは電流源Ｉ_３の数に等しく、ＮはトランジスタＱ０の数に等しく、ＬはＶ_ＢＥ及びΔＶ_ＢＥ電圧のサンプリングに用いられるキャパシタ対の数に等しい）、結果のバンドギャップ差動電荷Ｑ_ＣＡ−Ｑ_ＣＢの平均は、従来技術で用いられるバンドギャップ電圧基準回路に比べて、個々のＶ_ＢＥ及びΔＶ_ＢＥ電圧のランダムミスマッチ、欠陥、及び応力に対する敏感度がはるかに低い。

【0075】

上述のバンドギャップ電圧基準回路は、良好な長期安定性及び狭い温度ドリフト分布を、非常に小さい集積回路チップ面積を用いて得られるという利点を提供する。更に、上述のバンドギャップ基準電圧回路は、高い基準電圧値を提供する能力を有し、そのためシステムのノイズ及び電力損失が少ない。また、本発明の上述の実施形態において、生成されるバンドギャップ基準電圧Ｖ_ＲＥＦの値は、基準電圧Ｖ_ＲＥＦの決定に関与するバイポーラトランジスタＱ０×ｌ６を流れる電流Ｉ_３×７の平均値のみに依存し、そして、二次的影響として、Ｖ_ＢＥ及びΔＶ_ＢＥ電圧を形成する電流源の実際の値ではなく、平均値に依存する。また、本発明は、生成される基準電圧Ｖ_ＲＥＦの敏感度を増幅器のオフセット及びドリフトから回避する。更に、上述のバンドギャップ電圧基準回路の敏感度は、単一の単位バイポーラトランジスタの面積ではなく、使用されるチップ面積の総量に依存する。例えば、バイポーラトランジスタが、１対１５の比でスケーリングされる場合、出力値Ｖ_ＲＥＦは、図１Ａに示すような単一のトランジスタのランダム変動ではなく、１６個のトランジスタＱ０×ｌ６アレイのランダム変動に依存する。

【0076】

更に、上述の回路トポロジーでは、トランジスタ面積及び電流比をより積極的にスケーリングすることができる。バンドギャップ生成回路１２における電流比の積極的なスケーリングの結果、より大きなΔＶ_ＢＥ電圧が可能となり、また、より少数のサンプリングキャパシタの使用が可能になる。次にこれによって、より高度にスケーリングされたＶ_ＲＥＦの値が得られる。また、図２Ａの回路のバンドギャップ電圧基準システム１０は、低い値の供給電圧Ｖ_ＤＤで動作し、供給電圧Ｖ_ＤＤよりも高い基準電圧Ｖ_ＲＥＦの高い実効値を提供することができる。

【0077】

本発明を、幾つかの特定の実施形態を参照して説明してきたが、当業者であれば、発明の真の趣旨及び範囲を逸脱することなく本発明の上述の実施形態に様々な変更を行うことができるであろう。本発明の特許請求の範囲に記載されたものと非実質的に異なっているが、本発明の特許請求の範囲に記載されたものと実質的に同じ結果を達成するように実質的に同じ方式で、それぞれ、実質的に同じ機能を実施する要素又はステップは全て本発明の範囲内であることが意図される。

【0078】

例えば、図２Ａに示す本発明の実施形態において、ΔＶ_ＢＥ及びＶ_ＢＥ電圧を表わす電荷はサンプリングキャパシタＣ２×ｌ０及びＣ３×ｌ０を介して伝送される。サンプリングキャパシタの、Ｌ＝５組の組合せの各々では、Ｖ_ＢＥをサンプリングするために２対のサンプリングキャパシタ（Ｃ２及びＣ３の各々から２つ）が用いられ、ΔＶ_ＢＥをサンプリングするために他の８対が用いられるこの例では、サンプリングキャパシタＣ２及びＣ３の１０対が使用される。しかしながら、もしサンプリングキャパシタＣ２及びＣ３の各グループが１０個ではなく、５個の単位キャパシタで構成されたとしても、サンプリング動作は同じになる。その場合、Ｖ_ＢＥをサンプリングするために１対が用いられ、ΔＶ_ＢＥをサンプリングするために他の４対が用いられ、Ｌは５に等しい。

【0079】

更に、単位電流源Ｉ_３及び単位トランジスタＱ０の様々なパターンのローテーションを用いることができる。例えば、単位電流源Ｉ_３の３組の組合せ、及び単位トランジスタＱ０の４組の組合せが提供される場合、それらをローテーションさせる１つの方法は、単位電流Ｉ_３の第１の可能な組合せを提供して、単位トランジスタＱ０の４組の組合せをローテーションさせることである。次に、単位電流の第２の組合せが提供され得、単位トランジスタの４つの組合せが再びローテーションされ得る。単位電流の最後の組合せまでこの手順が繰り返され得、３×４＝１２サイクルで１２の可能な組合せ全てが達成され得る。単位電流源Ｉ_３の３組の組合せ、及び単位トランジスタＱ０の４組の組合せをローテーションする別の方法は、第１のサイクルの間、単位電流の第１の組合せと単位トランジスタの第１の組合せを用い、第２のサイクルの間、単位電流の第２の組合せと単位トランジスタの第２の組合せを用い、第３のサイクルの間、単位電流の第３の組合せと単位トランジスタの第３の組合せを用い、第４のサイクルの間、単位電流の第１の組合せと単位トランジスタの第４の組合せを用い、第５のサイクルの間、単位電流の第２の組合せと単位トランジスタの第１の組合せを用いることである。単位電流の組合せの数と単位トランジスタの組合せの数の両方が素数である場合、単位電流及び単位トランジスタの組合せの総数が上述の例の場合と同じで、単位トランジスタの全てと単位電流の全てのローテーションが達成され、良好なマッチングが得られるであろう。しかし、単位電流及び単位トランジスタの組合せの数が素数でない場合、この例では単位トランジスタの全て及び単位電流の全てでのローテーションが達成できないであろう。このローテーション手法に関しては、組合せの数が素数でない場合は、良好な平均化結果が得られないであろう。

【0080】

ダイオード接続ＮＰＮトランジスタは、単純なＰＮダイオードに比べてより理想的な回路特性を有しているため、上述の実施形態においてダイオード接続ＮＰＮトランジスタをダイオードとして用いているが、幾つかの実施例ではＰＮダイオードを用いてもよい。

【0081】

図２Ａでは、トランジスタＱ０×ｌ６に流れる電流の全てはＰＴＡＴ電流である。バイポーラトランジスタではＰＴＡＴ電流を用いると最も良好な曲率挙動が得られる。しかしながら、ＣＴＡＴ電流又はゼロ温度係数電流などの、他の種類の電流を用いることもできる。

【図1A】

【図1B】

【図1C】

【図2A】

【図2B】

【図2C】

【図3】