特許 5717785 類似したＲＡＭセルとＲＯＭセルとを有する半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5717785

(24)【登録日】2015年3月27日

(45)【発行日】2015年5月13日

(54)【発明の名称】類似したＲＡＭセルとＲＯＭセルとを有する半導体メモリ

(51)【国際特許分類】

   G11C 11/41 20060101AFI20150423BHJP

   H01L 21/8244 20060101ALI20150423BHJP

   H01L 27/11 20060101ALI20150423BHJP

   H01L 21/8229 20060101ALI20150423BHJP

   H01L 27/102 20060101ALI20150423BHJP

   H01L 21/8246 20060101ALI20150423BHJP

   H01L 27/112 20060101ALI20150423BHJP

   G11C 11/413 20060101ALI20150423BHJP

   G11C 11/412 20060101ALI20150423BHJP

   G11C 11/411 20060101ALI20150423BHJP

【ＦＩ】

   G11C11/40 Z

   H01L27/10 381

   H01L27/10 391

   H01L27/10 433

   H01L27/10 435

   G11C11/34 K

   G11C11/40 301

   G11C11/40 305

【請求項の数】12

【全頁数】25

(21)【出願番号】特願2013-91292(P2013-91292)

(22)【出願日】2013年4月24日

(65)【公開番号】特開2013-229097(P2013-229097A)

(43)【公開日】2013年11月7日

【審査請求日】2013年4月24日

(31)【優先権主張番号】12165659.9

(32)【優先日】2012年4月26日

(33)【優先権主張国】EP

(31)【優先権主張番号】PA 2012 70211

(32)【優先日】2012年4月26日

(33)【優先権主張国】DK

(73)【特許権者】

【識別番号】503021401

【氏名又は名称】ジーエヌ リザウンド エー／エス

【氏名又は名称原語表記】ＧＮ ＲＥＳＯＵＮＤ Ａ／Ｓ

(74)【代理人】

【識別番号】100065248

【弁理士】

【氏名又は名称】野河 信太郎

(74)【代理人】

【識別番号】100159385

【弁理士】

【氏名又は名称】甲斐 伸二

(74)【代理人】

【識別番号】100163407

【弁理士】

【氏名又は名称】金子 裕輔

(74)【代理人】

【識別番号】100166936

【弁理士】

【氏名又は名称】稲本 潔

(74)【代理人】

【識別番号】100174883

【弁理士】

【氏名又は名称】冨田 雅己

(72)【発明者】

【氏名】ジェンセン，ダン クリスチャン ラーン

【審査官】 小林 紀和

(56)【参考文献】

【文献】 特開平０８−２７３３６５（ＪＰ，Ａ）

【文献】 特開２００７−２２６９２７（ＪＰ，Ａ）

【文献】 特開平０４−２３８１９４（ＪＰ，Ａ）

【文献】 特開平０２−０４９２９９（ＪＰ，Ａ）

【文献】 国際公開第２０１１／００１５６０（ＷＯ，Ａ１）

【文献】 特開昭５４−１４６９３５（ＪＰ，Ａ）

【文献】 特公昭６３−０４１２２５（ＪＰ，Ｂ１）

【文献】 特許第２５５０２０７（ＪＰ，Ｂ２）

【文献】 特開２００１−２６６５７６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１

Ｇ１１Ｃ １１／４１１

Ｇ１１Ｃ １１／４１２

Ｇ１１Ｃ １１／４１３

Ｈ０１Ｌ ２１／８２２９

Ｈ０１Ｌ ２１／８２４４

Ｈ０１Ｌ ２１／８２４６

Ｈ０１Ｌ ２７／１０２

Ｈ０１Ｌ ２７／１１

Ｈ０１Ｌ ２７／１１２

(57)【特許請求の範囲】

【請求項1】

個々の揮発性メモリセルが第１メモリセル回路内で接続される複数のトランジスタを有する揮発性メモリセルのアレーと、
第２メモリセル回路内で接続される複数のトランジスタを有する少なくとも１つの不揮発性メモリセルとを備え、前記第１メモリセル回路は前記第２メモリセル回路よりも数が少なくとも１つ多いトランジスタを有し、第２メモリセル回路は、半導体メモリの電源がオンになると、漏洩電流によってその論理状態になるよう強制され、第１メモリセル回路のトランジスタの数と第２メモリセル回路のトランジスタの数の差が、第２メモリセル回路のトランジスタのｎ領域又はｐ領域の拡散を削除することによって得られる
半導体メモリ。

【請求項2】

第１メモリセル回路が、スタティック第１メモリセル回路である請求項１記載の半導体メモリ。

【請求項3】

第１メモリセル回路が、２つの交差結合インバータとして接続されたトランジスタを備える請求項１又は２記載の半導体メモリ。

【請求項4】

前記２つの交差結合インバータが、電界効果トランジスタを備える請求項３記載の半導体メモリ。

【請求項5】

前記２つの交差結合インバータが、バイポーラトランジスタを備える請求項３記載の半導体メモリ。

【請求項6】

ＣＭＯＳで製造される請求項１〜５のいずれか１つに記載の半導体メモリ。

【請求項7】

複数のポートを有するメモリである請求項１〜６のいずれか１つに記載の半導体メモリ。

【請求項8】

前記不揮発性メモリセルが、マスクプログラマブル不揮発性メモリセルである請求項１〜７のいずれか１つに記載の半導体メモリ。

【請求項9】

前記第２メモリセル回路が、対応する拡散マスクを設けることによって得られる請求項８記載の半導体メモリ。

【請求項10】

請求項１〜９のいずれか１つに記載の半導体メモリを有するデジタル信号プロセッサを備えた補聴器。

【請求項11】

半導体メモリの不揮発性メモリセルがブートストラップ・ローダを備える請求項１０記載の補聴器。

【請求項12】

半導体メモリの不揮発性メモリセルが、聴力の低下を補償するプログラムを備える請求項１０記載の補聴器。

【発明の詳細な説明】

【技術分野】

【0001】

この発明はメモリ回路に関し、特に、揮発性と不揮発性セルのアレーを有する半導体メモリに関する。

【背景技術】

【0002】

多くのコンピュータシステムは、揮発性と不揮発性メモリ装置を備えている。揮発性メモリは一般的に、コンピュータプログラムによって使用されるデータのように、システムが迅速に交換することを必要とするデータを格納するために用いられる。揮発性メモリは、電源が切れるとそのデータを失う。揮発性メモリの例は、スタティック・ランダム・アクセス・メモリ（SRAM）とダイナミック・ランダム・アクセス・メモリ（DRAM）を含む。

【0003】

不揮発性メモリは一般的に長期間セーブする必要があるか、又はある程度のセキュリティを必要とするデータを格納するために用いられる。そのようなデータの例は、BIOS、プログラムコードおよびシステムソフトウェアである。不揮発性メモリ装置は、リードオンリィメモリ（ROM）、EPROM、EEPROM、フラッシュ、磁気記憶媒体、コンパクトディスク、レーザディスクおよび光学ディスクを含む。

【0004】

揮発性メモリ回路と不揮発性メモリ回路の両方を含むいくつかのメモリセルが開発されてきた。例えば、特許文献１〜４は、揮発性メモリ回路に格納されたデータがメモリセルから電源が切れても失われないように揮発性回路の状態を格納する不揮発性回路を有するメモリセルを開示している。これらのメモリセルのサイズは、追加の不揮発性回路を収容するために通常の揮発性メモリセルのサイズよりも大きい。従って、揮発性および不揮発性回路の両方を含むメモリセルのシリコンの面積当りの数は、通常の揮発性メモリセルの数より少ない。

【0005】

さらに、揮発性と不揮発性メモリ回路を有する通常のメモリセルの動作を制御するためには、複雑な回路又は追加の電源電圧が要求される。その回路は、メモリセルの不揮発性メモリをプログラムするためにその作動又は追加の電源電圧を呼び出す追加のコマンドを必要とする。

【0006】

特許文献５は、予めプログラムされた状態を有するRAMセルの第１ブロックと、通常のランダム・アクセス・メモリセルの第２ブロックとの組合せを有するメモリ装置を開示している。選択回路はRAMセルの第１ブロックをそれらの予めプログラムされた状態へリセットするように構成されている。所望のROMコードが、トランジスタをセル内で不平衡にすることによってRAMの第１ブロック内に格納されるので、そのセルはRAMセルの第１ブロック内に格納されるべきROMコードに一致する所望の所定状態にパワーアップする。選択回路は、RAMセルがROMコードによってパワーアップするようにRAMセルの第１ブロックに印加される電源を変化させる。従って、RAMセルの第１ブロックは、同じセル構造を用いて揮発性と不揮発性メモリの両方として作動するように構成される。

【0007】

特許文献６は、交差結合インバータを有するメモリセルを備えたスタティックCMOS・RAMを開示し、そこではいくつかのセルが、各セルのインバータの１つの入力を、固定された低電位と固定された高電位の一方に接続することと、インバータの出力を各セルの他のインバータの入力に接続することによって、ROMセルとして作動する。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】米国特許第4,510,584号

【特許文献2】米国特許第4,538,246号

【特許文献3】米国特許第4,638,465号

【特許文献4】米国特許第5,353,248号

【特許文献5】米国特許第5,923,582号

【特許文献6】米国特許第6,765,818号

【発明の概要】

【発明が解決しようとする課題】

【0009】

単純化された製造方法によって製造することができる揮発性セルと不揮発性セルの組合せを備えるメモリ装置が必要とされている。

【課題を解決するための手段】

【0010】

この発明による新しい半導体メモリは、揮発性と不揮発性セルのアレーを備える。

【0011】

新しい半導体メモリは、従来のRAM装置の製造方法とほぼ同一の製造方法によって製造可能である。

【0012】

新しい半導体メモリは、ウェハ処理時に適用されるマスクの１つを変更することを除いて、従来のRAM装置の製造方法と同一の製造方法によって製造可能である。

【0013】

揮発性セルを、所望の論理「１」又は論理「０」を含む不揮発性セルに変えるために１つの拡散マスクを変更することが、好ましい。

【0014】

新しい半導体メモリの単一のマスクのプログラム可能性によって、その装置は融通性が与えられるので、そのメモリの不揮発性部分の内容の変更とメモリの不揮発性部分のサイズの変更を時間的におよびコスト的に効果のある方法で行うことが可能になる。

【0015】

従って、この発明の半導体メモリは、個々の揮発性メモリセルが第１メモリセル回路の中で接続されるトランジスタを有する揮発性メモリセルのアレーと、第２メモリセル回路の内で接続されるトランジスタを有する少なくとも１つの不揮発性メモリセルとを備え、第１メモリセル回路は第２メモリセル回路に少なくとも１つのトランジスタを追加することによって形成されるか、又は設計される、つまり、前記第１メモリセル回路は前記第２メモリセル回路に追加される少なくとも１つのトランジスタを有する。

【0016】

揮発性メモリの例は、スタティック・ランダム・アクセス・メモリ（SRAM）とダイナミック・ランダム・アクセス・メモリ（DRAM）などを含む。

【0017】

不揮発性メモリの例は、リード・オンリー・メモリ（ROM）、プログラマブル・リード・オンリー・メモリ（PROM）、イレーザブル・プログラマブル・リード・オンリー・メモリ（EPROM）、エレクトリカリィ・イレーザブル・プログラマブル・リード・オンリー・メモリ（EEPROM）などを含む。

【0018】

メモリは、マルチポートメモリ、つまり、多数のセルが同じ読出し・書込みサイクル期間にアクセスされることが可能なメモリ、例えば２つのメモリセルが同じ読出し・書込みサイクル期間に同時にアクセスされることが可能なデュアルポートメモリであってもよい。第１メモリセル回路はスタティックRAMメモリセル回路であってもよい。

【0019】

第１メモリセル回路は、例えば従来のECL・RAMインバータにおける２つのトランジスタによって形成された、又は従来のスタティックCMOS・RAMにおける４つのトランジスタによって形成された２つの交差結合インバータのように接続されたトランジスタを含むことができる。

【0020】

好ましくは、半導体メモリはCMOSの中に作られるが、半導体メモリは、バイポーラの方法などのようなＩＣ用の適当な方法によって製造されることが可能である。

【0021】

好ましくは、ROMメモリセルはマスク・プログラマブルROMメモリセルであり、第２メモリセル回路は、例えば対応する拡散マスクを設けることによって得ることができる。

【0022】

新しい半導体メモリは、例えばデジタル信号プロセッサのオンチップRAM回路として又はデジタル信号プロセッサと無関係なチップ上で、補聴器のデジタル信号プロセッサによって使用されることが可能である。新しい半導体メモリの不揮発性部分は、外部の不揮発性メモリ装置からデジタル信号プロセッサのRAMへデジタル信号プロセッサによって実行されるデジタル信号プロセッサ・ローディング・プログラム用のブートストラップ・ローダを含むことができる。

【0023】

新しい半導体メモリの不揮発性部分はまた、デジタル信号プロセッサによって実行される信号処理プログラムを含む。

【図面の簡単な説明】

【0024】

以下、この発明は、図面に示される代表的な実施形態を参照してさらに詳細に説明される。

【0025】

【図1】図１は、従来のCMOS・SRAMセルの回路図を示す。

【図2】図２は、新しい半導体メモリの新しいROMセルの回路図を示す。

【図3】図３は、新しい半導体メモリの他の新しいROMセルの回路図を示す。

【図4】図４は、メモリセルのCMOSインバータの断面である。

【図5】図５は、新しいROMセルを有する４×４RAM／ROMメモリアレーのブロック図を示す。

【図6】図６は、図５の４×４RAM／ROMメモリアレーの回路図を示す。

【図7】図７は、従来のECL・SRAMセルの回路図を示す。

【図8】図８は、新しい半導体メモリのさらに他の新しいROMの回路図を示す。

【図9】図９は、新しい半導体メモリのさらに他の新しいROMの回路図を示す。

【図10】図１０は、従来のデュアルポートCMOS・SRAMセルの回路図を示す。

【図11】図１１は、新しい半導体メモリの新しいデュアルポートROMの回路図を示す。

【図12】図１２は、新しい半導体メモリの他の新しいデュアルポートROMの回路図を示す。

【図13】図１３は、新しい半導体メモリを有する補聴器のブロック図を示す。

【発明を実施するための形態】

【0026】

新しい半導体メモリは、添付図面を参照して以下に、さらに十分に説明され、種々の実施例が示される。添付図面は概略的であり、簡明にするために単純化されており、それらの図面は添付の特許請求の範囲において定義される発明の理解に不可欠な詳細を示すが、他の詳細は除かれている。

【0027】

添付の特許請求の範囲において定義される発明は、添付図面に示さない異なる様式で具体化することができ、ここに述べる実施例に限定されるように構成されるものではない。むしろ、これらの実施例は、これらの開示が完璧で完全なものであり、当業者に対して添付の特許請求の範囲に定義された発明の範囲を十分に伝えるであろう。

【0028】

同じ参照番号は、全体を通して同じ要素を引用する。

【0029】

図１は、この発明による新しい半導体メモリの一実施例のRAMメモリセルのアレーの１つの従来のスタティック（static）CMOS RAMメモリセル１０を示す。図示されたメモリセル１０は、第１メモリセル回路２０内で接続された２つの交差結合インバータを備える。

【0030】

SRAMセル１０は従来のスタティックRAMセルとして作動する６つのトランジスタからなるセルである。

【0031】

SRAMセル１０は２つの交差結合CMOSインバータ回路を備える。第１インバータ回路は、NMOSトランジスタ２４に直列結合されたPMOSトランジスタ２２を備える。PMOSトランジスタ２２は、電源Ｖ_DDに結合されたソースと、NMOSトランジスタ２４のドレインにノード３４で結合されたドレインと、NMOSトランジスタ２４のゲートとノード３６に結合されたゲートを有する。NMOSトランジスタ２４はグランド（Gnd）に結合されたソースを有する。第２インバータ回路は、NMOSトランジスタ２８に直列結合されたPMOSトランジスタ２６を備える。PMOSトランジスタ２６は、PMOSトランジスタ２２と電源Ｖ_DDとに結合されたソースと、NMOSトランジスタ２８のドレインにノード３６で結合されたドレインと、NMOSトランジスタ２８のゲートとノード３４とに結合されたゲートを備える。NMOSトランジスタ２８のソースはグランドに結合されている。

【0032】

SRAMセル１０はまた、パス（pass）トランジスタ３０と３２を備える。パストランジスタ３２は、ノード３４に結合されたソース（ドレイン）端子とビットライン（bit line）３８に結合されたドレイン（ソース）端子を備える。パストランジスタ３０は、ノード３６に結合されたソース（ドレイン）端子と〔ビットライン〕４０に結合されたドレイン（ソース）端子を備える。ビットライン（bit line）３８と〔ビットライン〕４０は列デコーダ（column decoder）に接続可能である。パストランジスタ３２と３０のゲートはワードライン（word line）４２に結合されている。ワードライン４２は行デコーダ（row decoder）に接続可能である。ワードライン４２が「high」の論理状態にあるとき、パストランジスタ３２と３０はビットライン３８と〔ビットライン〕４０の電圧をノード３４と３６へ、それぞれパスさせることができる。

【0033】

ワードライン４２が「high」の論理状態に駆動されるとき、ビットライン３８と〔ビットライン〕４０上の電圧を駆動することによって、データがノード３４と３６に書込まれると共に、ビットライン３８と〔ビットライン〕４０へパスされる電圧を検知することによって、データをノード３４と３６から読出すことができる。

【0034】

図２は新しい半導体メモリの１つのCMOS・ROMメモリセル１０−１を示す。ROMメモリセル１０−１は、第２メモリセル回路２０−１内で接続されるトランジスタを有し、第１メモリセル回路２０（図１）は、第２メモリセル回路２０−１に加えられるトランジスタ２４を有するか、又は第２メモリセル回路２０−１において、トランジスタ２４は第１メモリセル回路２０から削除されている。

【0035】

図示されたCMOS・ROMメモリセル１０−１の電源がオンになると、漏洩電流がトランジスタ２８をオンに、トランジスタ２６をオフにして、セル１０−１は電源がオフになるまで、この状態が持続される。従って、CMOS・ROMメモリセル１０−１は論理「１」を含む。

【0036】

論理「１」を含む他のCMOS・ROMメモリセルにおいては、PMOSトランジスタ２６が、NMOSトランジスタ２４の代わりに、第１メモリセル回路２０から削除されている。

【0037】

図３は、新しい半導体メモリの他のCMOS・ROMメモリセル１０−０を示す。ROMメモリセル１０−０は第２メモリセル回路２０−０内で接続されるトランジスタを有し、第１メモリセル回路２０（図１）は、第２メモリセル回路２０−０に追加されるNMOSトランジスタ２８を有するか、又は第２メモリセル回路２０−０において、トランジスタ２８は第１メモリセル回路２０から削除される。

【0038】

図示されたCMOS・ROMメモリセル１０−０の電源がオンになると、漏洩電流がトランジスタ２４をオンに、トランジスタ２２をオフにし、トランジスタ２６をオンにして、セル１０−０は電源がオフになるまで、この状態が持続される。従って、CMOS・ROMメモリセル１０−０は論理「０」を含む。

【0039】

論理「０」を含む他のCMOS・ROMメモリセルにおいては、PMOSトランジスタ２２が、NMOSトランジスタ２８の代わりに、第１メモリセル回路２０から削除される。

【0040】

図４（ａ）は、新しい半導体メモリのRAMセル２０のCMOSインバータを有する半導体材料のウェハの断面を示す。図示されたインバータのトランジスタの１つを削除する１つの方法は、好ましくは、別に形成されたPMOSトランジスタのｐ⁺領域の拡散を削除することによって、あるいは、別に形成されたNMOSトランジスタのｎ⁺領域の拡散を削除することによって、トランジスタのソースとドレインの一方を削除することである。これは、製造工程においてウェハに適用される各拡散マスクの対応するウィンドウ（窓）を省略することによって得ることができる。図４（ｂ）は、NMOSトランジスタが除去されている新しいRAMセル２０−０又は２０−１の断面を示す。

【0041】

図４（ｂ）に示すように、トランジスタの実際の断面は、拡散マスクを除去したときに変化する。拡散マスクによって、薄いゲート酸化層は、ポリシリコンマスクと拡散マスクとが図４（ａ）に示すように交差するところに形成される。この拡散マスクが除去されると、その代わりに図４（ｂ）に示すような厚い酸化物がポリシリコンゲートの下に形成される。

【0042】

図５は、上述の１つの新しいROMセルを備えワードアドレス０を有しビット値１１０１を格納する代表的な４×４RAM／ROMメモリアレーのブロック図を示す。

【0043】

図６は図５の代表的な４×４RAM／ROMメモリアレーの回路図を示す。

【0044】

図７は、新しい半導体メモリの他の実施例のRAMメモリセルのアレーの従来のスタティックECL・RAMメモリセル１０を示す。図示されたメモリセル１０は、第１メモリセル回路２０内において接続されるバイポーラトランジスタ２４，２８の形で２つの交差結合インバータを備える。

【0045】

SRAMセル１０は従来のスタティックECL・RAMセルとして作動する４つのトランジスタを含むセルである。図示されたバイポーラトランジスタはNPNトランジスタである。しかし、電圧の極性を適当に変えることによって、PNPトランジスタであっても同様に働く。トランジスタ２４と２８はスイッチングトランジスタであり、トランジスタ３０と３２は制御トランジスタである。トランジスタ２４と３２は、スイッチングトランジスタ２４と制御トランジスタ３２からなる一対のトランジスタ（以下、「左ペアー」という）を形成し、トランジスタ２８と３０は他の一対のトランジスタ（以下、「右ペアー」という）を形成する。各対のトランジスタのコレクタとベースとが接続され、左ペアーのコレクタは右ペアーのベースに接続され、逆もまたそのようになっている。スイッチングトランジスタ２４，２８はコレクタとエミッタ間にバイアス電圧を印加することによってバイアスがかけられている。このバイアス電圧は、トランジスタ２４と２８のコレクタに抵抗２１と２３をそれぞれ介して接続されている。スイッチングトランジスタ２４，２８のエミッタはグランドに接続される。しかし、この電圧は必ずしもグランドである必要はない。というのは、それは、スイッチングトランジスタに正しいバイアスを与えるための供給電圧の大きさと極性の関係から選択されるからである。

【0046】

トランジスタにバイアスをかけることは、スイッチングトランジスタ２４，２８の一方が常にオン（コレクタとエミッタ間が導通）で他方がオフ（コレクタとエミッタ間が非導通）ということである。供給電圧は例えば＋３ボルトであってもよい。トランジスタ２４が導通（オン）であり、トランジスタ２８がオフであると仮定する。左ペアー（オンのトランジスタを有する）のコレクタ電圧が０ボルトで、右ペア（オフのトランジスタを有する）のコレクタ電圧が１ボルトである。右ペアーのコレクタがトランジスタ２４のベースに接続されているので、左ペアーのベース、これらのベースもまた、示されるように１ボルトである。スイッチングトランジスタ２４，２８のエミッタは０ボルトである。これによって、トランジスタ２４において、１ボルトの正のベース・エミッタ電圧が与えられる。そのような正のベース・エミッタ電圧によって、トランジスタ２４はオンに保持される。一方、左ペアーのコレクタは、右ペアーのベースに接続されている。トランジスタ２８のベースは、従って、０ボルトである。これによって、トランジスタ２８のベース・エミッタ電圧は０ボルトとなり、そのトランジスタは実質的にオフに保持される。

【0047】

書込み（WRITE）パルスが印加されないときには、制御トランジスタ３０と３２のエミッタは開放回路である。実質的にエミッタ電流は存在しないので、それらのエミッタ電圧はそれらのベース電圧に追従する傾向がある。制御トランジスタ３０のベース電圧は０ボルトであり、トランジスタ３２のベース電圧は１ボルトである。

【0048】

十分な大きさの負の書込み（WRITE）パルス８が制御トランジスタ３０のエミッタに印加されてそのエミッタ電圧をベース電圧よりかなり低くするとき、制御トランジスタ３０はオンになってコレクタ電圧（およびスイッチングトランジスタ２８のコレクタ電圧）を０にする。トランジスタ２４のベース電圧も０ボルトに低下し、正のベース・エミッタ電圧はもはや存在しないのでトランジスタ２４はオフに変わる。次に、トランジスタ２４のコレクタ電圧が１ボルトまで上昇し、スイッチングトランジスタ２８のベース電圧を１ボルトまで引き上げ、トランジスタ２８をオンにする。従って、前にオフであったトランジスタ２８はオンに変わり、前にオンであったトランジスタ２４はオフに変わる。しかしながら、もしこの書込みパルス（パルス９として示す）が制御トランジスタ３０（オフトランジスタを制御する）の代わりに制御トランジスタ３２（オントランジスタを制御する）に送られた場合には、何も生じないであろう。左ペアーのコレクタはすでに０ボルトであり、スイッチングトランジスタ２４はオンであったので、負のパルスは何も影響しない。従って、書込みパルスがスイッチング回路に送られ、その回路をすでに存在する状態と同じ状態（セット又はリセット）にしても、何も影響しない。

【0049】

スイッチングトランジスタのエミッタは、グランドに接続される代わりに、接地された制御パルス電源１０に接続されてもよい。制御パルス正で、例えば、＋１ボルトであってもよい。その時、書込みパルス８と９は、例えば、適当な制御トランジスタのエミッタ電圧を０ボルトまで低下させるに十分な値の負のパルスである。

【0050】

前述のように、トランジスタ２８はオフであり、１ボルトのコレクタ電圧を有する。オン状態のトランジスタ２４は０ボルトのコレクタ電圧を有する。スイッチングトランジスタ２４と２８のエミッタは、パルス電源１０からのパルスが存在しないときに再び０ボルトになる。書込みパルス電源８と９からの書込みパルスがないとき、制御トランジスタ３０と３２のエミッタは再び開放される。

【0051】

エミッタを０ボルト又はグランドにするのに十分な書込みパルスが、書込みパルス電源８から制御トランジスタ３０のエミッタに印加されるが、スイッチングトランジスタのエミッタには制御パルスが全く印加されないということを考える。トランジスタ３０のベース電圧は０ボルトであるので、ベース・エミッタ電流が流れてトランジスタをオンにするに十分な正のベース・エミッタ電圧がトランジスタ３０にまだ存在しない。従って、この場合、スイッチングは行われない。

【0052】

書込みパルスがトランジスタ３０のエミッタに印加されると共に、１ボルトの制御パルスがスイッチングトランジスタ２４と２８のエミッタに印加されるとき、左ペアーのコレクタ電圧（そのスイッチングトランジスタをオンにする）と、右ペアーのベース電圧は、０ボルトから１ボルトに上昇する。それに対応して、右ペアーのコレクタ電圧（そのスイッチングトランジスタをオフにする）と左ペアーのベース電圧は、１ボルトから２ボルトに上昇する。書込みパルスがトランジスタ３０のエミッタに印加されトランジスタ３０のエミッタ電圧を０ボルトにすると、トランジスタ３０のベース（トランジスタ２４のコレクタに接続された）は１ボルトに保持される。その時、このトランジスタに＋１ボルトのベース・エミッタ電圧が存在し、ベース・エミッタ電流がトランジスタ３０内に流れて、トランジスタ３０をオンにする。トランジスタ３０がオンになると、そのコレクタ電圧がそのエミッタ電圧（０ボルト）と同じになる。その時、トランジスタ２８のコレクタも０ボルト（前のように２ボルトではなく）になり、トランジスタ２４のベースもそのようになる。トランジスタ２４のエミッタが１ボルトであるので、ベース・エミッタ電流はもはや流れることができず、トランジスタ２４はオフになる。そこで、そのコレクタ電圧は、トランジスタ２８のベース電圧と同じように２ボルトまで上昇する。トランジスタ２８のエミッタは、なお、１ボルトであるので、トランジスタ２８を介して今流れるベース・エミッタ電流はそのトランジスタをオンにする。従って、回路の状態が切換えられる。パルスが除去されると、右ペアーのコレクタが０ボルトになり、左ペアーのコレクタが１ボルトになる。

【0053】

オフスイッチングトランジスタを有するペアーの制御トランジスタ３０のエミッタへの書込みパルス８の印加と同時発生の、スイッチングトランジスタ２４と２８のエミッタへの制御パルス１０の印加がなかったら、この切換は生じ得ない。同時の制御パルスが存在したとしても、書込みパルス９がオンスイッチングトランジスタを制御する制御トランジスタに送られると、状態は何も変化しないであろう。さらに、制御パルスは書込みパルスなしにスイッチングトランジスタ２４と２８のエミッタとコレクタ電圧を単に上昇させるが、スイッチングは生じない。

【0054】

図７の回路の動作を要約すると、右ペアーのスイッチングトランジスタ２８がオンであるとき、回路の状態がセット（SET）であり、左ペアーのスイッチングトランジスタ２４がオンであるとき回路の状態がリセット（RESET）である。回路がセットであるとき、左ペアーの制御トランジスタ３２のエミッタへの制御パルス＋書込みパルスは、それをスイッチするために要求される。

【0055】

分離した制御パルスをスイッチングトランジスタ２４，２８のエミッタに印加することも可能である。これによって各スイッチングトランジスタの分離した制御が可能になり、スイッチング回路を逆に作動させることが可能になる。前者の書込みパルスは制御パルスとして使用でき、逆もまた同じである。

【0056】

図８は、新しい半導体メモリの１つのECL・ROMメモリセル１０−１を示す。ROMメモリセル１０−１は、第２メモリセル回路２０−１内で接続されるトランジスタを有し、第１メモリセル回路２０（図７）は第２メモリセル回路２０−１に追加されるバイポーラトランジスタ２４，３２を有するか、又は第２メモリセル回路２０−１内ではトランジスタ２４，３２が第１メモリセル回路２０から削除される。

【0057】

図示されるECL・ROMメモリセル１０−１は電源がオンになると、ベース電流が抵抗２１を介して流れトランジスタ２８をオンにし、セル１０−１は電源がオフになるまでこの状態を保持する。従って、図示されるECL・ROMメモリセル１０−１は、論理「１」を含む。

【0058】

論理「１」を含む他のECL・ROMメモリセルは、RAMとROMセル１０，１０−１の両方において制御トランジスタ３０を有する。

【0059】

図９は、新しい半導体メモリの他のECL・ROMメモリセル１０−０を示す。ROMメモリセル１０−０は第２メモリセル回路２０−０内で接続されるトランジスタを有し、そこでは第１メモリセル回路２０（図７）は第２メモリセル回路２０−０に追加されたバイポーラトランジスタ２８，３０を有するか、又は第２メモリセル回路２０−０においては、バイポーラトランジスタ２８，３０が第１メモリセル回路２０から削除されている。

【0060】

図示されたECL・ROMメモリセル１０−０は電源がオンになると、ベース電流がトランジスタ２４をオンにして、セル１０−０は電源がオフになるまで、この状態を保持する。従って、ECL・ROMメモリセル１０−０は論理「０」を含む。

【0061】

論理「０」を含む他のECL・ROMメモリセルは、RAMとROMセル１０，１０−０の両方において制御トランジスタ３２を有する。

【0062】

トランジスタ２４，２８の１つを削除する１つの方法は、他のやり方で形成されたバイポーラトランジスタのｎ又はｐ領域の拡散を削除することである。これは、製造工程においてウェハに適用される各拡散マスクにおける対応ウィンドウ（窓）を省略することによって得られる。

【0063】

図１０は、新しい半導体メモリの他の実施例のＲＡＭメモリセルアレーの１つの従来のデュアルポートスタティックCMOS・RAMメモリセル１０を示す。図示されたメモリセル１０は、図１に示されたシングルポートスタティックCMOS・RAMメモリの第１メモリセル回路と同一の第１メモリセル回路２０内で接続される２つの交差結合インバータを備える。

【0064】

SRAMセル１０は、従来のデュアルポートスタティックRAMセルとして作動する８つのトランジスタからなるセルである。シングルポートRAMとデュアルポートRAMとの差は、シングルポートRAMは１度に１つのアドレスにアクセスされることが可能である、つまり単一のメモリセルのみが各クロックサイクルにおいてアクセスされることが可能である。デュアルポートRAMにおいては、パストランジスタ３０と３２に加えてパストランジスタ２９と３１を備えることにより、各クロックサイクルにおいて異なるメモリセルに異なるアドレスでアクセスすることが可能である。パストランジスタ３１と３２は、ノード３４に結合されたソース（ドレイン）端子と、ビットラインＡ（bit line A）３８とビットラインＢ（bit line B）３９にそれぞれ結合されたドレイン（ソース）端子とを備える。パストランジスタ２９と３０は、ノード３６に結合されたソース（ドレイン）端子と、ビットラインＡ（bit line A）４０とビットラインＢ（bit line B）４３にそれぞれ結合されたドレイン（ソース）端子とを備える。ビットライン３８，３９，４０，４３は、各列（column）デコーダに結合可能である。パストランジスタ３２と３０のゲートはワードライン４２に結合される。パストランジスタ２９と３１のゲートはワードライン４１に結合される。ワードライン４１，４２は各行（row）デコーダに結合可能である。ワードライン４２がハイ（high）の論理状態であるとすると、パストランジスタ３２と３０は、ビットライン３８と〔ビットライン〕４０の電圧をそれぞれノード３４と３６へ通過させることができる。同様にワードライン４１がハイ（high）の論理状態であるとすると、パストランジスタ２９と３１は、ビットライン３９と〔ビットライン〕４３の電圧をそれぞれノード３４と３６へ通過させることができる。

【0065】

ワードライン４２がハイの論理状態になると、データがビットライン３８と〔ビットライン〕４０の駆動電圧によりノード３４と３６に書込まれると共に、ビットライン３８と〔ビットライン〕４０へ送られる電圧を検知することによってノード３４と３６からデータが読出されることが可能となる。

【0066】

同様に、ワードライン４１がハイの論理状態になると、データがビットライン３９と〔ビットライン〕４３の駆動電圧によりノード３４と３６に書込まれると共に、ビットライン３９と〔ビットライン〕４３へ送られる電圧を検知することによってノード３４と３６からデータが読出されることが可能となる。

【0067】

図１１は新しい半導体メモリの１つのデュアルポートCMOS・ROMメモリセルを示す。デュアルポートROMメモリセル１０−１は、第２メモリセル回路２０−１内で接続されるトランジスタを有し、その第１メモリセル回路２０（図１０）は第２メモリセル回路２０−１に追加されたトランジスタ２４を有するか、又は第２メモリセル回路２０−１内ではトランジスタ２４が第１メモリセル回路２０から削除されている。

【0068】

図示されたデュアルポートCMOS・ROMメモリセル１０−１は電源がオンになると、漏洩電流がトランジスタ２８をオンにすると共にトランジスタ２６をオフにし、セル１０−１は電源がオフになるまでこの状態に保持される。従って、デュアルポートCMOS・ROMメモリセル１０−１は論理「１」を含む。

【0069】

論理「１」を含む他のデュアルポートCMOS・ROMメモリセルにおいて、PMOSトランジスタ２６は、NMOSトランジスタ２４の代わりに第１メモリセル回路２０から削除されている。

【0070】

図１２は新しい半導体メモリの他のデュアルポートCMOS・ROMメモリセル１０−０を示す。デュアルポートROMメモリセル１０−０は、第２メモリセル回路２０−０内で接続されるトランジスタを有し、第１メモリセル回路２０（図１０）は第２メモリセル回路２０−０に追加されたNMOSトランジスタ２８を有するか、又は第２メモリセル回路２０−０内では、トランジスタ２８が第１メモリセル回路２０から削除されている。

【0071】

図示されたデュアルポートCMOS・ROMメモリセル１０−０は電源がオンになると、漏洩電流がトランジスタ２４をオンにすると共にトランジスタ２２をオフに、トランジスタ２６をオンにし、セル１０−０は電源がオフになるまでこの状態に保持される。従って、デュアルポートCMOS・ROMメモリセル１０−０は論理「０」を含む。

【0072】

論理「０」を含む他のデュアルポートCMOS・ROMメモリセルにおいて、PMOSトランジスタ２２が、NMOSトランジスタ２８の代わりに第１メモリセル回路２０から削除される。

【0073】

さらに、３つ以上のポートを有するマルチポートメモリを提供するために図８−１０のメモリ回路にパストランジスタおよびビットラインを追加することができる。

【0074】

図１３は新しい半導体メモリを有する代表的な新しい補聴器１００の単純化されたブロック図である。

【0075】

補聴器１００は、入力変換器回路（トランスデューサ）１１２と、アナログ・デジタル（Ａ／Ｄ）変換器１１４と、信号処理器１１６（例えば、デジタル信号プロセッサ又はDSP）と、デジタル・アナログ（Ｄ／Ａ）変換器１１８と、出力変換器（スピーカ）１２０を備える。入力変換回路１１２は例えば可聴範囲を形成する１つ以上のマイクロホンと、補聴器１００への入力を選択するテレコイルを備える。変換器１１４は入力変換回路１１２で受け入れた音声信号に応じて数値化された電子変換信号を出力する。信号処理器１１６は、数値化された電子変換信号の選択された１つ又は選択された組合せを、選択された信号処理アルゴリズムによって、例えばダイナミックレンジの難聴を補償するコンプレッサを備えた難聴補償用に処理された出力信号に処理するように構成される。出力変換器１２０は、処理されたデジタル出力信号を聴覚出力信号に変換する、例えば補聴器１００の装着者の鼓膜に向かって伝達する音波信号を出力するレシーバである。

【0076】

半導体メモリ１２４は補聴器１００のデジタル信号プロセッサ１１６に、例えばデジタル信号プロセッサ１１６のオンチップ半導体メモリ１２４として、又はデジタル信号プロセッサ１１６の外部チップとして相互接続される。新しい半導体メモリ１２４のROM部分は、外部不揮発性メモリ１２６からデジタル信号プロセッサ１１６のＲＡＭへデジタル信号プロセッサ１１６によって実行されるプログラムのロードを行うデジタル信号プロセッサ１１６用のブートストラップ・ローダ（bootstrap loader）を含むことができる。

【0077】

新しい半導体メモリ１２４のROM部分はまた、デジタル信号プロセッサ１１６によって実行される信号処理プログラムを含むことができる。

【0078】

さらに、補聴器１００は、両耳補聴器システムの２つの補聴器の無線相互接続や他の機器との補聴器の無線相互接続のような、無線ネットワークを介する無線通信用ラジオ周波数（ＲＦ）トランシーバ１２２を有する。なお、他の機器とは、補聴器用リモートコントロール、付属品、自動車電話、ヘッドホン、ドアベル、警報システム、放送システム等々である。さらに補聴器１００は、データ通信の電力を節約するためにラジオ周波数トランシーバをオン・オフするように構成された通信制御装置１２４を備える。

【0079】

図示された実施形態において、図１３では種々の構成要素はプロセッサ１１６と通信可能に結合されているように図示されている。１つ以上の実施形態において、新しい半導体メモリ１２４のような図１３に示される構成要素はいずれも、プロセッサ１１６又は処理システムの一部として備えることが可能である。

【0080】

特定の実施形態が示され、説明されてきたが、それらはこの発明を限定することを意図したものではないことが理解されるであろう。また、種々の変更や変形がこの発明の精神範囲から離れることなしになし得ることは当業者に自明であるだろう。従って、明細書や図面は、限定的な意味ではなく例証するものと見なされるべきである。この発明は、代案、変形物、および均等物を含むことを意図する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】