5718103 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5718103

(24)【登録日】2015年3月27日

(45)【発行日】2015年5月13日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/336 20060101AFI20150423BHJP

   H01L 29/786 20060101ALI20150423BHJP

   H01L 21/762 20060101ALI20150423BHJP

   H01L 21/76 20060101ALI20150423BHJP

【ＦＩ】

   H01L29/78 621

   H01L29/78 616T

   H01L29/78 617K

   H01L29/78 617M

   H01L21/76 D

   H01L21/76 L

【請求項の数】8

【全頁数】9

(21)【出願番号】特願2011-49119(P2011-49119)

(22)【出願日】2011年3月7日

(65)【公開番号】特開2012-186359(P2012-186359A)

(43)【公開日】2012年9月27日

【審査請求日】2013年1月24日

(73)【特許権者】

【識別番号】000233273

【氏名又は名称】株式会社 日立パワーデバイス

(74)【代理人】

【識別番号】100064414

【弁理士】

【氏名又は名称】磯野 道造

(72)【発明者】

【氏名】酒井 久美子

(72)【発明者】

【氏名】坂野 順一

(72)【発明者】

【氏名】高柳 雄治

(72)【発明者】

【氏名】織田 哲男

(72)【発明者】

【氏名】島 裕士

【審査官】 鈴木 聡一郎

(56)【参考文献】

【文献】 特開２００３−０１７５０３（ＪＰ，Ａ）

【文献】 特開２０１０−１３５３９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／７６２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

支持基板の上に設けられた第１絶縁膜と、
前記第１絶縁膜の上に設けられた第１導電型の第１半導体層と、
前記第１半導体層の表面を含む上部に設けられた第２導電型の第１半導体領域と、
前記第１半導体領域の表面を含む上部に設けられた第１導電型の第２半導体領域と、
側面が、前記支持基板側から順に、前記第１半導体層と前記第１半導体領域と前記第２半導体領域と接する第１トレンチと、
前記第１トレンチの前記側面に沿って設けられたゲート絶縁膜と、
前記第１トレンチ内に埋め込まれたゲート電極と、
前記第１半導体領域と前記第１トレンチから離れて、前記第１半導体層の表面を含む上部に設けられた第１導電型の第３半導体領域と、
側面が前記第３半導体領域に接し、前記第３半導体領域に対して前記第１半導体領域の反対側に配置された第２トレンチと、
前記第２トレンチの前記側面に沿って設けられた素子分離絶縁膜と、
前記第２トレンチ内に埋め込まれたポリシリコン埋め込み領域とを有し、
前記ゲート電極と、前記ポリシリコン埋め込み領域とは、ポリシリコンで形成され、
前記ゲート電極のポリシリコンの不純物濃度は、前記ポリシリコン埋め込み領域のポリシリコンの不純物濃度より、高いことを特徴とする半導体装置。

【請求項2】

前記第３半導体領域の底面が、前記第１絶縁膜に達していることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記第１トレンチの底面が、前記第１絶縁膜に達していることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記第１トレンチの底面が、前記第１絶縁膜から離れていることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記第２トレンチの底面が、前記第１絶縁膜に達していることを特徴とする請求項１に記載の半導体装置。

【請求項6】

前記第２トレンチの底面が、前記第１絶縁膜から離れていることを特徴とする請求項１に記載の半導体装置。

【請求項7】

前記第１半導体層の表面からの、前記第１トレンチの底面の深さと、前記第２トレンチの底面の深さが、略等しいことを特徴とする請求項１に記載の半導体装置。

【請求項8】

前記ゲート絶縁膜の厚さと、前記素子分離絶縁膜の厚さが、略等しいことを特徴とする請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＳＯＩ基板を用いた半導体装置に関する。

【背景技術】

【0002】

半導体装置は、主電極間に流れる電流を、制御電極に印加する電圧によって制御するスイッチング素子として機能する。このような半導体装置の一種であるＭＯＳＦＥＴ（金属／酸化物／半導体型電界効果トランジスタ）は、ソース電極とドレイン電極間に流れる電流を、ゲート電極に印加する電圧によって制御することができる。ＭＯＳＦＥＴを含む、高耐圧が要求される半導体装置（パワーＩＣ）には、ＳＯＩ（シリコン・オン・インシュレータ）基板が用いられている。ＳＯＩ基板は、半導体支持基板の表面上に設けられた絶縁膜（インシュレータ）の上に、活性層となる半導体層（シリコン層）が設けられている基板である。

【0003】

ＭＯＳＦＥＴでは、通電時（ソース電極とドレイン電極間に電流が流れる時）に、抵抗（オン抵抗）が生じる。ＭＯＳＦＥＴの一般的な構造であるプレーナー型ＭＯＳＦＥＴでは、通電時の電流経路は、活性層となる半導体層（シリコン層）の表面側に集中し、オン抵抗が高くなっている。そこで、特許文献１では、トレンチゲート構造を備えた横型ＭＯＳＦＥＴにより、チャネル幅を大きくしオン抵抗を低減することが提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００８−２１０９９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

高耐圧が要求される半導体装置（パワーＩＣ）では、複数のＭＯＳＦＥＴ等の半導体素子が、ＳＯＩ基板の活性層となる半導体層（シリコン層）に設けられる場合があり、この場合、半導体素子間を、いわゆる素子分離する必要がある。そこで、トレンチゲート構造を利用して、オン抵抗の低減だけでなく、素子分離もできれば有用である。

【0006】

そこで、本発明の目的は、オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供することにある。

【課題を解決するための手段】

【0007】

前記目的を達成するために、本発明は、支持基板の上に設けられた第１絶縁膜と、前記第１絶縁膜の上に設けられた第１導電型の第１半導体層と、前記第１半導体層の表面を含む上部に設けられた第２導電型の第１半導体領域と、前記第１半導体領域の表面を含む上部に設けられた第１導電型の第２半導体領域と、側面が、前記支持基板側から順に、前記第１半導体層と前記第１半導体領域と前記第２半導体領域と接する第１トレンチと、前記第１トレンチの前記側面に沿って設けられたゲート絶縁膜と、前記第１トレンチ内に埋め込まれたゲート電極と、前記第１半導体領域と前記第１トレンチから離れて、前記第１半導体層の表面を含む上部に設けられた第１導電型の第３半導体領域と、側面が前記第３半導体領域に接し、前記第３半導体領域に対して前記第１半導体領域の反対側に配置された第２トレンチと、前記第２トレンチの前記側面に沿って設けられた素子分離絶縁膜と、前記第２トレンチ内に埋め込まれたポリシリコン埋め込み領域とを有し、前記ゲート電極と、前記ポリシリコン埋め込み領域とは、ポリシリコンで形成され、前記ゲート電極のポリシリコンの不純物濃度は、前記ポリシリコン埋め込み領域のポリシリコンの不純物濃度より、高いことを特徴としている。

【発明の効果】

【0008】

本発明によれば、オン抵抗が低く、かつ、容易に素子分離もできる半導体装置を提供することができる。

【図面の簡単な説明】

【0009】

【図1】本発明の実施形態に係る半導体装置（ＭＯＳＦＥＴ）の平面図である。

【図2】図１のＡ−Ａ方向の矢視断面図である。

【図3】実施形態の半導体装置（ＭＯＳＦＥＴ）の通電時の電流密度分布図である。

【発明を実施するための形態】

【0010】

次に、本発明の実施形態について、適宜図面を参照しながら詳細に説明する。なお、各図において、共通する部分には同一の符号を付し重複した説明を省略している。

【0011】

図１に、本発明の実施形態に係る半導体装置（ＭＯＳＦＥＴ）１００の平面図を示し、図２に、図１のＡ−Ａ方向の矢視断面図を示す。図１では、電極１２〜１４（図２参照）と層間絶縁膜１６（図２参照）を仮想的に省いて、ＳＯＩ基板の活性層となる半導体層（シリコン層）の表面を透視して描いている。

【0012】

図１に示すように、半導体装置（ＭＯＳＦＥＴ）１００は、ゲート電極６を有している。ゲート電極６の周囲には、ゲート酸化膜（ゲート絶縁膜）５が設けられている。ゲート酸化膜（ゲート絶縁膜）５の周囲には、ｎ^＋ソース領域（第２半導体領域）８が設けられている。ｎ^＋ソース領域（第２半導体領域）８の周囲には、ｐウエル領域（第１半導体領域）７が設けられている。ｐウエル領域（第１半導体領域）７の周囲には、ｎ⁻シリコン層（第１半導体層）３が設けられている。ｎ⁻シリコン層（第１半導体層）３の周囲には、ｎ^＋ドレイン領域（第３半導体領域）９が設けられている。ｎ^＋ドレイン領域（第３半導体領域）９の周囲には、内側の素子分離酸化膜（素子分離絶縁膜）１０が設けられている。内側の素子分離酸化膜（素子分離絶縁膜）１０の周囲には、ポリシリコン埋め込み領域１１が設けられている。ポリシリコン埋め込み領域１１の周囲には、外側の素子分離酸化膜（素子分離絶縁膜）１０が設けられている。外側の素子分離酸化膜（素子分離絶縁膜）１０の周囲には、ｎ^＋シリコン領域９ａが設けられている。なお、ｎ^＋シリコン領域９ａの周囲は、ｎ⁻シリコン層（第１半導体層）となっている。

【0013】

図１に示した半導体装置（ＭＯＳＦＥＴ）１００では、一例として、半導体素子が、一つの場合を記載している。これに限らず、半導体装置（ＭＯＳＦＥＴ）１００は、複数の半導体素子を有していてもよい。その場合、複数の半導体素子で、ＳＯＩ基板の支持基板１（図２参照）と埋め込み酸化膜２（図２参照）を共用する。そして、図１に示した半導体装置（ＭＯＳＦＥＴ）１００（半導体素子）の要部が、互いに隣接するように、ＳＯＩ基板の活性層となる半導体層（シリコン層）に形成される。ｎ^＋シリコン領域９ａや、外側と内側の素子分離酸化膜１０や、ポリシリコン埋め込み領域１１は、隣接する半導体装置（ＭＯＳＦＥＴ）１００（半導体素子）同士で、兼用してもよい。また、ｎ^＋シリコン領域９ａは、隣接する半導体装置（ＭＯＳＦＥＴ）１００（半導体素子）のｎ^＋ドレイン領域（第３半導体領域）９として用いてもよい。なお、言うまでもないがＭＯＳＦＥＴとして動作するために、ｐウエル領域（第１半導体領域）７の電位を固定する領域を部分的に設ける必要があるが、図1では簡便のため表記していない。

【0014】

なお、“ｎ”または“ｐ”を冠した層（領域）は、それぞれ電子を多数キャリアとするｎ型層（領域）、正孔を多数キャリアとするｐ型層（領域）を意味し、“ｎ”または“ｐ”に対して、上付きの“＋”または“−”は、その層（領域）の多数キャリアの濃度（不純物濃度）が比較的高い、或いは比較的低いことを意味するものとする。そして、特許請求の範囲に記載の第１導電型と第２導電型とが、ｎ型とｐ型に対応する。第１導電型がｎ型とすると、第２導電型はｐ型となり、第１導電型がｎ型とすると、第２導電型はｐ型となる。

【0015】

図２に示すように、半導体装置（ＭＯＳＦＥＴ）１００は、半導体（シリコン単結晶）製の支持基板１を有している。支持基板１の表面上には、埋め込み酸化膜（第１絶縁膜、インシュレータ）２が設けられている。埋め込み酸化膜２の表面上には、ｎ⁻シリコン層３と、ｐウエル領域７と、ｎ^＋ソース領域８と、ｎ^＋ドレイン領域９とを含み活性層となる半導体層（シリコン層）（３、７、８、９）が、設けられている。このように、半導体装置（ＭＯＳＦＥＴ）１００には、支持基板１と、埋め込み酸化膜２と、シリコン層（３、７、８、９）の３層を有するＳＯＩ基板が用いられている。

【0016】

埋め込み酸化膜２の上には、ｎ⁻シリコン層３が設けられている。ｎ⁻シリコン層３の表面を含む上部には、ｐウエル領域７が設けられている。ｐウエル領域７の表面を含む上部には、ｎ^＋ソース領域８が設けられている。なお、前記ｐウエル領域７の電位を固定する領域は、この断面と別の断面でｎ^＋ソース領域８を形成しない領域を部分的に設ければよい。

【0017】

トレンチ溝（第１トレンチ）４の側面に、ｎ⁻シリコン層３と、ｐウエル領域７と、ｎ^＋ソース領域８が、接している。トレンチ溝４の中には、ゲート酸化膜５とゲート電極６が、埋め込まれている。ゲート酸化膜５は、トレンチ溝４の側面に接し、その側面に沿うように設けられている。ゲート電極６は、ゲート酸化膜５に接している。ゲート電極６は、ゲート酸化膜５を介して（挟んで）、ｎ⁻シリコン層３と、ｐウエル領域７と、ｎ^＋ソース領域８のそれぞれに、対向している。トレンチ溝４の底面と、ゲート電極６の底面と、ゲート酸化膜５の下端とは、埋め込み酸化膜２に達している。ただ、これに限らず、トレンチ溝４の底面と、ゲート電極６の底面と、ゲート酸化膜５の下端とが、埋め込み酸化膜２から離れていてもよい。

【0018】

ｎ^＋ドレイン領域９は、ｎ⁻シリコン層３の表面を含む上部に設けられている。ｎ^＋ドレイン領域９は、ｐウエル領域７とｎ^＋ソース領域８とトレンチ溝４から離れている。ｎ^＋ドレイン領域９の底面は、埋め込み酸化膜２に達している。ただ、これに限らず、ドレイン領域９の底面が、埋め込み酸化膜２から離れていてもよい。ｎ^＋ドレイン領域９の不純物濃度と、ｎ^＋シリコン領域９ａの不純物濃度とは、略等しくなっている。また、ｎ^＋ドレイン領域９の幅と、ｎ^＋シリコン領域９ａの幅が、略等しくなっている。

【0019】

トレンチ溝（第２トレンチ）１５の側面は、ｎ^＋ドレイン領域９に接している。トレンチ溝（第２トレンチ）１５は、ｎ^＋ドレイン領域９に対して、ｐウエル領域７とｎ^＋ソース領域８とトレンチ溝４の反対側に配置されている。トレンチ溝１５の中には、素子分離酸化膜１０とポリシリコン埋め込み領域１１が、埋め込まれている。素子分離酸化膜１０は、トレンチ溝１５の側面に接し、その側面に沿うように設けられている。ポリシリコン埋め込み領域１１は、素子分離酸化膜１０に接している。ポリシリコン埋め込み領域１１は、内側の素子分離酸化膜１０を介して（挟んで）、ｎ^＋ドレイン領域９に対向している。ポリシリコン埋め込み領域１１は、外側の素子分離酸化膜１０を介して（挟んで）、ｎ^＋シリコン領域９ａに対向している。トレンチ溝１５の底面と、ポリシリコン埋め込み領域１１の底面と、素子分離酸化膜１０の下端とは、埋め込み酸化膜２に達している。ただ、これに限らず、トレンチ溝１５の底面と、ポリシリコン埋め込み領域１１の底面と、素子分離酸化膜１０の下端とが、埋め込み酸化膜２から離れていてもよい。

【0020】

また、ｎ⁻シリコン層３の表面からトレンチ溝４の底面までの深さと、ｎ⁻シリコン層３の表面からトレンチ溝１５の底面までの深さが、略等しくなっている。これは、トレンチ溝４の底面と、トレンチ溝１５の底面が、共に、埋め込み酸化膜２に達している場合はもちろん、埋め込み酸化膜２から共に離れている場合にも略等しくなっている。

【0021】

ｎ⁻シリコン層３の表面からゲート電極６の底面までの深さと、ｎ⁻シリコン層３の表面からポリシリコン埋め込み領域１１の底面までの深さが、略等しくなっている。これは、ゲート電極６の底面と、ポリシリコン埋め込み領域１１の底面が、共に、埋め込み酸化膜２に達している場合はもちろん、埋め込み酸化膜２から共に離れている場合にも略等しくなっている。ゲート電極６と、ポリシリコン埋め込み領域１１とは、ポリシリコンで形成されている。ゲート電極６のポリシリコンの不純物濃度と、ポリシリコン埋め込み領域１１のポリシリコンの不純物濃度とは、略等しくなっている。ただ、これに限らず、ゲート電極６のポリシリコンの不純物濃度が、ポリシリコン埋め込み領域１１のポリシリコンの不純物濃度より、高くてもよい。

【0022】

また、ｎ⁻シリコン層３の表面からゲート酸化膜５の下端までの深さと、ｎ⁻シリコン層３の表面から素子分離酸化膜１０の下端までの深さが、略等しくなっている。これは、ゲート酸化膜５の下端と、素子分離酸化膜１０の下端が、共に、埋め込み酸化膜２に達している場合はもちろん、埋め込み酸化膜２から共に離れている場合にも略等しくなっている。また、ゲート酸化膜５の厚さと、素子分離酸化膜１０の厚さが、略等しくなっている。

【0023】

ｎ⁻シリコン層３と、ｐウエル領域７と、ｎ^＋ソース領域８と、ｎ^＋ドレイン領域９と、ゲート酸化膜５と、ゲート電極６と、素子分離酸化膜１０と、ポリシリコン埋め込み領域１１と、ｎ^＋シリコン領域９ａとの上には、層間絶縁膜１６が設けられている。ソース電極１２は、層間絶縁膜１６に設けられたコンタクトホールを介して、ｎ^＋ソース領域８に接続している。ドレイン電極１３は、層間絶縁膜１６に設けられたコンタクトホールを介して、ｎ^＋ドレイン領域９に接続している。引出ゲート電極１４は、層間絶縁膜１６に設けられたコンタクトホールを介して、ゲート電極６に接続している。

【0024】

前記のような半導体装置（ＭＯＳＦＥＴ）１００は、後記のように動作する。ゲート電極６に正の電圧を印加すると、ｐウエル領域７のゲート酸化膜５の界面に電子の反転層が現れる。ゲート電極６に印加される正の電圧が、ある閾値電圧Ｖｔｈ以上になると、ｎ^＋ソース領域８から、電子が、反転層を経由して、ｐウエル領域７へ流れる。ｐウエル領域７へ流れ出た電子は、図２中に電子の流れとして示した矢印のように、ｎ⁻シリコン層３とｎ^＋ドレイン領域９をそれぞれ、広範囲にわたって流れる。このように、ＭＯＳＦＥＴ１００の通電時（ソース電極１２とドレイン電極１３間に電流が流れる時）に、電流経路を広く確保できるので、オン抵抗を低減することができる。

【0025】

図３に、半導体装置（ＭＯＳＦＥＴ）１００の通電時の電流密度分布図を示す。図３の横軸の深さＹは、図２の深さＹのように、ｎ⁻シリコン層３、ｐウエル領域７、ｎ^＋ソース領域８、ｎ^＋ドレイン領域９、ｎ^＋シリコン領域９ａの表面からの深さＹを示している。図３の縦軸は、電子密度を任意単位(ａ．ｕ．)で示している。図３では、半導体装置（ＭＯＳＦＥＴ）１００の３つの位置Ａ１、Ａ２、Ａ３（図１、２参照）それぞれにおける電流密度分布を示している。位置Ａ１は、図１と図２に示したように、ｐウエル領域７とｎ^＋ソース領域８のある位置である。位置Ａ２は、ｐウエル領域７とｎ^＋ドレイン領域９の間のｎ⁻シリコン層３におけるｐウエル領域７よりの位置である。位置Ａ３は、ｐウエル領域７とｎ^＋ドレイン領域９の間のｎ⁻シリコン層３におけるｎ^＋ドレイン領域９よりの位置である。また、図３では、従来のプレーナー型ＭＯＳＦＥＴにおける、３つ位置Ａ１、Ａ２、Ａ３に相当する位置での電流密度分布を示している。これより、プレーナー型ＭＯＳＦＥＴでは、ｎ⁻シリコン層３等の表面近くの深さＹの浅い範囲に、ｎ^＋ソース領域８、ｎ^＋ドレイン領域９、反転層（チャネル）が形成されているため、電子密度は、浅い範囲のみで高くなり、浅い範囲のみで電流が流れている。このため、オン抵抗が高くなっている。一方、本実施形態の半導体装置（ＭＯＳＦＥＴ）１００の例では、電子は、位置Ａ３と位置Ａ２では、深さＹ方向の全体を均一に流れることが可能であり、また、位置Ａ１では、ｐウエル領域７より下のｎ⁻シリコン層３内（深さＹが１.２（ａ．ｕ．）以上の範囲）を、均一に流れることが可能である。このため、電子がｎ⁻シリコン層３を流れる際の抵抗が低減し、オン抵抗を低減することができる。

【0026】

また、図２に示すように、ゲート電極６が埋め込み酸化膜２に接していると、ゲート電極６と支持基板１には、半導体装置（ＭＯＳＦＥＴ）１００の通電時（動作時）に、ゲート電位と同じ電位差しか生じないため、ゲート酸化膜５と埋め込み酸化膜２で囲われる領域での電界集中はなく、耐圧は確保できる。

【0027】

なお、本実施形態では、ｎチャネル型の半導体装置（ＭＯＳＦＥＴ）１００を例に説明したが、本実施形態の半導体装置（ＭＯＳＦＥＴ）１００は、ｎチャネル型の（ＭＯＳＦＥＴ）１００に限定されず、ｐチャネル型の（ＭＯＳＦＥＴ）１００についても、本発明の範囲に含まれる。また、トレンチゲートを有する他のデバイス構造においても、本発明は適用できる。

【0028】

本実施形態の半導体装置（ＭＯＳＦＥＴ）１００の製造方法は、結果として本実施形態の半導体装置（ＭＯＳＦＥＴ）１００の構造が形成できれば、その製造方法に特段の限定は無く従前の方法を用いることができる。後記では一例を挙げて本実施形態の半導体装置（ＭＯＳＦＥＴ）１００の製造方法を説明するが、説明のない工程については、従前の方法を用いることができるのである。

【0029】

まず、ＳＯＩ基板を用意する。ｎ⁻シリコン層３の上に、ｐウエル領域７を形成する。ｐウエル領域７の上に、ｎ^＋ソース領域８を形成する。さらに、ｎ^＋ドレイン領域９を形成する。なお、ｎ^＋ドレイン領域９の形成の前に、トレンチ溝１５を形成してもよい。トレンチ溝１５にリンガラス等を埋め込んで、このリンガラス等からリン等の不純物を熱拡散させることによって、ｎ^＋ドレイン領域９とｎ^＋シリコン領域９ａを形成することができる。

【0030】

次に、トレンチ溝４とトレンチ溝１５を、異方性のドライエッチングにより、同時に形成する。なお、既に、トレンチ溝１５が形成されている場合は、トレンチ溝４を形成する。

【0031】

トレンチ溝４内と、トレンチ溝１５内に、熱酸化により、ゲート酸化膜５と、素子分離酸化膜１０を、同時に形成する。さらに、次に、トレンチ溝４内と、トレンチ溝１５内に、ポリシリコンを同時に埋め込み、ゲート電極６とポリシリコン埋め込み領域１１を形成する。本実施形態では、トレンチ溝４とゲート酸化膜５とゲート電極６からなるゲート構造と、トレンチ溝１５と素子分離酸化膜１０とポリシリコン埋め込み領域１１からなる素子分離構造を、同時に加工することが可能となり、上記２構造を個別に形成する必要がないので工程の短縮ができ、容易に半導体装置（ＭＯＳＦＥＴ）１００を製造することができる。層間絶縁膜１６を形成し、層間絶縁膜１６にコンタクトホールを形成する。最後に、ソース電極１２とドレイン電極１３と引出ゲート電極１４を形成する。なお、本発明は前記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、前記した実施形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。

【符号の説明】

【0032】

１ 支持基板
２ 埋め込み酸化膜（第１絶縁膜）
３ ｎ⁻シリコン層（第１半導体層）
４ トレンチ溝（第１トレンチ）
５ ゲート酸化膜（ゲート絶縁膜）
６ ゲート電極
７ ｐウエル領域（第１半導体領域）
８ ｎ^＋ソース領域（第２半導体領域）
９ ｎ^＋ドレイン領域（第３半導体領域）
９ａ ｎ^＋シリコン領域
１０ 素子分離酸化膜（素子分離絶縁膜）
１１ ポリシリコン埋め込み領域
１２ ソース電極
１３ ドレイン電極
１４ 引出ゲート電極
１５ トレンチ溝（第２トレンチ）
１６ 層間絶縁膜
１００ 半導体装置

【図1】

【図2】

【図3】