特許 5718397 積層チップ電子部品及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5718397

(24)【登録日】2015年3月27日

(45)【発行日】2015年5月13日

(54)【発明の名称】積層チップ電子部品及びその実装基板

(51)【国際特許分類】

   H01G 4/30 20060101AFI20150423BHJP

   H01G 4/232 20060101ALI20150423BHJP

【ＦＩ】

   H01G4/30 301B

   H01G4/30 301F

   H01G4/12 352

【請求項の数】12

【全頁数】12

(21)【出願番号】特願2013-54660(P2013-54660)

(22)【出願日】2013年3月18日

(65)【公開番号】特開2014-86718(P2014-86718A)

(43)【公開日】2014年5月12日

【審査請求日】2013年3月18日

(31)【優先権主張番号】10-2012-0119642

(32)【優先日】2012年10月26日

(33)【優先権主張国】KR

【前置審査】

(73)【特許権者】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】100088605

【弁理士】

【氏名又は名称】加藤 公延

(72)【発明者】

【氏名】ジョン・ビュン・ジュン

(72)【発明者】

【氏名】イ・ビョン・ファ

(72)【発明者】

【氏名】グ・ヒュン・ヒ

(72)【発明者】

【氏名】キム・チャン・フン

(72)【発明者】

【氏名】アン・ヨン・ギュ

【審査官】 瀧内 健夫

(56)【参考文献】

【文献】 特開２００２−３５９１０３（ＪＰ，Ａ）

【文献】 特開２００７−２８１１３４（ＪＰ，Ａ）

【文献】 特開２０１３−０５８５５８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｇ ４／２３２

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

内部電極及び誘電体層を含むセラミック本体と、
前記セラミック本体において長さ方向の両端部を覆うように形成される外部電極と、
前記外部電極を成しながら前記セラミック本体の外部面に形成される第１めっき層と、
前記第１めっき層の外部側面に形成される不導体層と、
前記不導体層を除外した前記第１めっき層上に形成されて前記不導体層と区分される領域に配置される第２めっき層と、を含み、
前記不導体層の両端部は、前記セラミック本体の側面内に配置され、前記セラミック本体の厚さ方向を基準とするとき、前記内部電極の最下部面より低く、かつ前記内部電極の最上部面より高く配置される、積層チップ電子部品。

【請求項2】

前記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含む、請求項１に記載の積層チップ電子部品。

【請求項3】

前記第２めっき層は、前記外部電極のバンド部のみに形成される、請求項１に記載の積層チップ電子部品。

【請求項4】

前記第１めっき層及び第２めっき層は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含む、請求項１に記載の積層チップ電子部品。

【請求項5】

請求項１の積層チップ電子部品と、
はんだフィレットによって前記第２めっき層と連結される電極パッドと、
前記電極パッドが形成される印刷回路基板と、を含み、
前記はんだフィレットは、前記印刷回路基板と隣接する前記不導体層の一端まで形成される、積層チップ電子部品の実装基板。

【請求項6】

前記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含む、請求項５に記載の積層チップ電子部品の実装基板。

【請求項7】

前記第２めっき層は、前記外部電極のバンド部のみに形成される、請求項５に記載の積層チップ電子部品の実装基板。

【請求項8】

前記第１めっき層及び第２めっき層は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含む、請求項５に記載の積層チップ電子部品の実装基板。

【請求項9】

内部電極及び誘電体層を含み六面体状を有するセラミック本体の側面及び上部面に形成される第１めっき層と、
前記セラミック本体の側面に形成される不導体層と、
前記不導体層を除外した前記第１めっき層に被覆されて前記不導体層と区分される領域に配置される第２めっき層と、を含み、
前記不導体層の両端部は、前記セラミック本体の側面内に配置され、前記セラミック本体の厚さ方向を基準とするとき、前記内部電極の最下部面より低く、かつ前記内部電極の最上部面より高く配置される、積層チップ電子部品。

【請求項10】

前記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含む、請求項９に記載の積層チップ電子部品。

【請求項11】

前記第１めっき層及び第２めっき層は、Ｎｉ及びＳｎのうち少なくとも一つを含む、請求項９に記載の積層チップ電子部品。

【請求項12】

請求項９の積層チップ電子部品と、
はんだフィレットによって前記第２めっき層と連結される電極パッドと、
前記電極パッドが形成される印刷回路基板と、を含み、
前記はんだフィレットは、前記印刷回路基板と隣接する前記不導体層の一端まで形成される、積層チップ電子部品の実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電圧印加時に積層チップ電子部品によって発生するアコースティックノイズを低減させることができる積層チップ電子部品及びその実装基板に関する。

【背景技術】

【0002】

積層チップ電子部品の一つである積層チップキャパシタは、複数の誘電体層の間に内部電極が形成される。

【0003】

誘電体層を介して重畳される内部電極が形成される積層チップキャパシタにおいて、直流及び交流電圧が印加されると、内部電極の間で圧電現象が生じ、振動が発生するようになる。

【0004】

上記振動は、上記積層チップキャパシタの外部電極から上記積層チップキャパシタが実装された印刷回路基板に伝達される。このとき、上記印刷回路基板が振動して騒音が発生する。

【0005】

また、上記印刷回路基板の振動によって発生する騒音が可聴周波数（２０〜２００００Ｈｚ）領域に含まれると、その振動音が人に不快を与える可能性がある。このような音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

【0006】

上記積層チップキャパシタに電圧が印加されるとき、上記積層チップキャパシタが変形される形状を調べると、上面及び下面は厚さ方向に膨張及び収縮され、側面は上記上面及び下面と反対の位相差を有しながら収縮及び膨張されることが分かる。

【0007】

側面における膨張及び収縮は、上記積層チップキャパシタを印刷回路基板に固定するはんだフィレット（ｓｏｌｄｅｒ ｆｉｌｌｅｔ）を通じて上記積層チップキャパシタの振動が印刷回路基板に伝達されて行われる。

【0008】

従って、はんだフィレットの高さを低く形成して積層チップキャパシタの振動が印刷回路基板に伝達されることを防止する積層チップ電子部品に対する研究が必要な実情にある。

【0009】

下記特許文献１は、耐衝撃性を強化するために、積層素体の主面から金属めっき層の端部上にわたって導電性樹脂層を被着したセラミック電子部品を開示している。また、特許文献２は、外部電極を形成するＰｄめっき層及びＡｕめっき層の厚さを調節して溶接のオーバーフロー（ｏｖｅｒｆｌｏｗ）を防止するセラミック電子部品を開示している。

【0010】

上記特許文献からは、本特許の請求項及び本発明の実施例が提案する不導体層を用いて溶接のオーバーフローを防止する内容などを開示または予想できない。

【先行技術文献】

【特許文献】

【0011】

【特許文献1】日本特許公開公報 第２００５−２４３９４４号

【特許文献2】日本特許公開公報 第２００３−１０９８３８号

【発明の概要】

【発明が解決しようとする課題】

【0012】

本発明の目的は、印刷回路基板及び積層チップ電子部品をはんだ付けするとき、はんだが積層チップ電子部品の厚さ方向上側にオーバーフローされることを防止する積層チップ電子部品を提供することにある。

【0013】

また、本発明の他の目的は、上記積層チップ電子部品が印刷回路基板に実装されることによりアコースティックノイズが減少する積層チップ電子部品の実装基板を提供することにある。

【課題を解決するための手段】

【0014】

本発明の第１側面による積層チップ電子部品は、内部電極及び誘電体層を含むセラミック本体と、上記セラミック本体において長さ方向の両端部を覆うように形成される外部電極と、上記外部電極を成しながら上記セラミック本体の外部面に形成される第１めっき層と、上記第１めっき層の外部側面に形成される不導体層と、上記不導体層を除外した上記第１めっき層上に形成される第２めっき層と、を含むことができる。

【0015】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記第１めっき層の上記外部側面と共に、上部面及び下部面のうち少なくとも一つの一部まで延長されて形成されることができる。

【0016】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記セラミック本体の上部面及び下部面のうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる。

【0017】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記セラミック本体内に形成される内部電極の最下部面及び最上部面のうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる。

【0018】

上記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含むことができる。

【0019】

上記第２めっき層は、上記外部電極のバンド部のみに形成されることができる。

【0020】

上記第１めっき層及び第２めっき層は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含むことができる。

【0021】

他の側面において、本発明の第１側面による積層チップ電子部品の実装基板は、上記第１側面の積層チップ電子部品と、はんだフィレットによって上記第２めっき層と連結される電極パッドと、上記電極パッドが形成される印刷回路基板と、を含み、上記はんだフィレットは、上記印刷回路基板と隣接する上記不導体層の一端まで形成されることができる。

【0022】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記第１めっき層の外部側面と共に、上部面及び下部面のうち少なくとも一つの一部まで延長されて形成されることができる。

【0023】

上記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含むことができる。

【0024】

上記第２めっき層は、外部電極のバンド部のみに形成されることができる。

【0025】

上記第１めっき層及び第２めっき層は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含むことができる。

【0026】

さらに他の側面において、本発明の第２側面の積層チップ電子部品は、六面体状を有するセラミック本体の側面及び上部面に形成される第１めっき層と、上記セラミック本体の側面に形成される不導体層と、上記不導体層を除外した上記第１めっき層に被覆される第２めっき層と、を含むことができる。

【0027】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記第１めっき層の上記外部側面と共に、上部面及び下部面のうち少なくとも一つの一部まで延長されて形成されることができる。

【0028】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記セラミック本体の上部面及び下部面のうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる。

【0029】

上記不導体層において厚さ方向の少なくとも一つの端部は、上記セラミック本体内に形成される内部電極の最下部面及び最上部面のうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる。

【0030】

上記不導体層は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含むことができる。

【0031】

上記第２めっき層は、上記外部電極のバンド部のみに形成されることができる。

【0032】

上記第１めっき層及び第２めっき層は、Ｎｉ及びＳｎのうち少なくとも一つを含むことができる。

【0033】

他の側面において、本発明の第２側面による積層チップ電子部品の実装基板は、上記第２側面の積層チップ電子部品と、はんだフィレットによって上記第２めっき層と連結される電極パッドと、上記電極パッドが形成される印刷回路基板と、を含み、上記はんだフィレットは、上記印刷回路基板と隣接する上記不導体層の一端まで形成されることができる。

【発明の効果】

【0034】

本発明による積層チップキャパシタ及びその実装基板によると、アコースティックノイズを著しく減少させることができる。

【図面の簡単な説明】

【0035】

【図1】本発明の実施例による積層チップキャパシタを一部切開して示した概略切開斜視図である。

【図2】図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【図3】第１実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【図4】第２実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【図5】第３実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【図6】本発明の実施例による積層チップキャパシタが印刷回路基板に実装された形状を概略的に示した概略斜視図である。

【図7】図６の積層チップキャパシタが印刷回路基板に実装された形状を示した概略平面図である。

【図8】図６の積層チップキャパシタが印刷回路基板に実装された形状を長さ方向及び厚さ方向に切断して示した断面図である。

【図9】図６の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加された場合に積層チップキャパシタが変形される形状を概略的に示した断面図である。

【発明を実施するための形態】

【0036】

以下では、添付の図面を参照し、本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。なお、図面における要素の形状及び大きさなどはより明確な説明のために誇張されることがある。

【0037】

本発明の一実施例による積層チップ電子部品は、誘電体層を用いており、上記誘電体層を介して内部電極が対向する構造を有する積層セラミックキャパシタ、積層バリスタ、サーミスタ、圧電素子、多層基板などに適切に用いられることができる。

【0038】

また、各実施例において、図面に示す同一思想の範囲内の機能が同一の構成要素は、同一の参照符号を用いて説明する。

【0039】

積層チップキャパシタ

【0040】

図１は、本発明の実施例による積層チップキャパシタを一部切開して示した概略切開斜視図であり、図２は、図１の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【0041】

また、図３は、第１実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図であり、図４は、第２実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図であり、図５は、第３実施例の積層チップキャパシタを長さ方向及び厚さ方向に切断して示した断面図である。

【0042】

図１から図５を参照すると、積層チップキャパシタ１０は、セラミック本体１２と、外部電極４０と、内部電極２０と、不導体層８０と、を含むことができる。

【0043】

上記セラミック本体１２は、セラミックグリーンシート上に上記内部電極２０が形成されるように導電性ペーストを塗布し、上記内部電極２０が形成されたセラミックグリーンシートを積層して圧搾した後、焼成することで製造されることができる。上記セラミック本体１２は、複数の誘電体層５２、５４及び内部電極２２、２４が繰り返し積層されて形成されることができる。

【0044】

上記セラミック本体１２は六面体状からなることができる。チップ焼成時に、セラミック粉末の焼成収縮により、セラミック本体１２は完全な直線を有する六面体状ではないが、実質的に六面体状を有するものと理解してよい。

【0045】

本発明の実施例を明確に説明するために、六面体の方向を定義すると、図１に示されるＬ、Ｗ及びＴは、それぞれ長さ方向、幅方向、厚さ方向を示す。ここで、厚さ方向は、誘電体層が積層された積層方向と同一の概念で用いられることができる。

【0046】

図１の実施例は、長さ方向が幅または厚さ方向より長い直六面体状を有する積層チップキャパシタ１０に関する。

【0047】

上記誘電体層５０を形成する材料として、高容量化のために高誘電率を有するセラミック粉末を用いることができる。上記セラミック粉末は、例えば、チタン酸バリウム（ＢａＴｉＯ_３）系粉末またはチタン酸ストロンチウム（ＳｒＴｉＯ_３）系粉末などを用いることができるが、これに限定されるものではない。

【0048】

上記内部電極２０は、第１内部電極２２及び第２内部電極２４を含むことができ、上記第１及び第２内部電極２２、２４は、それぞれ第１及び第２外部電極４２、４４と電気的に連結されることができる。

【0049】

ここで、上記第１内部電極２２及び第２内部電極２４は、誘電体層（５４、図１参照）を介して対向して重畳された第１及び第２電極パターン部２２２、２４２と、それぞれの第１及び第２外部電極４２、４４に引出される第１及び第２リード部２２４、２４４と、を含むことができる。

【0050】

上記第１及び第２電極パターン部２２２、２４２は、厚さ方向に連続して積層されてセラミック本体１２内において静電容量を形成するアクティブ層６０を構成することができる。

【0051】

積層チップキャパシタの長さ方向及び厚さ方向の断面において、上記アクティブ層６０を除外した部分をマージン部と定義することができる。上記マージン部において厚さ方向に上記アクティブ層６０の上部マージン部及び下部マージン部を、特に上部カバー層５３及び下部カバー層５５と定義することができる。

【0052】

上記上部カバー層５３及び下部カバー層５５は、上記第１内部電極２２と第２内部電極２４との間に形成される誘電体層５２、５４とは異なり、内部電極を形成するための導電性ペーストが塗布されない複数のセラミックグリーンシートが焼結されて形成されることができる。

【0053】

上記上部カバー層５３及び下部カバー層５５を含む複数の誘電体層５０は、焼結された状態で、走査電子顕微鏡（ＳＥＭ、Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）を利用せずには隣接する誘電体層５０間の境界が確認できないほど一体化されていることができる。

【0054】

上記外部電極４０は、上記セラミック本体１２において長さ方向の両端部を覆うように形成されることができる。ここで、一方の長さ方向の端部に形成される外部電極を第１外部電極４２、他方の長さ方向の端部に形成される外部電極を第２外部電極４４と規定することができる。

【0055】

上記セラミック本体１２において長さ方向の端部面を除外した上記セラミック本体１２の外部側面、上部面Ｓ_Ｔ及び下部面Ｓ_Ｂに形成される外部電極４０は、所定の幅を有する帯状であることから、バンド部と規定することができる。

【0056】

本実施例は、長さ方向の両端部に形成される積層セラミックキャパシタを説明しているが、本発明がこれに限定されるものではない。セラミック本体１２の側面に複数の外部電極が形成される多連型（ａｒｒａｙ ｔｙｐｅ）積層セラミックキャパシタにも適用されることができる。

【0057】

上記第１及び第２外部電極４２、４４は、金属粉末を含む導電性ペーストで形成されることができる。上記第１及び第２外部電極４２、４４は、上記セラミック本体１２の外部面に直接被覆される第１めっき層４２２、４４２が形成されることができる。ここで、上記第１めっき層４２２、４４２は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含むことができるが、特にこれらに限定されるものではない。

【0058】

上記不導体層８０は、上記第１めっき層４２２、４４２の外部側面に形成されることができる。また、上記不導体層８０を除外した上記第１めっき層４２２、４４２に電気めっき方式によって第２めっき層４２４、４４４が被覆されることができる。

【0059】

上記不導体層８０は、第２めっき層４２４、４４４が被覆されることを防止することができる。また、印刷回路基板（１２０、図６参照）に上記積層チップキャパシタ１０を表面実装するとき、上記不導体層８０は、電極パッド（１２２、図６参照）に形成されるはんだペーストが溶融（ｗｅｔｔｉｎｇ）されることを防止することで、はんだが不導体層８０にくっつかないようにする。

【0060】

これにより、上記不導体層８０は、印刷回路基板（１２０、図６参照）に上記積層チップキャパシタ１０が表面実装されるとき、上記積層チップキャパシタ１０が上記印刷回路基板１２０に固定するはんだフィレット（１４２、１４４、図６参照）の高さを減らすことができる。

【0061】

一方、上記第２めっき層４２４、４４４は、Ｃｕ、Ｎｉ及びＳｎのうち少なくとも一つを含むことができるが、特にこれに限定されるものではない。

【0062】

図３から図５は、上記不導体層８０の形成形状によるそれぞれの実施例に関する。

【0063】

図３に示される積層チップキャパシタ１０において上記不導体層８０の厚さ方向の少なくとも一つの端部８２、８４は、上記第１めっき層４２２、４４２の外部側面Ｓ_Ｓと共に、上部面Ｓ_Ｔ及び下部面Ｓ_Ｂのうち少なくとも一つの一部まで延長されて形成されることができる。

【0064】

図３のように、不導体層８０は、上記外部電極４０においてバンド部の一部まで延長されて形成されるため、上記積層チップキャパシタ１０が印刷回路基板に形成されると、はんだフィレットの高さを大きく減らすことができるようになる。

【0065】

図４に示される積層チップキャパシタ１０において上記不導体層８０の厚さ方向の少なくとも一つの端部８２、８４は、上記セラミック本体１２の上部面Ｓ_Ｔ及び下部面Ｓ_Ｂのうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる（図４のＤ１参照）。

【0066】

図３及び図４の実施例における第２めっき層４２４、４４４は、上記外部電極４０のバンド部のみに形成されることができる。

【0067】

図５に示される積層チップキャパシタ１０において上記不導体層８０の厚さ方向の少なくとも一つの端部８２、８４は、上記セラミック本体１２内に形成される内部電極の最下部面Ｓ_ＩＴ及び最上部面Ｓ_ＩＢのうち少なくとも一つより厚さ方向の上部及び下部に形成されることができる（図５のＤ２参照）。

【0068】

図４及び図５のように不導体層８０が形成されると、図３の場合に比べて高いはんだフィレット１４２、１４４の高さを有するが、これにより実装の面において信頼性が向上することができる。

【0069】

一方、上記不導体層８０は、エポキシ、耐熱性高分子、ガラス及びセラミックのうち選択された少なくとも一つを含むことができる。

【0070】

積層チップキャパシタの実装基板

【0071】

図６は、本発明の実施例による積層チップキャパシタが印刷回路基板に実装された形状を概略的に示した概略斜視図であり、図７は、図６の積層チップキャパシタが印刷回路基板に実装された形状を示した概略平面図である。

【0072】

図６及び図７を参照すると、本実施例による積層チップキャパシタの実装基板１００は、積層チップ電子部品１０と、電極パッド１２２、１２４と、印刷回路基板１２０と、を含むことができる。

【0073】

上記積層チップ電子部品１０は、上記した通り、積層チップキャパシタであることができ、内部電極２２、２４が上記印刷回路基板１２０と水平になるように積層チップキャパシタ１０が印刷回路基板１２０に実装されることができる。

【0074】

また、印刷回路基板１２０及び積層チップ電子部品１０の第２めっき層４２４、４４４は、はんだフィレット１４２、１４４によって上記電極パッド１２２、１２４と連結され、上記はんだフィレット１４２、１４４は、上記印刷回路基板１２０と隣接する上記不導体層８０の一端まで形成されることができる。

【0075】

上記積層チップキャパシタ１０が印刷回路基板１２０に実装された状態で、電圧が印加されると、アコースティックノイズが発生する可能性がある。上記アコースティックノイズは、上記はんだフィレット１４２、１４４の高さを減らすことで減少させることができる。

【0076】

図８は、図６の積層チップキャパシタが印刷回路基板に実装された形状を長さ方向及び厚さ方向に切断して示した断面図であり、図９は、図６の積層チップキャパシタが印刷回路基板に実装された状態で、電圧が印加されると、積層チップキャパシタが変形される形状を概略的に示した断面図である。

【0077】

積層チップキャパシタ１０の両端部に形成される第１及び第２外部電極４２、４４に異なる極性を有する電圧が印加されると、誘電体層の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体１２が厚さ方向に膨張及び収縮するようになり、第１及び第２外部電極４２、４４における長さ方向の両端部は、ポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ、図９のＰ方向）によってセラミック本体１２において厚さ方向の膨張及び収縮とは反対に収縮及び膨張するようになる。

【0078】

ここで、図９には、第１及び第２外部電極４２、４４に異なる極性を有する電圧が印加されると、はんだフィレット１４２、１４４の大きさによって印刷回路基板１２０が変形される程度が示されている。

【0079】

図９に示される仮想の点線は、上記はんだフィレット１４２’、１４４’が積層セラミック本体１２の中間程度の高さまで形成される場合を示す。即ち、上記はんだフィレット１４２’、１４４’が積層セラミック本体１２の中間程度の高さまで形成された場合には、上記セラミック本体１２が変形される程度がはんだフィレット１４２’、１４４’に伝達されることができる。このとき、はんだフィレット１４２’、１４４’に作用する力（Ｆ１、矢印１（「○１」方向）は、本発明の実施例であるはんだフィレット１４２、１４４に作用する力（Ｆ２、矢印２「○２」方向）に比べて大きくなる。即ち、はんだフィレット１４２’、１４４’の高さが高い場合、印刷回路基板１２０が変形される程度が大きく、アコースティックノイズの大きさもより大きくなる。

【0080】

従って、本発明の実施例であるはんだフィレット１４２、１４４の高さが不導体層８０によって規定されると、印刷回路基板１２０はほとんど変形されず、アコースティックノイズも著しく減少するようになる。

【符号の説明】

【0081】

１０ 積層チップキャパシタ
２０ 内部電極
４２、４４ 第１及び第２外部電極
５０ 誘電体層
８０ 不導体層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】