特許 5718596 受信回路、信号伝送回路、及び信号受信方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5718596

(24)【登録日】2015年3月27日

(45)【発行日】2015年5月13日

(54)【発明の名称】受信回路、信号伝送回路、及び信号受信方法

(51)【国際特許分類】

   H04L 25/03 20060101AFI20150423BHJP

   H04L 25/02 20060101ALI20150423BHJP

   G06F 1/04 20060101ALI20150423BHJP

【ＦＩ】

   H04L25/03 E

   H04L25/02 303Z

   G06F1/04 Z

【請求項の数】11

【全頁数】9

(21)【出願番号】特願2010-176236(P2010-176236)

(22)【出願日】2010年8月5日

(65)【公開番号】特開2012-39286(P2012-39286A)

(43)【公開日】2012年2月23日

【審査請求日】2013年8月1日

【前置審査】

(73)【特許権者】

【識別番号】511006720

【氏名又は名称】ジーブイビービー ホールディングス エス．エイ．アール．エル．

(74)【代理人】

【識別番号】100106002

【弁理士】

【氏名又は名称】正林 真之

(74)【代理人】

【識別番号】100120891

【弁理士】

【氏名又は名称】林 一好

(72)【発明者】

【氏名】金丸 裕樹

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開昭５４−１１８１４８（ＪＰ，Ａ）

【文献】 国際公開第２００３／０１３０８５（ＷＯ，Ａ１）

【文献】 特開昭６３−３１４０４７（ＪＰ，Ａ）

【文献】 ON Semiconductor(Paul Shockman)，AND8020/D Termination of ECL Logic Devices，AND8020/D APPLICATION NOTE，２００２年 ５月

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｌ ２５／０３

Ｇ０６Ｆ １／０４

Ｈ０４Ｌ ２５／０２

(57)【特許請求の範囲】

【請求項1】

クロック信号を受信する第１端と第１ノードとの間をＡＣ結合し、少なくとも１つのキャパシタとトランスとを含むＡＣ結合回路と、
ＬＤＶＳレシーバの入力信号の電圧値をＬＤＶＳレシーバ規格に合わせるための、電源電圧とグランド電圧との間に配置された抵抗列を含む電圧調整回路と、
前記第１端に印加される前記クロック信号に応じて前記第１ノードに現れる第２の信号をローパスフィルタリングして第２ノードに参照用信号を生成するローパスフィルタ回路と、
非反転入力に前記第１ノードで生成された前記第２の信号が入力されると共に、反転入力に前記第２ノードで生成された前記参照用信号が入力され、前記ＬＤＶＳレシーバであるコンパレータと、を含み、
前記ローパスフィルタ回路は、前記グランド電圧と前記コンパレータの前記反転入力との間に結合されたキャパシタ及びインダクタの少なくとも１つを含む、受信回路。

【請求項2】

前記抵抗列は前記ＬＶＤＳレシーバの入力信号のコモンモード電圧をＬＶＤＳレシーバ規格に合わせるよう設定されている、請求項１記載の受信回路。

【請求項3】

前記抵抗列は、
前記電源電圧と前記ＬＶＤＳレシーバの第１の入力端との間を接続する第１の抵抗と、
前記ＬＶＤＳレシーバの前記第１の入力端と第２の入力端との間を接続する第２の抵抗と、
前記第２の入力端と前記グランド電圧との間を接続する第３の抵抗と、
を含む請求項２記載の受信回路。

【請求項4】

前記ローパスフィルタ回路は、前記グランド電圧と、前記第２の抵抗と前記第３の抵抗との間のノードと間に結合され、前記第３の抵抗に対して平行に結合される容量素子を含む、請求項３記載の受信回路。

【請求項5】

前記ローパスフィルタ回路は抵抗素子と容量素子とを含む、請求項１記載の受信回路。

【請求項6】

単相の伝送配線と、
前記伝送配線に挿入されるダンピング抵抗と、
第１端と第２端との間をＡＣ結合するＡＣ結合回路であって、前記第１端が前記伝送配線の受信側に接続されている、前記ＡＣ結合回路と、
ＬＶＤＳレシーバの入力信号の電圧値をＬＶＤＳレシーバ規格に合わせるための、電源電圧とグランド電圧との間に配置された抵抗列を含む電圧調整回路と、
前記第１端に印加される第１の信号に応じて前記第２端に現れる第２の信号をローパスフィルタリングして第３の信号を生成するローパスフィルタ回路と、
前記第２の信号と前記第３の信号とが入力され、ＬＶＤＳレシーバであるコンパレータと、を含み、
前記ローパスフィルタ回路は、グランド電圧と前記コンパレータの入力との間に結合されたキャパシタ及びインダクタの少なくとも１つを含む、信号伝送回路。

【請求項7】

前記伝送配線はクロック配線である、請求項６記載の信号伝送回路。

【請求項8】

受信信号からＡＣ成分を抽出し、
前記ＡＣ成分を所定の電位に加えて第１の電圧信号を生成し、
グランド電圧とコンパレータの入力との間に結合されたキャパシタ及びインダクタの少なくとも１つを含むローパスフィルタ回路によって前記第１の電圧信号をローパスフィルタリングして第２の電圧信号を生成し、
電源電圧とグランド電圧との間に配置された抵抗列によって、受信信号のコモンモード電圧をレシーバのレシーバ規格に合わせ、
ＬＶＤＳレシーバである前記コンパレータによって、前記第１の電圧信号と前記第２の電圧信号とを比較する、
各段階を含む、信号受信方法。

【請求項9】

前記ローパスフィルタ回路は、１マイクロファラッドの容量素子を含む、請求項１に記載の受信回路。

【請求項10】

前記ローパスフィルタ回路は、抵抗要素と容量要素との間に位置する前記第２ノードで参照用信号を生成する、前記抵抗要素と前記容量要素とを含み、
前記参照用信号は、前記コンパレータに入力される、請求項１に記載の受信回路。

【請求項11】

前記抵抗列は、約３．３Ｖの電源電圧に対し、第２端において約１．２Ｖの電圧を生成する、請求項３に記載の受信回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般に受信回路、信号伝送回路、及び信号受信方法に関し、詳しくはクロック信号を受信する受信回路、クロック信号を伝送する信号伝送回路、及びクロック信号を受信する信号受信方法に関する。

【背景技術】

【0002】

電子機器内でクロック信号を送信側から受信側に伝送する際に、伝送路を伝搬するクロック信号により電磁波が発生する。この電磁波の強度が大きい場合には、電磁波がＥＭＩ（Electro-Magnetic Interference）ノイズとして作用する可能性がある。ＥＭＩノイズを低減するために、一般的に、クロック送信側にダンピング抵抗やＥＭＩフィルタを挿入する配線構造が用いられる。

【0003】

図１は、単一のクロック配線にダンピング抵抗を挿入し、クロック信号を単相で伝送する構成を示す図である。図１に示す構成においては、以下の問題点が存在する。まず、配線長が長くなるほど、配線からの電磁波のエミッションが増えてしまう。また、配線長が長くなるほど配線容量が増えて、受信端でのクロック信号の振幅が小さくなる。ダンピング抵抗やＥＭＩフィルタを大きくすることにより、配線からの電磁波のエミッションを減らし且つ信号反射の影響を減らすことができるが、受信端でのクロック信号の振幅が小さくなる。

【0004】

受信端でのクロック信号の振幅が小さくなると、受信側で必要な信号電圧のスレッショルドを満たせなくなり、クロック信号を検出できないおそれがある。また、信号の立ち上がり時間及び立ち下がり時間の増大により、受信したクロック信号のジッターが増えるおそれがある。

【0005】

図２は、ダンピング抵抗により減衰させたクロック信号を差動信号として伝送する構成を示す図である。図２の差動構成を用いることにより、図１に示す単相構成の問題点を以下のように改善することができる。第１に、クロック信号が差動信号により伝送されるため、極性が逆の信号同士が互いの電磁界を打ち消し合うことにより、電磁波のエミッションを抑えることができる。第２に、差動信号でクロック信号が伝送されるため、外来ノイズに強く、クロック信号を長距離伝送して信号振幅が減少しても、受信端で的確にクロックを検出することができる。

【0006】

図２に示す構成では、差動信号システムとして例えばＬＶＤＳ（Low Voltage Differential Signaling）を用いている。ＬＶＤＳは、低い消費電力で比較的高いデータレートを実現することが可能な標準化規格である。図２に示す構成では、送信端側と受信端側とにそれぞれＬＶＤＳトランスミッタ１０とＬＶＤＳレシーバ１１とが配置され、更に、ＬＶＤＳトランスミッタ１０とＬＶＤＳレシーバ１１との間を差動１００Ωの配線１２で接続している。この構成では、送信端と受信端との両方に部品（ＬＶＤＳトランスミッタ及びレシーバ）を追加するために、図１の構成と比較してかなりのコスト増となる。またＬＶＤＳトランスミッタ１０とＬＶＤＳレシーバ１１との間の配線１２を、差動１００Ωの特別な配線にする必要があるため、その配線路のレイアウトの自由度が制限されてしまう。

【0007】

コスト及び配線レイアウトの自由度の観点からは、単相でクロック信号を伝送することが好ましい。但し、単相でクロック伝送する場合には、ダンピング抵抗によりＥＭＩノイズを十分に低減しながらも、受信端で的確にクロック信号を検出可能な構成とする必要がある。

【0008】

単相でクロック信号を伝送し、ＬＶＤＳレシーバによりクロック信号を受信する構成が幾つかの文献に開示されている（例えば非特許文献１及び２）。これらの文献に開示される構成では、抵抗列により適切な振幅に調整したクロック信号をＬＶＤＳレシーバの第１端に印加すると共に、電源電圧を抵抗列により分圧して生成した参照電圧をＬＶＤＳレシーバの第２端に印加している。またＬＶＤＳレシーバの第２端とＧＮＤとの間にキャパシタを挿入することにより、参照電圧に対する電源ノイズの影響を除去している。この構成により、ＤＣ成分を含むクロック信号の電圧と固定の参照電圧とを比較して、クロック信号を検出している。しかし、配線路の影響等によりクロック信号に振幅の歪みやＤＣ成分のずれが発生した場合、参照電圧と受信クロック信号電圧との関係が理想の電圧関係とは異なるものとなり、適切な信号検出ができない。

【先行技術文献】

【非特許文献】

【0009】

【非特許文献1】Chris Sterzik, "Interfacing DifferentLogic With LVDS Receivers," TEXAS INSTRUMENT Application Report SLLA101-September2001 (USA)

【非特許文献2】"Interfacing LVDS to PECL, LVPECL, CML, RS-422 and single-endeddevices," PERICOM Application Note 47, 2002 (USA)

【発明の概要】

【0010】

本発明の一態様によれば、第１端と第２端との間をＡＣ結合するＡＣ結合回路と、前記第１端に印加される第１の信号に応じて前記第２端に現れる第２の信号をローパスフィルタリングして第３の信号を生成するローパスフィルタ回路と、前記第２の信号と前記第３の信号とが入力されるコンパレータとを含む受信回路が提供される。

【0011】

また、本発明の他の態様によれば、単相の伝送配線と、前記伝送配線の送信側に挿入されるダンピング抵抗と、第１端と第２端との間をＡＣ結合するＡＣ結合回路であって、前記第１端が前記伝送配線の受信側に接続されている、前記ＡＣ結合回路と、前記第１端に印加される第１の信号に応じて前記第２端に現れる第２の信号をローパスフィルタリングして第３の信号を生成するローパスフィルタ回路と、前記第２の信号と前記第３の信号とが入力されるコンパレータとを含む信号伝送回路が提供される。

【0012】

また、本発明の更に他の態様によれば、受信信号からＡＣ成分を抽出し、前記ＡＣ成分を所定の電位に加えて第１の電圧信号を生成し、前記第１の電圧信号をローパスフィルタリングして第２の電圧信号を生成し、前記第１の電圧信号と前記第２の電圧信号とを比較する各段階を含む信号受信方法が提供される。

【図面の簡単な説明】

【0013】

【図1】単一のクロック配線にダンピング抵抗を挿入し、クロック信号を単相で伝送する構成を示す図である。

【図2】ダンピング抵抗により減衰させたクロック信号を差動信号として伝送する構成を示す図である。

【図3】受信回路の第１の実施例を示す図である。

【図4】受信回路の第２の実施例を示す図である。

【図5】受信回路の第３の実施例を示す図である。

【発明を実施するための形態】

【0014】

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

【0015】

図３は、受信回路の第１の実施例を示す図である。図３の受信回路は、コンパレータ２１、容量素子２２及び２３、抵抗素子２４乃至２７、クロック受信端２８、及びクロック出力端２９を含む。クロック受信端２８は、単相の伝送配線３２の受信側に接続されている。この伝送配線３２の送信端３０に近い送信側には、ダンピング抵抗３１が挿入されていてもよい。

【0016】

受信回路の容量素子２２は、第１端としてのクロック受信端２８と、第２端としてのノードＮ１との間を容量結合するＡＣ結合回路として機能する。クロック受信端２８に伝送配線３２からのクロック信号ＣＬＫ＿ＩＮが印加されると、この入力クロック信号ＣＬＫ＿ＩＮに応じてノードＮ１に検出用クロック信号が現れる。この検出用クロック信号は、クロック信号ＣＬＫ＿ＩＮから容量素子２２によって直流成分が除去されたクロック信号に、抵抗素子列２４乃至２６により規定される電位を直流成分として足し合わせた信号となる。抵抗素子２５及び容量素子２３を含む回路部分はローパスフィルタとして機能し、ノードＮ１に現れる検出用クロック信号をローパスフィルタリングして、参照用信号をノードＮ２に生成する。この参照用信号は、理想的には検出用クロック信号の平均電圧に等しい一定電圧値であるが、実際にはこの平均電圧付近で小さい振幅を有して変動する信号となる。

【0017】

コンパレータ２１は、ノードＮ１に現れる検出用クロック信号を非反転入力端に受け取り、ノードＮ２に現れる参照用信号を反転入力端に受け取る。クロック信号のデューティを５０％とすると、コンパレータ２１の反転入力端の電圧（参照用信号の電圧）は、クロック信号の電圧変動範囲の概ね中央値となる。コンパレータ２１は、検出用クロック信号が参照用信号よりも高い電圧の場合にはＨＩＧＨレベルの信号を出力し、検出用クロック信号が参照用信号よりも低い電圧の場合にはＬＯＷレベルの信号を出力する。コンパレータ２１の出力信号は、ダンピング抵抗である抵抗素子２７を介して、クロック出力端２９からクロック信号出力ＣＬＫ＿ＯＵＴとして次段の回路に供給される。なおダンピング用の抵抗素子２７は設けられていなくてもよい。

【0018】

コンパレータ２１は、例えばＬＶＤＳレシーバであってもよい。この場合、電源電圧ＶＣＣ及びグランド電圧ＧＮＤとの間に設けられた抵抗素子２４乃至２６が、ＬＶＤＳレシーバ２１の入力信号の電圧値をＬＶＤＳレシーバ規格に合わせるための電圧調整回路として機能してもよい。

【0019】

ＬＶＤＳレシーバ規格は、ＡＮＳＩ（American National Standards Institute）のＴＩＡ／ＥＩＡ−６４４に規定されている。具体的には、線路（ケーブル）の伝送インピーダンスが１００Ω、レシーバ終端抵抗が１００Ω、信号振幅が±４００ｍＶ、コモンモード電圧が入力端で１．２Ｖ±１．０Ｖと定められている。電圧調整用の抵抗列として、電源電圧ＶＣＣとＬＶＤＳレシーバ２１の非反転入力端との間を接続する抵抗素子２４と、ＬＶＤＳレシーバ２１の非反転入力端と反転入力端との間を接続する抵抗素子２５と、反転入力端とグランド電圧ＧＮＤとの間を接続する抵抗素子２６とが設けられている。これらの抵抗素子２４、２５、２６は、それぞれ例えば８．２ｋΩ、１００Ω、４．７ｋΩであってもよい。この場合、電源電圧ＶＣＣを例えば３．３Ｖとすると、クロック入力の無い状態でのノードＮ１の電圧は３．３Ｖ×（１００＋４７００）／（８２００＋１００＋４７００）であり、約１．２Ｖとなる。即ち、抵抗素子２４乃至２６からなる抵抗列により、ＬＶＤＳレシーバ２１の入力信号のコモンモード電圧をＬＶＤＳレシーバ規格（１．２Ｖ±１．０Ｖ）に合わせている。ノードＮ１に現れる検出用クロック信号は、この電圧約１．２Ｖに入力クロック信号ＣＬＫ＿ＩＮのＡＣ成分を足し合わせたものとなる。また容量素子２２は例えば０．１μＦ、容量素子２３は例えば１μＦとしてよい。

【0020】

図３の受信回路は、ＡＣ結合回路により入力クロック信号の直流成分を除去してから、クロック信号を検出している。従って、伝送配線３２上での直流成分の大小の影響を受けることなく、クロック信号検出を行うことが可能となる。また、図３の受信回路は、クロック信号の平均電圧とクロック信号との差分に基づいてクロック信号を検出する。従って、クロック受信端２８でのクロック信号ＣＬＫ＿ＩＮの振幅が小さくても（例えば１Ｖ以下であっても）、クロック信号を的確に検出することができる。そして、クロック信号の振幅が小さくても検出可能であることから、ダンピング抵抗３１を例えば５０〜２００Ω程度に大きくしてクロック信号の振幅を小さくすることが可能であるので、伝送配線３２からのエミッションを抑制できる。更に、図２に示す配線構成のように伝送路の制約がないので、配線路のレイアウトの自由度を向上させることができる。図２に示す配線構成と比較して、受信側にＬＶＤＳレシーバを設けるだけでよく、送信側にＬＶＤＳトランスミッタを設ける必要がないのでコスト的にも有利である。また、抵抗素子及び容量素子の定数の選択により、クロック信号のデューティ比を適宜補正することが可能である。

【0021】

ここで、図２に示す信号伝送回路の部品コストと図３に示す信号伝送回路の部品コストとを以下に比較する。図２に示す信号伝送回路では、２つのＬＶＤＳデバイスが用いられている。１つのＬＶＤＳデバイスのコストは約０．５ドル（ＵＳドル）であるので、合計の部品コストは約１ドルとなる。これに対し図３に示す信号伝送回路では、１つのＬＶＤＳデバイス、２つの容量素子、及び３つの抵抗素子が用いられている。１つのＬＶＤＳデバイスのコストは約０．５ドルであり、抵抗素子及び容量素子のコストは１素子あたり約０．０１ドルであるので、合計の部品コストは約０．５５ドルとなる。したがって、図２に示す信号伝送回路との比較において、図３の信号伝送回路はより安価に実現することができる。なお図３に示す受信回路において抵抗素子及び容量素子の各素子はＬＶＤＳデバイスと同時に実装可能であるので、各素子の実装コストを考慮する必要はない。

【0022】

図４は、受信回路の第２の実施例を示す図である。図４において図３と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図４に示す受信回路では、図３に示す受信回路から抵抗素子２４及び２６が取り除かれている。コンパレータ２１が理想的なコンパレータに近く、広い範囲の入力電圧に対して適切な比較動作を実行可能であれば、電源電圧ＶＣＣ及びグランド電圧ＧＮＤを基準とした電圧調整回路として機能する抵抗素子２４及び２６を設ける必要はない。またコンパレータ２１がＬＶＤＳレシーバである場合であっても、ＬＶＤＳレシーバの自己バイアスで動作できる条件が満たされていれば、電圧調整回路として機能する抵抗素子２４及び２６を設ける必要はない。なお抵抗素子２４及び２６の両方を取り除くのではなく、電源電圧ＶＣＣ側の抵抗素子２４又はグランド電圧ＧＮＤ側の抵抗素子２６の何れか一方を取り除く構成としてもよい。

【0023】

クロック受信端２８に伝送配線３２からのクロック信号ＣＬＫ＿ＩＮが印加されると、この入力クロック信号ＣＬＫ＿ＩＮに応じてノードＮ１には検出用クロック信号が現れる。この検出用クロック信号は、クロック信号ＣＬＫ＿ＩＮから直流成分を除去したクロック信号となる。抵抗素子２５及び容量素子２３を含む回路部分はローパスフィルタとして機能し、ノードＮ１に現れる検出用クロック信号をローパスフィルタリングして、参照用信号をノードＮ２に生成する。コンパレータ２１は、ノードＮ１に現れる検出用クロック信号とノードＮ２に現れる参照用信号とを比較し、その比較結果に応じて出力信号を生成する。

【0024】

なお、図４の信号伝送回路においては、図３に示すダンピング抵抗３１も取り除かれている。クロック信号の電圧レベルや信号品質によっては、発生し得るＥＭＩノイズがそれ程大きくなく、ダンピング抵抗が不要な場合もある。図４の信号伝送回路は、そのような場合を想定した構成となっている。

【0025】

図５は、受信回路の第３の実施例を示す図である。図５において図４と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図３及び図４に示す受信回路では、容量素子２２が、クロック受信端２８とノードＮ１との間を容量結合するＡＣ結合回路として機能する。それに対して図５に示す受信回路においては、トランス４０がクロック受信端２８とノードＮ１との間を誘導結合するＡＣ結合回路として機能する。

【0026】

クロック受信端２８に伝送配線３２からのクロック信号ＣＬＫ＿ＩＮが印加されると、入力クロック信号ＣＬＫ＿ＩＮに応じた検出用クロック信号が、トランス４０を介してノードＮ１に現れる。この検出用クロック信号は、クロック信号ＣＬＫ＿ＩＮから直流成分を除去したクロック信号となる。このノードＮ１に現れる検出用クロック信号をローパスフィルタリングして、参照用信号をノードＮ２に生成する。コンパレータ２１は、検出用クロック信号と参照用信号とを比較し、その比較結果に応じて出力信号を生成する。

【0027】

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

【0028】

例えば、前述の実施例においてローパスフィルタが抵抗素子及び容量素子を含む例について説明したが、この例に限定されるものではない。ローパスフィルタとしては、例えば抵抗素子及びインダクタ素子を含むものであってよく、また抵抗素子、容量素子、及びインダクタ素子を含むものであってよい。またＡＣ結合として、容量結合の例と誘導結合の例とを示したが、例えば容量結合と誘導結合とを両方含むようなＡＣ結合回路であってもよい。また本願の受信回路及び信号伝送回路が適用されるクロック信号としては、必ずしも固定のデューティ比や周波数の信号に限られることはない。ＥＭＩノイズを低減するために、クロックの周波数を周期的に変動させることにより周波数スペクトラムを拡散してピーク値を低下させる場合があるが、そのように周波数が変動するクロック信号に対して、本願開示の受信回路及び信号伝送回路を用いてもよい。

【符号の説明】

【0029】

２１ コンパレータ
２２、２３ 容量素子
２４、２５、２６、２７ 抵抗素子
２８ クロック受信端
２９ クロック出力端
３０ クロック送信端
３１ ダンピング抵抗
３２ 伝送配線

【図1】

【図2】

【図3】

【図4】

【図5】