特許 5719407 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5719407

(24)【登録日】2015年3月27日

(45)【発行日】2015年5月20日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/04 20060101AFI20150430BHJP

   H01L 29/78 20060101ALI20150430BHJP

   H01L 27/088 20060101ALI20150430BHJP

   H01L 29/47 20060101ALI20150430BHJP

   H01L 29/872 20060101ALI20150430BHJP

【ＦＩ】

   H01L29/78 657D

   H01L29/78 652S

   H01L29/78 652H

   H01L29/78 652M

   H01L29/78 656C

   H01L29/78 652J

   H01L29/48 F

【請求項の数】1

【全頁数】11

(21)【出願番号】特願2013-116064(P2013-116064)

(22)【出願日】2013年5月31日

(62)【分割の表示】特願2007-222839(P2007-222839)の分割

【原出願日】2007年8月29日

(65)【公開番号】特開2013-201450(P2013-201450A)

(43)【公開日】2013年10月3日

【審査請求日】2013年6月19日

(73)【特許権者】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】100087701

【弁理士】

【氏名又は名称】稲岡 耕作

(74)【代理人】

【識別番号】100101328

【弁理士】

【氏名又は名称】川崎 実夫

(74)【代理人】

【識別番号】100149766

【弁理士】

【氏名又は名称】京村 順二

(72)【発明者】

【氏名】中嶋 俊雄

【審査官】 大橋 達也

(56)【参考文献】

【文献】 特開２００７−１７３７８３（ＪＰ，Ａ）

【文献】 特開２００６−２９５０１４（ＪＰ，Ａ）

【文献】 特開２００３−２２９５７０（ＪＰ，Ａ）

【文献】 特開２００３−２５８２５２（ＪＰ，Ａ）

【文献】 特開２００５−１０１５５１（ＪＰ，Ａ）

【文献】 特開平０４−２６１０６５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８７２

(57)【特許請求の範囲】

【請求項1】

互いに間隔を空けて形成された複数のベース領域を有するＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）と、
複数の前記ベース領域の間にショットキー接合を有し、前記ＳＪＭＯＳＦＥＴが有する寄生ダイオードと並列に設けられたＳＢＤ（Schottky Barrier Diode）とを含む半導体装置であって、
第１導電型の半導体層と、
前記半導体層上に形成された層間絶縁膜とを含み、
前記ベース領域は、第２導電型を有し、前記半導体層の表層部に千鳥配列され、
前記ＳＪＭＯＳＦＥＴは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第１導電型のソース領域とを有し、
前記層間絶縁膜には、前記千鳥配列の列方向に隣り合う少なくとも２つの前記ベース領域の間において、前記列方向に延び、各前記ベース領域に臨む各前記ソースコンタクトホールを連通させるアノードコンタクトホールが形成され、
前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記半導体層に接続されることにより形成されている、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチングデバイスとして用いられる半導体装置に関する。

【背景技術】

【0002】

パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、低オン抵抗化および高耐圧化を図るために、ＳＪ（Super Junction：スーパージャンクション）構造を有するもの（ＳＪＭＯＳＦＥＴ）が知られている。
図７は、ＳＪＭＯＳＦＥＴを備える半導体装置の模式的な断面図である。
半導体装置１０１は、Ｎ^＋（高濃度Ｎ型）型基板１０２を備えている。Ｎ^＋型基板１０２上には、Ｎ型のドリフト層１０３が積層されている。一方、Ｎ^＋型基板１０２の裏面（ドリフト層１０３が積層されている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。

【0003】

ドリフト層１０３の表層部には、複数のＰ型のベース領域１０４が互いに間隔を空けて形成されている。各ベース領域１０４には、Ｎ^＋型のソース領域１０５が選択的に形成されている。
ドリフト層１０３上には、ＳｉＯ_２（酸化シリコン）からなるゲート酸化膜１０６が形成されている。ゲート酸化膜１０６上には、ゲート電極１０７が形成されている。ゲート電極１０７は、所定方向に隣り合うベース領域１０４間に跨るように設けられ、所定方向と直交する方向に延びている。また、ゲート酸化膜１０６上には、ＳｉＯ_２からなる層間絶縁膜１０８が積層され、この層間絶縁膜１０８により、ゲート電極１０７が被覆されている。

【0004】

層間絶縁膜１０８上には、ソース電極１０９が形成されている。ベース領域１０４上には、コンタクトホール１１０が層間絶縁膜１０８およびゲート酸化膜１０６を貫通して形成されており、ソース電極１０９は、そのコンタクトホール１１０を介して、ベース領域１０４およびソース領域１０５に接続されている。
また、ドリフト層１０３には、各ベース領域１０４に対応して、Ｐ型のリサーフ層１１１が形成されている。各リサーフ層１１１は、ベース領域１０４からＮ^＋型基板１０２に向けて延びている。これにより、ドリフト層１０３とリサーフ層１１１とが交互に並ぶ、ＳＪ構造が形成されている。

【0005】

このＳＪＭＯＳＦＥＴを液晶バックライト用インバータなどにスイッチングデバイスとして用いる場合に、回生用ダイオードを備えずに、ドリフト層１０３とベース領域１０４とにより形成される寄生ダイオードを回生用ダイオードとして使用することが考えられる。
しかし、ＳＪＭＯＳＦＥＴでは、寄生ダイオードに逆バイアスが印加されると、ドリフト層１０３が急速に空乏化するため、寄生ダイオードがオンの状態でドリフト層１０３に蓄積されたキャリアは、寄生ダイオードのターンオフ時に一気に消失してしまう。そのため、図８に示すように、寄生ダイオードのターンオフ時には、寄生ダイオードに逆方向電流が流れ、この逆方向電流が急激に零に戻る（逆方向電流の時間変化率が大きい）、いわゆるハードリカバリ特性が現れる。このようなハードリカバリ特性は、ノイズ（リカバリノイズ）の発生の原因となる。

【0006】

この問題を解決するために、図７に破線で示すように、リサーフ層１１１の深さを小さくし、または、ドリフト層１０３の厚さを大きくすることにより、リサーフ層１１１の底面をＮ^＋型基板１０２から離間させることが提案されている（たとえば、特許文献１参照）。この提案に係る構造では、寄生ダイオードへの逆バイアスの印加時に、リサーフ層１１１の底面とＮ^＋型基板１０２との間で、空乏層がリサーフ層１１１の底面とドリフト層１０３との界面から徐々に伸びるので、寄生ダイオードに流れる逆方向電流の零への戻りを緩やかにすることができる（寄生ダイオードの逆回復特性をソフトリカバリ特性に近づけることができる）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００３−１０１０２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

ところが、リサーフ層１１１の層厚に対するリサーフ層１１１の底面とＮ^＋型基板１０２との間隔の割合が１に近づくほど、ＳＪＭＯＳＦＥＴのオン抵抗が増大することが知られている。そのため、ノイズの発生を効果的に防止するために、リサーフ層１１１の底面とＮ^＋型基板１０２との間隔を十分に大きくすると、ＳＪ構造による低オン抵抗化の効果が損なわれ、ＳＪＭＯＳＦＥＴのオン抵抗がＳＪ構造を有していないノーマルのＭＯＳＦＥＴのオン抵抗とほぼ同じになってしまう。

【0009】

そこで、本発明の目的は、ＳＪ構造による効果を損なうことなく、ソフトリカバリ特性を発揮することができる、半導体装置を提供することである。

【課題を解決するための手段】

【0015】

請求項１に記載の発明は、互いに間隔を空けて形成された複数のベース領域を有するＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）と、複数の前記ベース領域の間にショットキー接合を有し、前記ＳＪＭＯＳＦＥＴが有する寄生ダイオードと並列に設けられたＳＢＤ（Schottky Barrier Diode）とを含む半導体装置であって、第１導電型の半導体層と、前記半導体層上に形成された層間絶縁膜とを含み、前記ベース領域は、第２導電型を有し、前記半導体層の表層部に千鳥配列され、前記ＳＪＭＯＳＦＥＴは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第１導電型のソース領域とを有し、前記層間絶縁膜には、前記千鳥配列の列方向に隣り合う少なくとも２つの前記ベース領域の間において、前記列方向に延び、各前記ベース領域に臨む各前記ソースコンタクトホールを連通させるアノードコンタクトホールが形成され、前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記半導体層に接続されることにより形成されている、半導体装置である。
この構造によれば、ＳＪＭＯＳＦＥＴおよびＳＢＤを備えている。ＳＢＤは、ＳＪＭＯＳＦＥＴの寄生ダイオードと並列に設けられている。そのため、ＳＢＤおよびＳＪＭＯＳＦＥＴの寄生ダイオードのターンオフ時にＳＪＭＯＳＦＥＴのソース−ドレイン間を流れる電流の波形は、ＳＢＤを流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。ＳＢＤは、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。
したがって、ターンオフ時にＳＪＭＯＳＦＥＴのソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、ＳＢＤおよびＳＪＭＯＳＦＥＴの寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間（リバースリカバリ時間）が短い。また、ＳＢＤが設けられることによって、ＳＪ構造による低オン抵抗化および高耐圧化に影響はない。よって、ＳＪ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。
また、ＳＪＭＯＳＦＥＴの複数のベース領域の間に、ＳＢＤのショットキー接合が形成されている。すなわち、ＳＪＭＯＳＦＥＴおよびＳＢＤは、同じ領域内に混在して形成されている。したがって、ＳＪＭＯＳＦＥＴが形成されている領域とは別の領域にＳＢＤを形成した構造と比較して、半導体装置のサイズを小さくすることができる。また、ベース領域が千鳥配列されている。これにより、ベース領域を効率的に配置することができ、半導体装置のサイズの縮小を図ることができる。
また、ＳＪＭＯＳＦＥＴのソース電極をＳＢＤのアノード電極と兼用することにより、半導体装置の構造を簡素化することができる。

【発明を実施するための形態】

【0016】

以下では、参考例に係る形態および本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、参考例に係る半導体装置の図解的な平面図である。図２は、図１に示す切断線II−IIで半導体装置を切断したときの模式的な断面図である。図３は、図１に示す切断線III−IIIで半導体装置を切断したときの模式的な断面図である。
図２および図３に示すように、半導体装置１は、Ｎ^＋型基板２を備えている。Ｎ^＋型基板２上には、Ｎ型の半導体層としてのドリフト層３が積層されている。一方、Ｎ^＋型基板２の裏面（ドリフト層３が積層されている側と反対側の面）には、ドレイン電極（図示せず）が形成されている。

【0017】

ドリフト層３の表層部には、複数のＰ型のベース領域４が形成されている。複数のベース領域４は、複数列をなし、各列において列方向に一定のピッチで配置されている。ベース領域４の各列間において、ベース領域４の位置は、半ピッチ（列方向にベース領域４が配置されるピッチの半分）ずれている。換言すれば、複数のベース領域４が互いに間隔を空けて千鳥配列されている。

【0018】

すなわち、複数のベース領域４は、複数のベース領域４に着目したときに、互いに隣り合うベース領域４を頂点とする平面視多角形状の領域が形成されるようにレイアウトされている。より具体的に、この参考例では、複数のベース領域４は、１つのベース領域４に着目したときに、そのベース領域４を中心とする正六角形の各頂点の位置にベース領域４が配置されるようにレイアウトされている。

【0019】

各ベース領域４には、Ｎ^＋型のソース領域５が選択的に形成されている。ソース領域５は、平面視で、ベース領域４の中央を取り囲むリング状に形成されている。
また、ドリフト層３には、各ベース領域４に対応して、Ｐ型のリサーフ層６が形成されている。各リサーフ層６は、ベース領域４からＮ^＋型基板２に向けて延びている。これにより、Ｎ型のドリフト層３とＰ型のリサーフ層６とが交互に並ぶ、ＳＪ構造が形成されている。

【0020】

ドリフト層３上には、ＳｉＯ_２からなるゲート絶縁膜７が形成されている。ゲート絶縁膜７には、各ベース領域４と対向する位置に、ベース領域４の中央部およびその周囲のソース領域５の一部に臨むサイズの貫通孔８が形成されている。また、ゲート絶縁膜７には、互いに隣り合うベース領域４を頂点とする平面視多角形状の領域内に、貫通孔８とほぼ同じサイズの貫通孔９が形成されている。貫通孔９は、互いに一定の間隔を空けて隣り合う３つのベース領域４を頂点とする三角形の中心の位置に形成されていてもよいし（図３参照）、隣り合う２つのベース領域４の間に形成されていてもよい。貫通孔９には、ドリフト層３の表面が臨んでいる。

【0021】

ゲート絶縁膜７上には、たとえば、Ｎ型不純物が高濃度にドーピングされたポリシリコンからなるゲート電極１０が形成されている。ゲート電極１０は、ゲート絶縁膜７の周囲から所定幅の領域以外の全領域を覆っている。
ゲート絶縁膜７およびゲート電極１０上には、ＳｉＯ_２からなる層間絶縁膜１１が積層（被覆）されている。層間絶縁膜１１には、ゲート絶縁膜７の貫通孔８と対向する位置に、貫通孔８と同じサイズの貫通孔１２が形成されている。また、層間絶縁膜１１には、ゲート絶縁膜７の貫通孔９と対向する位置に、貫通孔９と同じサイズの貫通孔１３が形成されている。

【0022】

層間絶縁膜１１上には、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）の積層構造を有するバリア膜１４を介して、Ａｌ（アルミニウム）からなるソース電極１５が形成されている。
バリア膜１４およびソース電極１５は、貫通孔８，１２内に入り込み、各ベース領域４の中央部およびその周囲のソース領域５の一部に接続されている。すなわち、貫通孔８，１２は、ソースコンタクトホール１６をなし、バリア膜１４およびソース電極１５は、ソースコンタクトホール１６を介して、各ベース領域４の中央部およびその周囲のソース領域５の一部に接続されている。これにより、半導体装置１は、Ｎ^＋型基板２、ドリフト層３、ベース領域４、ソース領域５、リサーフ層６、ゲート絶縁膜７、ゲート電極１０、ソース電極１５およびドレイン電極からなるＳＪＭＯＳＦＥＴ１７を備えている。ソース電極１５の表面には、各ソースコンタクトホール１６と対向する位置に、図１に示す平面視円形状の凹部１８が形成されている。

【0023】

また、バリア膜１４およびソース電極１５は、貫通孔９，１３内に入り込み、ドリフト層３の表面に接続されている。すなわち、貫通孔９，１３は、貫通孔８，１２（ソースコンタクトホール１６）と同一の孔径を有するアノードコンタクトホール１９をなし、バリア膜１４およびソース電極１５は、アノードコンタクトホール１９を介して、ドリフト層３の表面に接続されている。これにより、バリア膜１４およびソース電極１５とドリフト層３とのショットキー接合が形成され、半導体装置１は、ソース電極１５とドレイン電極との間に、ドリフト層３とベース領域４とにより形成される寄生ダイオードと並列に接続されるＳＢＤ２０を備えている。ソース電極１５の表面には、各アノードコンタクトホール１９と対向する位置に、図１にハッチングを付して示す平面視円形状の凹部２１が形成されている。

【0024】

図４は、ＳＢＤ２０およびＳＪＭＯＳＦＥＴ１７の寄生ダイオードのターンオフ時に、ソース電極１５とドレイン電極との間（ソース−ドレイン間）を流れる電流の波形を示す図である。
半導体装置１では、ＳＪＭＯＳＦＥＴ１７の寄生ダイオードと並列に、ＳＢＤ２０が設けられている。これにより、ＳＢＤ２０およびＳＪＭＯＳＦＥＴ１７の寄生ダイオードのターンオフ時に、ソース電極１５とドレイン電極との間（ソース−ドレイン間）を流れる電流の波形は、ＳＢＤ２０を流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。ＳＢＤ２０は、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。したがって、ターンオフ時にソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、ＳＢＤ２０およびＳＪＭＯＳＦＥＴ１７の寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間（リバースリカバリ時間）が短い。また、ＳＢＤ２０が設けられることによって、ＳＪ構造による低オン抵抗化および高耐圧化に影響はない。よって、半導体装置１では、ＳＪ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。

【0025】

また、ＳＪＭＯＳＦＥＴ１７の複数のベース領域４の間に（複数のベース領域４を頂点とする平面視多角形状の領域内に）、ＳＢＤ２０のショットキー接合が形成されている。すなわち、ＳＪＭＯＳＦＥＴ１７およびＳＢＤ２０は、同じ領域内に混在して形成されている。したがって、ＳＪＭＯＳＦＥＴ１７が形成されている領域とは別の領域にＳＢＤ２０を形成した構造と比較して、半導体装置１のサイズを小さくすることができる。

【0026】

さらに、ベース領域４の千鳥配列により、ベース領域４を効率的に配置することができ、半導体装置１のサイズをさらに縮小することができる。
また、半導体装置１では、ＳＪＭＯＳＦＥＴ１７のソース電極１５がＳＢＤ２０のアノード電極と兼用されることにより、半導体装置１の構造の簡素化が図られている。
さらにまた、半導体装置１では、図３に示すように、ドリフト層３におけるアノードコンタクトホール１９と対向する領域２２には、Ｐ型不純物がドーピングされている。領域２２を低濃度で厚さの小さいＰ型領域とすることにより、そのＰ型の領域２２とＮ型のドリフト層３とによる弱いＰＮ接合を形成することができ、ＳＢＤ２０におけるリーク電流の発生を抑制することができる。

【0027】

また、ゲート絶縁膜７の貫通孔９が形成されることにより、ゲート絶縁膜７の面積が小さくなるので、ゲート−ドレイン間容量が小さくなる。その結果、ＳＪＭＯＳＦＥＴ１７のスイッチング速度をさらに向上させることができる。
図５は、本発明の一実施形態に係る半導体装置の図解的な平面図である。図６は、図５に示す切断線VI−VIで半導体装置を切断したときの模式的な断面図である。図５および図６において、前述の各部に相当する部分には、それらの各部と同一の参照符号を付して示している。また、以下では、同一の参照符号を付した部分についての詳細な説明を省略する。

【0028】

図５および図６に示す半導体装置５１では、ベース領域４は、ドリフト層３の表層部に千鳥配列されている。そして、千鳥配列の列方向に隣り合う２つのベース領域４の間において、各ベース領域４に臨むソースコンタクトホール１６を連通させるように、列方向に延びるアノードコンタクトホール５２がゲート絶縁膜７および層間絶縁膜１１を貫通して形成されている。

【0029】

そして、バリア膜１４およびソース電極１５は、アノードコンタクトホール５２に入り込み、ドリフト層３の表面に接続されている。これにより、その２つのベース領域４の間において、バリア膜１４およびソース電極１５とドリフト層３とのショットキー接合が形成されている。
ソース電極１５の表面には、図５に示すように、各ソースコンタクトホール１６と対向する位置に、平面視円形状の凹部１８が形成されるとともに、アノードコンタクトホール５２と対向する位置に、２つの凹部１８に連通する長手状の凹部５３が形成されている。

【0030】

この構造によっても、半導体装置１と同様な効果を達成することができる。
以上、参考例に係る形態および本発明の実施形態を説明したが、本発明は、さらに他の形態で実施することもできる。たとえば、半導体装置１，５１の各半導体部分の導電型を反転した構成が採用されてもよい。すなわち、半導体装置１，５１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。

【0031】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴を以下に示す。
項１．互いに間隔を空けて形成された複数のベース領域を有するＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）と、複数の前記ベース領域の間にショットキー接合を有し、前記ＳＪＭＯＳＦＥＴが有する寄生ダイオードと並列に設けられたＳＢＤ（Schottky Barrier Diode）とを含む半導体装置であって、第１導電型の半導体層と、前記半導体層上に形成された層間絶縁膜とを含み、前記ベース領域は、第２導電型を有し、前記半導体層の表層部に配列され、前記ＳＪＭＯＳＦＥＴは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第１導電型のソース領域とを有し、前記層間絶縁膜には、互いに隣り合う前記ベース領域を頂点とする平面視多角形状の領域内に、アノードコンタクトホールが形成され、前記半導体層の表層部における前記アノードコンタクトホールと対向する領域には、第２導電型不純物のドーピングによって第２導電型不純物領域が形成され、前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記第２導電型不純物領域に接続されることにより形成されている、半導体装置。
項２．前記ショットキー接合は、隣り合う２つの前記ベース領域の間に形成されている、項１に記載の半導体装置。
項３．前記ソースコンタクトホールおよび前記アノードコンタクトホールの孔径が同一である、項１または２に記載の半導体装置。
項４．互いに間隔を空けて形成された複数のベース領域を有するＳＪＭＯＳＦＥＴ（Super Junction Metal Oxide Semiconductor Field Effect Transistor）と、複数の前記ベース領域の間にショットキー接合を有し、前記ＳＪＭＯＳＦＥＴが有する寄生ダイオードと並列に設けられたＳＢＤ（Schottky Barrier Diode）とを含む半導体装置であって、第１導電型の半導体層と、前記半導体層上に形成された層間絶縁膜とを含み、前記ベース領域は、第２導電型を有し、前記半導体層の表層部に千鳥配列され、前記ＳＪＭＯＳＦＥＴは、前記層間絶縁膜上に形成されたソース電極と、前記ベース領域の表層部に形成され、前記ソース電極が前記層間絶縁膜に形成されたソースコンタクトホールを介して接続された第１導電型のソース領域とを有し、前記層間絶縁膜には、前記千鳥配列の列方向に隣り合う少なくとも２つの前記ベース領域の間において、前記列方向に延び、各前記ベース領域に臨む各前記ソースコンタクトホールを連通させるアノードコンタクトホールが形成され、前記ショットキー接合は、前記ソース電極が前記アノードコンタクトホールに入り込み、前記半導体層に接続されることにより形成されている、半導体装置。
項１によれば、ＳＪＭＯＳＦＥＴおよびＳＢＤを備えている。ＳＢＤは、ＳＪＭＯＳＦＥＴの寄生ダイオードと並列に設けられている。そのため、ＳＢＤおよびＳＪＭＯＳＦＥＴの寄生ダイオードのターンオフ時にＳＪＭＯＳＦＥＴのソース−ドレイン間を流れる電流の波形は、ＳＢＤを流れる電流の波形と寄生ダイオードを流れる電流の波形とを合成して得られる波形となる。ＳＢＤは、キャリアの蓄積効果がなく、ターンオフ時に逆方向電流が流れない。
したがって、ターンオフ時にＳＪＭＯＳＦＥＴのソース−ドレイン間を流れる電流の波形は、逆方向電流が小さく、かつ、逆方向電流が零へ戻るときの変化が緩やかな波形となる。逆方向電流が小さいので、ＳＢＤおよびＳＪＭＯＳＦＥＴの寄生ダイオードのターンオフから逆方向電流が零になるまでに要する時間（リバースリカバリ時間）が短い。また、ＳＢＤが設けられることによって、ＳＪ構造による低オン抵抗化および高耐圧化に影響はない。よって、ＳＪ構造による効果を損なうことなく、高速かつソフトなリカバリ特性を発揮することができる。その結果、低オン抵抗、高耐圧、高速スイッチングおよび低ノイズを並立させることができる。
また、ＳＪＭＯＳＦＥＴの複数のベース領域の間に、ＳＢＤのショットキー接合が形成されている。すなわち、ＳＪＭＯＳＦＥＴおよびＳＢＤは、同じ領域内に混在して形成されている。したがって、ＳＪＭＯＳＦＥＴが形成されている領域とは別の領域にＳＢＤを形成した構造と比較して、半導体装置のサイズを小さくすることができる。前記ベース領域は、千鳥配列されている。これにより、ベース領域を効率的に配置することができ、半導体装置のサイズの縮小を図ることができる。また、ＳＪＭＯＳＦＥＴのソース電極をＳＢＤのアノード電極と兼用することにより、半導体装置の構造を簡素化することができる。
前記半導体層の表層部における前記アノードコンタクトホールと対向する領域には、第２導電型不純物がドーピングされていてもよい。半導体層の表層部におけるアノードコンタクトホールと対向する領域を、低濃度で厚さの小さい第２導電型領域とすることにより、その第２導電型領域と第１導電型の半導体層とによる弱いＰＮ接合を形成することができ、ＳＢＤにおけるリーク電流の発生を抑制することができる。

【図面の簡単な説明】

【0032】

【図1】参考例に係る半導体装置の図解的な平面図である。

【図2】図１に示す切断線II−IIで半導体装置を切断したときの模式的な断面図である。

【図3】図１に示す切断線III−IIIで半導体装置を切断したときの模式的な断面図である。

【図4】ＳＢＤおよびＳＪＭＯＳＦＥＴの寄生ダイオードのターンオフ時に、ソース電極とドレイン電極との間（ソース−ドレイン間）を流れる電流の波形を示す図である。

【図5】本発明の一実施形態に係る半導体装置の図解的な平面図である。

【図6】図５に示す切断線VI−VIで半導体装置を切断したときの模式的な断面図である。

【図7】従来の半導体装置の模式的な断面図である。

【図8】寄生ダイオードのターンオフ時に、寄生ダイオードに流れる電流の波形を示す図である。

【符号の説明】

【0033】

１ 半導体装置
３ ドリフト層
４ ベース領域
５ ソース領域
１１ 層間絶縁膜
１５ ソース電極
１６ ソースコンタクトホール
１７ ＳＪＭＯＳＦＥＴ
１９ アノードコンタクトホール
２０ ＳＢＤ
２２ 領域
５１ 半導体装置
５２ アノードコンタクトホール

【図1】

【図2】

【図3】

【図5】

【図6】

【図7】

【図4】

【図8】