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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5719571
(24)【登録日】2015年3月27日
(45)【発行日】2015年5月20日
(54)【発明の名称】表示装置および表示装置の駆動方法
(51)【国際特許分類】
G09G 3/30 20060101AFI20150430BHJP
G09G 3/20 20060101ALI20150430BHJP
H01L 51/50 20060101ALI20150430BHJP
【ＦＩ】
G09G3/30 K
G09G3/20 624B
G09G3/20 623D
G09G3/20 611H
G09G3/20 622D
G09G3/20 642A
G09G3/30 J
G09G3/20 622C
H05B33/14 A
【請求項の数】4
【全頁数】28
(21)【出願番号】特願2010-254905(P2010-254905)
(22)【出願日】2010年11月15日
(65)【公開番号】特開2012-108192(P2012-108192A)
(43)【公開日】2012年6月7日
【審査請求日】2013年8月28日
(73)【特許権者】
【識別番号】502356528
【氏名又は名称】株式会社ジャパンディスプレイ
(74)【代理人】
【識別番号】110001737
【氏名又は名称】特許業務法人スズエ国際特許事務所
(74)【代理人】
【識別番号】100108855
【弁理士】
【氏名又は名称】蔵田 昌俊
(74)【代理人】
【識別番号】100091351
【弁理士】
【氏名又は名称】河野 哲
(74)【代理人】
【識別番号】100088683
【弁理士】
【氏名又は名称】中村 誠
(74)【代理人】
【識別番号】100109830
【弁理士】
【氏名又は名称】福原 淑弘
(74)【代理人】
【識別番号】100075672
【弁理士】
【氏名又は名称】峰 隆司
(74)【代理人】
【識別番号】100095441
【弁理士】
【氏名又は名称】白根 俊郎
(74)【代理人】
【識別番号】100084618
【弁理士】
【氏名又は名称】村松 貞男
(74)【代理人】
【識別番号】100103034
【弁理士】
【氏名又は名称】野河 信久
(74)【代理人】
【識別番号】100119976
【弁理士】
【氏名又は名称】幸長 保次郎
(74)【代理人】
【識別番号】100153051
【弁理士】
【氏名又は名称】河野 直樹
(74)【代理人】
【識別番号】100140176
【弁理士】
【氏名又は名称】砂川 克
(74)【代理人】
【識別番号】100101812
【弁理士】
【氏名又は名称】勝村 紘
(74)【代理人】
【識別番号】100124394
【弁理士】
【氏名又は名称】佐藤 立志
(74)【代理人】
【識別番号】100112807
【弁理士】
【氏名又は名称】岡田 貴志
(74)【代理人】
【識別番号】100111073
【弁理士】
【氏名又は名称】堀内 美保子
(74)【代理人】
【識別番号】100134290
【弁理士】
【氏名又は名称】竹内 将訓
(74)【代理人】
【識別番号】100127144
【弁理士】
【氏名又は名称】市原 卓三
(74)【代理人】
【識別番号】100141933
【弁理士】
【氏名又は名称】山下 元
(72)【発明者】
【氏名】小俣 一由
【審査官】
橋本 直明
(56)【参考文献】
【文献】
特開２０１０−１２８１８３（ＪＰ，Ａ）
【文献】
特開２００９−２３７４２６（ＪＰ，Ａ）
【文献】
特開２００８−１７０８５７（ＪＰ，Ａ）
【文献】
特開２００９−１６９０７１（ＪＰ，Ａ）
【文献】
特開２００９−２７１３３３（ＪＰ，Ａ）
【文献】
特開２００９−２５８３９７（ＪＰ，Ａ）
【文献】
特開２００９−２８８７３４（ＪＰ，Ａ）
【文献】
特開２００９−１６９１４５（ＪＰ，Ａ）
【文献】
特開２００８−２３３１２２（ＪＰ，Ａ）
【文献】
特開２００８−１７０８５６（ＪＰ，Ａ）
【文献】
特開２００８−１３９３６３（ＪＰ，Ａ）
【文献】
特開２０１０−０７２１３２（ＪＰ，Ａ）
【文献】
特開２００８−２８７１９６（ＪＰ，Ａ）
【文献】
特開２００９−０３７０９９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ０９Ｇ ３／３０
Ｇ０９Ｇ ３／２０
Ｈ０１Ｌ ５１／５０
(57)【特許請求の範囲】
【請求項1】
発光素子と、前記発光素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、
前記画素部の配列する行に沿って配置された複数の走査線と、
前記画素部の配列する列に沿って配置された複数の映像信号配線と、
前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、
前記画素部の配列する行または列に沿って配置された複数の初期化電源配線と、
高電位電圧電源線および低電位電圧電源線と、
前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、
前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、
第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記高電位電圧電源に接続された駆動トランジスタと、
第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第１走査線に接続された出力スイッチと、
前記駆動トランジスタの第１端子と制御端子との間に接続された保持容量と、
第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第２走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持する画素スイッチと、
第１端子が前記初期化電源配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が第３走査線に接続された初期化スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチと、
前記初期化電源配線毎に設けられ、第１端子が初期化電源に接続され、第２端子が前記初期化電源配線に接続され、制御端子が第５走査線に接続された複数の第２初期化スイッチと、
前記駆動トランジスタの第１端子と前記第４走査線との間に接続された容量と、
を備えている表示装置。
前記画素部の配列する行に沿って配置された複数の走査線と、
前記画素部の配列する列に沿って配置された複数の映像信号配線と、
前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、
前記画素部の配列する行または列に沿って配置された複数の初期化電源配線と、
高電位電圧電源線および低電位電圧電源線と、
前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、
前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、
第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記高電位電圧電源に接続された駆動トランジスタと、
第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第１走査線に接続された出力スイッチと、
前記駆動トランジスタの第１端子と制御端子との間に接続された保持容量と、
第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第２走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持する画素スイッチと、
第１端子が前記初期化電源配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が第３走査線に接続された初期化スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチと、
前記初期化電源配線毎に設けられ、第１端子が初期化電源に接続され、第２端子が前記初期化電源配線に接続され、制御端子が第５走査線に接続された複数の第２初期化スイッチと、
前記駆動トランジスタの第１端子と前記第４走査線との間に接続された容量と、
を備えている表示装置。
【請求項2】
発光素子と、前記発光素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、
前記画素部の配列する行に沿って配置された複数の走査線と、
前記画素部の配列する列に沿って配置された複数の映像信号配線と、
前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、
前記画素部の配列する行または列に沿って配置された複数の初期化電源配線と、
高電位電圧電源線および低電位電圧電源線と、
前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、
前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、
第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記高電位電圧電源に接続された駆動トランジスタと、
第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第１走査線に接続された出力スイッチと、
前記駆動トランジスタの制御端子と前記出力スイッチの第１端子との間に接続された保持容量と、
第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第２走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持す画素スイッチと、
第１端子が前記初期化電源配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が第３走査線に接続された初期化スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチと、
前記初期化電源配線毎に設けられ、第１端子が初期化電源に接続され、第２端子が前記初期化電源配線に接続され、制御端子が第５走査線に接続された複数の第２初期化スイッチと、
前記出力スイッチの第１端子と前記第４走査線との間に接続された容量と、
を備えている表示装置。
前記画素部の配列する行に沿って配置された複数の走査線と、
前記画素部の配列する列に沿って配置された複数の映像信号配線と、
前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、
前記画素部の配列する行または列に沿って配置された複数の初期化電源配線と、
高電位電圧電源線および低電位電圧電源線と、
前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、
前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、
第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記高電位電圧電源に接続された駆動トランジスタと、
第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第１走査線に接続された出力スイッチと、
前記駆動トランジスタの制御端子と前記出力スイッチの第１端子との間に接続された保持容量と、
第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第２走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持す画素スイッチと、
第１端子が前記初期化電源配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が第３走査線に接続された初期化スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチと、
前記初期化電源配線毎に設けられ、第１端子が初期化電源に接続され、第２端子が前記初期化電源配線に接続され、制御端子が第５走査線に接続された複数の第２初期化スイッチと、
前記出力スイッチの第１端子と前記第４走査線との間に接続された容量と、
を備えている表示装置。
【請求項3】
請求項１または２に記載の表示装置の駆動方法であって、
前記リセット電源配線から前記駆動トランジスタの制御端子にリセット電位を印加することで駆動トランジスタを初期化し、
前記駆動トランジスタの制御端子に前記映像信号配線から初期化電位を印加した状態で、前記高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記駆動トランジスタの制御端子に前記初期化電源配線から初期化電位を印加した状態で、前記高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記映像信号配線から前記駆動トランジスタの制御端子に前記映像電圧信号を書き込み、
前記高電位電圧電源線から前記駆動トランジスタを通して前記映像電圧信号に応じた駆動電流を前記表示素子に供給する、表示装置の駆動方法。
前記リセット電源配線から前記駆動トランジスタの制御端子にリセット電位を印加することで駆動トランジスタを初期化し、
前記駆動トランジスタの制御端子に前記映像信号配線から初期化電位を印加した状態で、前記高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記駆動トランジスタの制御端子に前記初期化電源配線から初期化電位を印加した状態で、前記高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、
前記映像信号配線から前記駆動トランジスタの制御端子に前記映像電圧信号を書き込み、
前記高電位電圧電源線から前記駆動トランジスタを通して前記映像電圧信号に応じた駆動電流を前記表示素子に供給する、表示装置の駆動方法。
【請求項4】
１水平期間内に、前記信号線駆動回路から初期化用電圧信号、赤用映像電圧信号、緑用映像電圧信号、青用映像電圧信号を順次出力する請求項３に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明の実施形態は、表示装置および表示装置の駆動方法に関し、例えば、アクティブマトリクス型の表示装置およびその駆動方法に関する。
【背景技術】
【0002】
近年、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びている。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、携帯情報機器を始め、種々のディスプレイに利用されている。
【0003】
このような平面型のアクティブマトリクス型表示装置として、自己発光素子を用いた有機ＥＬ表示装置が注目され、盛んに研究開発が行われている。有機ＥＬ表示装置は、バックライトを必要とせず、高速な応答性から動画再生に適し、さらに低温で輝度低下しないために寒冷地での使用にも適しているという特徴を備えている。
【0004】
一般に、有機ＥＬ表示装置は、複数行、複数列に並んで設けられ表示画面を構成した複数の表示画素を備えている。各表示画素は、自己発光素子である有機ＥＬ素子、およびこの有機ＥＬ素子に駆動電流を供給する画素回路により構成され、有機ＥＬ素子の発光輝度を制御することにより表示動作を行う。
【0005】
画素回路の駆動方式としては、電圧信号により行なう方式が知られている。また、電圧電源をスイッチングしてロー、ハイを切り換えるとともに、映像信号配線から映像信号および初期化信号の両方を出力することにより、表示画素の構成素子数と配線数とを削減し、表示画素のレイアウト面積を小さくすることにより高精細化を図った表示装置が提案されている。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】米国特許第６，２２９，５０６号公報
【特許文献2】特開２００５−０３１６３０号公報
【特許文献3】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
近年、アモルファスシリコン（ａ−Ｓｉ）、In-Ga-ZnO4（ＩＧＺＯ）といった局所的な特性ばらつきが少なく、表示均一性確保の為の画素回路／ＭＤＬ回路での特性補償が不要な薄膜トランジスタ（ＴＦＴ）をアレイ基板に用いた表示装置が注目を集めている。しかし、上記ＴＦＴでは、信頼性を低減する閾値（Ｖｔｈ）シフトが存在するため、その補償を画素回路／ＭＤＬ回路にて行う必要がある。
【0008】
Ｖｔｈを補償する画素回路としては、例えば、前述の電圧信号駆動方式の画素回路があるが、これらの画素構成では現実的には５つのトランジスタ、１つのキャパシタ程度以上が必要となりとなる。そのため、素子数が大きく表示画素のレイアウト面積が大きくなり、小型高精細には適していない。
【0009】
表示画素のレイアウト面積を小さくすることにより高精細化を図った表示装置は、ＴＦＴの移動度／Ｖｔｈを共に補償する構成であり、ａ−Ｓｉ、ＩＧＺＯといった移動度が小さいＴＦＴプロセスでは、移動度補償のために巨大なＴＦＴ（スイッチＴＦＴ）が必要となる。そのため、この表示装置も表示画素のレイアウト面積が大きくなり、小型高精細に適していない。
【0010】
この発明は、上記事情に鑑みてなされたものであって、ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴプロセスを使用した場合でも、Ｖｔｈシフトを補正し、小型高精細を実現するアクティブマトリクス型の表示装置およびその駆動方法を提供することを課題としている。
【課題を解決するための手段】
【0011】
一実施形態に係る表示装置は、発光素子と、前記発光素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号配線と、前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、前記画素部の配列する行または列に沿って配置された複数の初期化電源配線と、高電位電圧電源線および低電位電圧電源線と、前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、 前記画素回路は、第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記高電位電圧電源に接続された駆動トランジスタと、第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第１走査線に接続された出力スイッチと、前記駆動トランジスタの第１端子と制御端子との間に接続された保持容量と、第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第２走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持する画素スイッチと、第１端子が前記初期化電源配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が第３走査線に接続された初期化スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチと、前記初期化電源配線毎に設けられ、第１端子が初期化電源に接続され、第２端子が前記初期化電源配線に接続され、制御端子が第５走査線に接続された複数の第２初期化スイッチと、前記駆動トランジスタの第１端子と前記第４走査線との間に接続された容量と、を備えている。
【0012】
一実施形態に係る表示装置の駆動方法は、リセット電源配線から駆動トランジスタの制御端子にリセット電位を印加することで駆動トランジスタを初期化し、前記駆動トランジスタの制御端子に映像信号配線から初期化電位を印加した状態で、高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、前記駆動トランジスタの制御端子に初期化電源配線から初期化電位を印加した状態で、前記高電位電圧電源線から前記駆動トランジスタに電流を流し、前記駆動トランジスタの閾値オフセットをキャンセルし、前記映像信号配線から前記駆動トランジスタの制御端子に映像電圧信号を書き込み、前記高電位電圧電源線から前記駆動トランジスタを通して前記映像電圧信号に応じた駆動電流を表示素子に供給する。
【図面の簡単な説明】
【0013】
【発明を実施するための形態】
【0014】
以下図面を参照しながら、種々の実施形態に係る有機ＥＬ表示装置について詳細に説明する。 （第１の実施形態）
図１は、第１の実施形態に係る有機ＥＬ表示装置を概略的に示す平面図である。図１に示すように、有機ＥＬ表示装置は、例えば、２型以上のアクティブマトリクス型の表示装置として構成され、有機ＥＬパネル１０およびこの有機ＥＬパネル１０の動作を制御するコントローラ１２を備えている。
【0015】
有機ＥＬパネル１０は、ガラス板等の光透過性を有する絶縁基板８、この絶縁基板上にマトリクス状に配列され表示領域１１を構成するｍ×ｎ個の表示画素ＰＸ、表示画素の行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第１走査線Ｓｇａ（１〜ｍ）、第２走査線Ｓｇｂ（１〜ｍ）、第３走査線Ｓｇｃ（１〜ｍ）、第４走査線Ｓｇｄ（１〜ｍ）、表示画素ＰＸの列毎に接続されたｎ本の映像信号線Ｘ（１〜ｎ）を備えている。また、有機ＥＬパネル１０は、表示画素ＰＸの行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた後述するリセット電源配線Ｖｒｓｔと、高電位の電圧電源線ＰＶＤＤと、低電位の基準電圧電源線ＰＶＳＳと、を有している。
【0016】
有機ＥＬパネル１０は、第１走査線Ｓｇａ（１〜ｍ）〜第４走査線Ｓｇｄ（１〜ｍ）を表示画素ＰＸの行毎に順次駆動する走査線駆動回路１４ａ、１４ｂ、複数の映像信号配線Ｘ（１〜ｎ）を駆動する信号線駆動回路１５を備えている。走査線駆動回路１４ａ、１４ｂ、および信号線駆動回路１５は、表示領域１１の外側で絶縁基板８上に一体的に形成され、コントローラ１２とともに制御部を構成している。
【0017】
画素部として機能する各表示画素ＰＸは、対向電極（図示せず）間に光活性層（図示せず）を備えた表示素子と、この表示素子に駆動電流を供給する画素回路１８と、を含んでいる。表示素子は、例えば自己発光素子であり、本実施形態では、光活性層として少なくとも有機発光層を備えた有機ＥＬ素子を用いている。
【0018】
図２に表示画素ＰＸの等価回路を示す。各行において、Ｒ（赤）表示用、Ｇ（緑）表示用、Ｂ（青）表示用の３つ表示画素ＰＸが交互に並んで設けられている。各表示画素ＰＸの画素回路１８は、電圧信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、およびキャパシタとしての保持容量Ｃｓを有している。各行の表示画素ＰＸの少なくとも１つは、出力スイッチＰＣＴを有している。本実施形態において、ＲＧＢ、３つの表示画素ＰＸの内、１つの表示画素ＰＸに出力スイッチＰＣＴが設けられている。更に、走査線駆動回路１４ａには、複数のリセットスイッチＲＳＴが設けられ、それぞれ各行のリセット電源配線Ｖｒｓｔに接続されている。
【0019】
本実施形態に係る表示装置において、各駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴ、出力スイッチＰＣＴ、リセットスイッチＲＳＴは、ここでは同一導電型、例えばＮチャネル型の薄膜トランジスタにより構成されている。また、駆動トランジスタＤＲＴおよび各スイッチをそれぞれ構成する薄膜トランジスタは、全て同一工程、同一層構造で形成され、例えば、半導体層にＩＧＺＯ、ａ−Ｓｉ、あるいはポリシリコンを用いたトップゲート構造の薄膜トランジスタである。なお、各スイッチは、Ｎチャネル型に限らず、スイッチとして機能すれば、Ｐチャネル型としてもよい。
【0020】
画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＰＣＴ、出力スイッチＢＣＴ、リセットスイッチＲＳＴの各々は、第１端子、第２端子、および制御端子を有し、本実施形態では、これら第１端子、第２端子、および制御端子をそれぞれソース、ドレイン、ゲートとしている。
【0021】
表示画素ＰＸの画素回路１８において、例えば緑（Ｇ）表示用の表示画素ＰＸでは、駆動トランジスタＤＲＴ、出力スイッチＰＣＴ、および出力スイッチＢＣＴは、高電位の電圧電源線ＰＶＤＤと低電位の基準電圧電源線ＰＶＳＳとの間で有機ＥＬ素子１６と直列に接続されている。電圧電源線ＰＶＤＤは例えば１０Ｖの電位に設定され、基準電圧電源線ＰＶＳＳは、例えば１．５Ｖの電位に設定される。電圧電源線ＰＶＤＤおよび基準電圧電源線ＰＶＳＳは、信号線駆動回路ＸＤＲに接続され、信号線駆動回路ＸＤＲから電源電圧を供給される。
【0022】
第１出力スイッチとして機能する出力スイッチＰＣＴは、その第２端子、ここではドレインが電圧電源線ＰＶＤＤに接続され、第１端子、ここではソースが、駆動トランジスタＤＲＴの第２端子、ここでは、ドレインに接続されている。出力スイッチＰＣＴのゲートは、第１走査線Ｓｇａ（１〜ｍ）に接続されている。これにより、出力スイッチＰＣＴは、第１走査線Ｓｇａ（１〜ｍ）からの制御信号ＰＧ（１〜ｍ）によりオン（導通状態）、オフ（非導通状態）制御され、有機ＥＬ素子１６の発光時間を制御する。
【0023】
駆動トランジスタＤＲＴは、そのドレインが出力スイッチＰＣＴのソースおよびリセット電源配線Ｖｒｓｔに接続され、そのソースが出力スイッチＢＣＴを介して有機ＥＬ素子１６の一方の電極、ここでは、陽極に接続される。有機ＥＬ素子１６の陰極は、基準電圧電源線ＰＶＳＳに接続されている。駆動トランジスタＤＲＴは、映像信号に応じた電流量の駆動電流を有機ＥＬ素子１６に出力する。図２において、符号Ｃｅｌは、有機ＥＬ素子１６の寄生容量を示している。
【0024】
なお、出力スイッチＰＣＴは複数の画素回路に共有されているため、例えば、赤（Ｒ）、青（Ｂ）の表示画素ＰＸにおいては、出力スイッチＰＣＴは設けられておらず、駆動トランジスタＤＲＴは、有機ＥＬ素子１６とリセット電源配線Ｖｒｓｔ配線との間に接続されている。
【0025】
第２出力スイッチとして機能する出力スイッチＢＣＴは、その第１端子、ここではソースが有機ＥＬ素子１６の一方の電極、ここでは陽極に接続され、その第２端子、ここではドレインが駆動トランジスタＤＲＴのソースに接続されている。出力スイッチＢＣＴのゲートは、発光期間制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続され、第２走査線Ｓｇｂ（１〜ｍ）から供給される制御信号ＢＧ（１〜ｍ）によりオン、オフ制御される。
【0026】
画素スイッチＳＳＴは、そのソースが映像信号配線Ｘ（１〜ｎ）に接続され、そのドレインが駆動トランジスタＤＲＴのゲートに接続されている。画素スイッチＳＳＴのゲートは、信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃ（１〜ｍ）に接続され、第３走査線Ｓｇｃ（１〜ｍ）から供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路１８と映像信号配線Ｘ（１〜ｎ）との接続、非接続を制御し、対応する映像信号配線Ｘ（１〜ｎ）から階調映像電圧信号を画素回路１８に取り込む。
【0027】
保持容量Ｃｓは、対向する２つの電極を有し、駆動トランジスタＤＲＴのゲートと出力スイッチＢＣＴのソースとの間に接続され、映像信号により決定される駆動トランジスタＤＲＴのゲート制御電位を保持する。
【0028】
１行毎に、走査線駆動回路１４ｂに設けられたリセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレインとリセット電源Ｖｒｓｔとの間に接続されている。リセットスイッチＲＳＴのゲートは、リセット制御用ゲート配線として機能する第４走査線Ｓｇｅ（１〜ｍ）に接続されている。リセットスイッチＲＳＴは、第４走査線Ｓｇｅ（１〜ｍ）からの制御信号ＲＧ（１〜ｍ）に応じてオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【0029】
一方、図１に示すコントローラ１２は有機ＥＬパネル１０の外部に配置されたプリント回路基板（図示せず）上に形成され、走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路１５を制御する。コントローラ１２は外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【0030】
そして、コントローラ１２は、これら垂直走査制御信号および水平走査制御信号をそれぞれ走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路１５に供給すると共に、水平および垂直走査タイミングに同期してデジタル映像信号および初期化信号を信号線駆動回路１５に供給する。
【0031】
信号線駆動回路１５は水平走査制御信号の制御により各水平走査期間において順次得られる映像信号をアナログ形式に変換し、映像信号に応じた赤用映像電圧信号、緑用映像電圧信号、青用映像電圧信号を含む複数階調の階調電圧信号Ｖｓｉｇを複数の映像信号配線Ｘ（１〜ｎ）に並列的に供給する。また、信号線駆動回路１５は、１水平周期ごとに、初期化電圧信号を複数の映像信号線Ｘ（１〜ｎ）に並列的に供給する。
【0032】
走査線駆動回路１４ａ、１４ｂは、シフトレジスタ（図示せず）、出力バッファ（図示せず）等を含み、外部から供給される水平走査スタートパルスを順次次段に転送し、図１および図２に示すように、出力バッファを介して各行の表示画素ＰＸに４種類の制御信号、すなわち、制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）を供給する。これにより、第１走査線Ｓｇａ（１〜ｍ）〜４走査線Ｓｇｄ（１〜ｍ）は、それぞれ制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）により駆動される。
【0033】
次に、以上のように構成された有機ＥＬ表示装置の動作について説明する。図３は、動作表示時の走査線駆動回路１４ａ、１４ｂの制御信号のタイミングチャートを示している。走査線駆動回１４ａ、１４ｂは、例えば、スタート信号とクロックとから各水平走査期間Ｈに対応した１水平走査期間の幅のパルスを生成し、そのパルスを制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）として出力する。
【0034】
画素回路１８の動作は、リセット動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。図３に、本実施形態に係る表示装置の駆動方法の一例を説明するためのタイミングチャートを示す。
【0035】
まず、リセット動作を行う。リセット動作では、走査線駆動回路１４ａ、１４ｂから、出力スイッチＰＣＴをオフ状態とするレベル（オフ電位）、ここではローレベルの制御信号ＰＧ、出力スイッチＢＣＴをオン状態とするレベル（オン電位）、ここでは、ハイレベルの制御信号ＢＧ、画素スイッチＳＳＴをオン状態とするレベル（オン電位）、ここではハイレベルの制御信号ＳＧ、リセットスイッチＲＳＴをオン状態とするレベル、ここでは、ハイレベルの制御信号ＲＧが出力される。これにより、出力スイッチＰＣＴがオフ（非導通状態）、出力スイッチＢＣＴ、画素スイッチＳＳＴ、リセットスイッチＲＳＴがオン（導通状態）となり、リセット動作が開始される。
【0036】
リセット期間において、映像信号配線Ｘ（１〜ｎ）から出力された初期化電圧信号ＶＩＮＩは、画素スイッチＳＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧信号ＶＩＮＩに対応する電位にリセットされ、前フレームの情報が初期化される。初期化電圧信号ＶＩＮＩは、例えば、２Ｖに設定されている。
【0037】
また、リセット電源配線Ｖｒｓｔから出力されたリセット電圧信号ＶＲＳＴは、リセットスイッチＲＳＴを通して駆動トランジスタＤＲＴのソース、ドレインに印加される。これにより、駆動トランジスタＤＲＴのソース、ドレインの電位がリセット電圧信号ＶＲＳＴに対応する電位、例えば、−２Ｖにリセットされ、前フレームの情報が初期化される。
【0038】
続いて、オフセットキャンセル（ＯＣ）動作を行なう。制御信号ＰＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これにより、リセットスイッチＲＳＴがオフ（非導通状態）、出力スイッチＰＣＴ、出力スイッチＢＣＴ、画素スイッチＳＳＴ、がオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【0039】
オフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線Ｘ（１〜ｎ）から出力された初期化電圧信号ＶＩＮＩが画素スイッチＳＳＴを通して印加され、ＶＩＮＩに固定される。
【0040】
また、出力スイッチＰＣＴはオン状態にあるため、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれた電位ＶＲＳＴを初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば５μｓｅｃ程度の時間に設定されている。キャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【0041】
続いて、書き込み動作を行う。書き込み動作では、出力スイッチＢＣＴをオフ状態とするローレベルの制御信号ＢＧ、画素スイッチＳＳＴをオン状態とするハイレベルの制御信号ＳＧが出力される。これにより、出力スイッチＢＣＴ、リセットスイッチＲＳＴがオフ、出力スイッチＰＣＴ、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0042】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに階調映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）となり、出力スイッチＢＣＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ）となる。
【0043】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルとなり、発光期間が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＰＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0044】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが出力スイッチＢＣＴを介して有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【0045】
上述したリセット動作、オフセットキャンセル動作、書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【0046】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×Ｃｅｌ／（Ｃｓ＋Ｃｅｌ）｝２
β＝μ・ＣｅｌｘＷ／２Ｌ、（Ｗ：ＴＦＴチャネル層のチャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値（Ｖｔｈ）に依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。
【0047】
（第２の実施形態） 次に、第２の実施形態に係る有機ＥＬ表示装置について説明する。なお、第２の実施形態において、前述した第１の実施形態と同一の部分には、同一の参照符号を付してその説明を省略し、異なる構成部分について、詳細に説明する。
図４は、第２の実施形態に係る有機ＥＬ表示装置における表示画素ＰＸの等価回路を示している。前述した第１の実施形態では、映像信号線を通して初期化信号を各画素回路に供給する構成としているが、第２の実施形態では、表示パネルの表示画素の行ごとに初期化電源線Ｖｉｎｉを設け、各画素回路１８は、初期化電源線から初期化信号を取り込む初期化スイッチＩＳＴを備えている。また、表示パネルは、表示画素の行ごとに設けられた第５走査線Ｓｇｅ（１〜ｍ）を有し、この第５走査線により初期化スイッチＩＳＴをオンオフ制御する。
【0048】
図４に示すように、複数の表示画素ＰＸが配列する各行において、赤（Ｒ）表示用、緑（Ｇ）表示用、青（Ｂ）表示用の３つ表示画素ＰＸが周期的に並んで設けられている。各表示画素ＰＸの画素回路１８は、電圧信号からなる映像信号に応じて有機ＥＬ素子１６の発光を制御する電圧信号方式の画素回路であり、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＰＣＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴ、およびキャパシタとしての保持容量Ｃｓ、を有している。出力スイッチＰＣＴは複数の画素回路に共有されている。走査線駆動回路１４ａ、１４ｂのいずれかには、複数のリセットスイッチＲＳＴが設けられ、それぞれ各行のリセット電源配線Ｖｒｓｔに接続されている。
【0049】
本実施形態に係る表示装置において、各駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴ、出力スイッチＰＣＴ、リセットスイッチＲＳＴ、初期化スイッチＩＳＴは、ここでは同一導電型、例えばＮチャネル型の薄膜トランジスタにより構成されている。また、駆動トランジスタＤＲＴおよび各スイッチをそれぞれ構成する薄膜トランジスタは、全て同一工程、同一層構造で形成され、例えば、半導体層にＩＧＺＯ、ａ−Ｓｉ、あるいはポリシリコンを用いたトップゲート構造の薄膜トランジスタである。なお、各スイッチは、Ｎチャネル型に限らず、スイッチとして機能すれば、Ｐチャネル型としてもよい。
【0050】
表示画素ＰＸの画素回路１８において、駆動トランジスタＤＲＴ、出力スイッチＰＣＴ、および出力スイッチＢＣＴは、高電位の電圧電源線ＰＶＤＤと低電位の基準電圧電源線ＰＶＳＳとの間で有機ＥＬ素子１６と直列に接続されている。電圧電源線ＰＶＤＤは例えば１０Ｖの電位に設定され、基準電圧電源線ＰＶＳＳは、例えば１．５Ｖの電位に設定される。電圧電源線ＰＶＤＤおよび基準電圧電源線ＰＶＳＳは、信号線駆動回路に接続され、信号線駆動回路から電源電圧を供給される。
【0051】
出力スイッチＰＣＴは、ドレインが電圧電源線ＰＶＤＤに接続され、ソースが駆動トランジスタＤＲＴのドレインに接続されている。出力スイッチＰＣＴのゲートは、第１走査線Ｓｇａ（１〜ｍ）に接続されている。これにより、出力スイッチＰＣＴは、第１走査線Ｓｇａ（１〜ｍ）からの制御信号ＰＧ（１〜ｍ）によりオン、オフ制御され、有機ＥＬ素子１６の発光時間を制御する。
【0052】
駆動トランジスタＤＲＴは、そのドレインが出力スイッチＰＣＴのソースおよびリセット電源配線Ｖｒｓｔに接続され、そのソースが出力スイッチＢＣＴを介して有機ＥＬ素子１６の一方の電極、ここでは、陽極に接続される。有機ＥＬ素子１６の陰極は、基準電圧電源線ＰＶＳＳに接続されている。駆動トランジスタＤＲＴは、映像信号に応じた電流量の駆動電流を有機ＥＬ素子１６に出力する。図４において、符号Ｃｅｌは、有機ＥＬ素子１６の寄生容量を示している。
【0053】
出力スイッチＢＣＴは、ソースが有機ＥＬ素子１６の一方の電極、ここでは陽極に接続され、ドレインが駆動トランジスタＤＲＴのソースに接続されている。出力スイッチＢＣＴのゲートは、発光期間制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続され、第２走査線Ｓｇｂ（１〜ｍ）から供給される制御信号ＢＧ（１〜ｍ）によりオン、オフ制御される。
【0054】
画素スイッチＳＳＴは、そのソースが映像信号配線Ｘ（１〜ｎ）に接続され、そのドレインが駆動トランジスタＤＲＴのゲートに接続されている。画素スイッチＳＳＴのゲートは、信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃ（１〜ｍ）に接続され、第３走査線Ｓｇｃ（１〜ｍ）から供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路１８と映像信号配線Ｘ（１〜ｎ）との接続、非接続を制御し、対応する映像信号配線Ｘ（１〜ｎ）から階調映像電圧信号を画素回路１８に取り込む。
【0055】
保持容量Ｃｓは、対向する２つの電極を有し、駆動トランジスタＤＲＴのゲートと出力スイッチＢＣＴのソースとの間に接続され、映像信号により決定される駆動トランジスタＤＲＴのゲート制御電位を保持する。
【0056】
１行毎に、走査線駆動回路１４ｂに設けられたリセットスイッチＲＳＴは、駆動トランジスタＤＲＴのドレインとリセット電源Ｖｒｓｔとの間に接続されている。リセットスイッチＲＳＴのゲートは、リセット制御用ゲート配線として機能する第４走査線Ｓｇｅ（１〜ｍ）に接続されている。リセットスイッチＲＳＴは、第４走査線Ｓｇｅ（１〜ｍ）からの制御信号ＲＧ（１〜ｍ）に応じてオン、オフ制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【0057】
初期化スイッチＩＳＴは、そのソースが初期化電源配線Ｖｉｎｉに接続され、そのドレインが駆動トランジスタＤＲＴのゲートに接続されている。初期化スイッチＩＳＴのゲートは、信号書き込み制御用ゲート配線として機能する第５走査線Ｓｇｅ（１〜ｍ）に接続され、走査線駆動回路から第５走査線Ｓｇｅ（１〜ｍ）を通して供給される制御信号ＩＧ（１〜ｍ）によりオン、オフ制御される。
【0058】
有機ＥＬ表示装置の走査線駆動回路１４ａ、１４ｂは、各行の表示画素ＰＸに５種類の制御信号、すなわち、制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）、ＩＧ（１〜ｍ）を供給する。これにより、第１走査線Ｓｇａ（１〜ｍ）〜５走査線Ｓｇｅ（１〜ｍ）は、それぞれ制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）、ＩＧ（１〜ｍ）により駆動される。 第２の実施形態に係る有機ＥＬ表示装置の他の構成は、前述した第１の実施形態と同一である。
【0059】
次に、第２の実施形態に係る有機ＥＬ表示装置の動作について説明する。図５は、表示動作時の走査線駆動回路１４ａ、１４ｂの制御信号のタイミングチャートを示している。走査線駆動回１４ａ、１４ｂは、例えば、スタート信号とクロックとから各水平走査期間Ｈに対応した１水平走査期間の幅のパルスを生成し、そのパルスを制御信号ＰＧ（１〜ｍ）、ＢＧ（１〜ｍ）、ＳＧ（１〜ｍ）、ＲＧ（１〜ｍ）、ＩＧ（１〜ｍ）として出力する。
【0060】
画素回路１８の動作は、リセット動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。まず、リセット動作を行う。リセット動作では、走査線駆動回路１４ａ、１４ｂから、出力スイッチＰＣＴをオフ状態とするレベル（オフ電位）、ここではローレベルの制御信号ＰＧ、出力スイッチＢＣＴをオン状態とするレベル（オン電位）、ここではハイレベルの制御信号ＢＧ、画素スイッチＳＳＴをオフ状態とするローレベルの制御信号ＳＧ、リセットスイッチＲＳＴをオン状態とするハイレベルの制御信号ＲＧ、初期化スイッチＩＳＴをオン状態とするハイレベルの制御信号ＩＧが出力される。
【0061】
これにより、出力スイッチＰＣＴ、画素スイッチＳＳＴがオフ（非導通状態）、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、リセット動作が開始される。
【0062】
リセット期間において、初期化電源配線Ｖｉｎｉから出力された初期化電圧信号ＶＩＮＩは、初期化スイッチＩＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧信号ＶＩＮＩに対応する電位にリセットされ、前フレームの情報が初期化される。初期化電圧信号ＶＩＮＩは、例えば、２Ｖに設定されている。
【0063】
リセット電源配線Ｖｒｓｔから出力されたリセット電圧信号ＶＲＳＴは、リセットスイッチＲＳＴを通して駆動トランジスタＤＲＴのソース、ドレインに印加される。これにより、駆動トランジスタＤＲＴのソース、ドレインの電位がリセット電圧信号ＶＲＳＴに対応する電位、例えば、−２Ｖにリセットされ、前フレームの情報が初期化される。
【0064】
続いて、オフセットキャンセル(ＯＣ)動作を行なう。制御信号ＰＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）に設定される。これにより、リセットスイッチＲＳＴ、画素スイッチＳＳＴがオフ（非導通状態）、出力スイッチＰＣＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【0065】
オフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、初期化電源配線から出力され初期化電圧信号ＶＩＮＩが初期化スイッチＩＳＴを通して印加され、初期化電位に固定される。
【0066】
出力スイッチＰＣＴはオン状態にあるため、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれた電位Ｖｒｓｔを初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１０μｓｅｃ程度の時間に設定されている。キャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【0067】
続いて、書き込み動作が行われる。制御信号ＢＧが出力スイッチＢＣＴをオフ電位（ローレベル）、制御信号ＩＧが初期化スイッチＩＳＴをオフ電位（ローレベル）、制御信号ＳＧが画素スイッチをオン電位（ハイレベル）に設定される。これによりリセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴがオフ（非導通状態）、出力スイッチＰＣＴ、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0068】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位はＶｓｉｇ（Ｒ、Ｇ、Ｂ）となり、出力スイッチＢＣＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ）となる。
【0069】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルに設定され、発光動作が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＢＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0070】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。上述したリセット動作、オフセットキャンセル動作、書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【0071】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×Ｃｅｌ／（Ｃｓ＋Ｃｅｌ）｝２
β＝μ・ＣｅｌｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。
【0072】
（第３の実施形態） 次に、第３の実施形態に係る有機ＥＬ表示装置について説明する。なお、第３の実施形態において、前述した第２の実施形態と同一の部分には、同一の参照符号を付してその説明を省略し、異なる構成部分について、詳細に説明する。
図６は、第３の実施形態に係る有機ＥＬ表示装置における表示画素ＰＸの等価回路を示している。第３の実施形態では、各画素回路１８は、キャパシタとしての保持容量Ｃｋを更に備えている。この保持容量ＣＫは、２つの電極を有し、出力スイッチＢＣＴのソース、電圧電源線ＰＶＤＤ間に接続される。保持容量ＣＫが接続される電源配線は、電圧電源線ＰＶＤＤに限らず、リセット電源配線Ｖｒｓｔ、初期化電源配線Ｖｉｎｉ等の他の電源配線でもよい。
第３の実施形態において、画素回路１８の他の構成、有機ＥＬ表示装置の他の構成は、前述した第２の実施形態と同一である。
【0073】
上記のように構成された第３の実施形態に係る有機ＥＬ表示装置の動作は、前述した第２の実施形態に係る有機ＥＬ表示装置の動作と同一であり、図５に示した制御信号のタイミングチャートと同様に動作される。すなわち、各画素回路１８の動作は、リセット動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。
【0074】
第３の実施形態において、書き込み動作では、制御信号ＢＧが出力スイッチＢＣＴをオフ電位（ローレベル）、制御信号ＩＧが初期化スイッチＩＳＴをオフ電位（ローレベル）、制御信号ＳＧが画素スイッチをオン電位（ハイレベル）に設定される。これにより、リセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴがオフ（非導通状態）、出力スイッチＰＣＴ、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0075】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、出力スイッチＢＣＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ＋Ｃｋ）となる。
【0076】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルとなり、発光動作が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＢＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0077】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【0078】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×（Ｃｅｌ＋Ｃｋ）／（Ｃｓ＋Ｃｅｌ＋Ｃｋ）｝２
β＝μ・ＣｏｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。また、電流Ｉｅは、保持容量Ｃｓと有機ＥＬ素子１６の寄生容量Ｃｅｌとの分圧比に応じた値となり、その際、保持容量ＣＫを一定値とすることにより、寄生容量Ｃｅｌのバラツキを保持容量Ｃｋによって調整することができる。これにより、駆動トランジスタＤＲＴの駆動電流を安定した値とすることができる。
【0079】
（第４の実施形態） 次に、第４の実施形態に係る有機ＥＬ表示装置について説明する。なお、第３の実施形態において、前述した第３の実施形態と同一の部分には、同一の参照符号を付してその説明を省略し、異なる構成部分について、詳細に説明する。
図７は、第４の実施形態に係る有機ＥＬ表示装置における表示画素ＰＸの等価回路を示している。第４の実施形態によれば、保持容量Ｃｓ、Ｃｋは駆動トランジスタのソースに接続されており、有機ＥＬ素子１６の寄生容量Ｃｅｌとは直接的には接続されていない。第４の実施形態において、画素回路１８の他の構成、有機ＥＬ表示装置の他の構成は、前述した第３の実施形態と同一である。
【0080】
上記のように構成された有機ＥＬ表示装置の動作について説明する。図８は、表示動作時における走査線駆動回路の制御信号のタイミングチャートを示している。画素回路１８の動作は、リセット動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。
【0081】
まず、画素回路１８は、リセット動作を行う。リセット動作では、走査線駆動回路により、制御信号ＰＧが出力スイッチＰＣＴをオフ状態とするローレベル、制御信号ＢＧが出力スイッチＢＣＴをオフ状態とするローレベル、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするローレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするハイレベル、制御信号ＩＧが初期化スイッチＩＳＴをオン状態とするハイレベルに設定される。これにより、出力スイッチＰＣＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴがオフ（非導通状態）、リセットスイッチＲＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、リセット動作が開始される。
【0082】
リセット期間において、初期化電源配線Ｖｉｎｉから出力された初期化電圧信号ＶＩＮＩは、初期化スイッチＩＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのゲート電位は、初期化電圧信号ＶＩＮＩに対応する電位にリセットされ、前フレームの情報が初期化される。初期化電圧信号ＶＩＮＩは、例えば、２Ｖに設定されている。
【0083】
また、リセット電源配線Ｖｒｓｔから出力されたリセット電圧信号ＶＲＳＴは、リセットスイッチＲＳＴを通して駆動トランジスタＤＲＴのソース、ドレインに印加される。これにより、駆動トランジスタＤＲＴのソース、ドレインの電位がリセット電圧信号ＶＲＳＴに対応する電位、例えば、−２Ｖにリセットされ、前フレームの情報が初期化される。
【0084】
続いて、オフセットキャンセル動作を行なう。制御信号ＰＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これによりリセットスイッチＲＳＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴがオフ（非導通状態）、出力スイッチＰＣＴ、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【0085】
オフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、初期化電源配線Ｖｉｎｉから出力され初期化電圧信号ＶＩＮＩが初期化スイッチＩＳＴを通して印加され、ＶＩＮＩに固定される。
【0086】
また、出力スイッチＰＣＴはオン状態にあるため、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に書き込まれた電位ＶＲＳＴを初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１０μｓｅｃ程度の時間に設定されている。キャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【0087】
続いて、書き込み期間では、制御信号ＩＧが初期化スイッチＩＳＴをオフ電位（ローレベル）、制御信号ＳＧが画素スイッチをオン電位（ハイレベル）とする。これにより、リセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴがオフ（非導通状態）、出力スイッチＰＣＴ、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0088】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｋ）となる。
【0089】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルとなり、発光期間が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＢＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0090】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。
【0091】
上述したリセット動作、オフセットキャンセル動作、書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【0092】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×Ｃｋ）／（Ｃｓ＋Ｃｋ）｝２
β＝μ・ＣｅｌｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。また、保持容量Ｃｓ，Ｃｋが直接的に有機ＥＬ素子１６の寄生容量Ｃｅｌに接続されていない為、駆動トランジスタＤＲＴから出力される電流値Ｉｅは、寄生容量Ｃｅｌの受けることなく、保持容量Ｃｓ、Ｃｋの分圧比に依存する。そのため、寄生容量Ｃｅｌのバラツキによる駆動電流の変動を抑制することができる。
【0093】
（第５の実施形態） 次に、第５の実施形態に係る有機ＥＬ表示装置について説明する。なお、第５の実施形態において、前述した第３の実施形態と同一の部分には、同一の参照符号を付してその説明を省略し、異なる構成部分について、詳細に説明する。
図９は、第５の実施形態に係る有機ＥＬ表示装置における表示画素ＰＸの等価回路を示している。有機ＥＬ表示装置の有機ＥＬパネルは、表示画素ＰＸの行毎に接続されているとともにそれぞれ独立してｍ本ずつ設けられた第２走査線Ｓｇｂ（１〜ｍ）、第３走査線Ｓｇｃ（１〜ｍ）、第４走査線Ｓｇｄ（１〜ｍ）、第５走査線Ｓｇｅ（１〜ｍ）、第６走査線Ｓｇｆ（１〜ｍ）、表示画素ＰＸの列毎に接続されたｎ本の映像信号配線Ｘ（１〜ｎ）を備えている。
【0094】
また、有機ＥＬパネルは、表示画素ＰＸの行毎に接続されている後述するリセット電源配線Ｖｒｓｔと、初期化電源配線Ｖｉｎｉと、高電位の電圧電源線ＰＶＤＤと、低電位の基準電圧電源線ＰＶＳＳと、を有している。
【0095】
有機ＥＬパネルは、第２走査線Ｓｇｂ（１〜ｍ）〜第６走査線Ｓｇｆ（１〜ｍ）を表示画素ＰＸの行毎に順次駆動する走査線駆動回路１４ａ、１４ｂ、複数の映像信号配線Ｘ（１〜ｎ）を駆動する信号線駆動回路を備えている。走査線駆動回路１４ａ、１４ｂ、および信号線駆動回路は、表示領域の外側で絶縁基板上に一体的に形成され、コントローラとともに制御部を構成している。
【0096】
図９に示すように、各表示画素ＰＸは、光活性層として少なくとも有機発光層を備えた有機ＥＬ素子１６と、この表示素子に駆動電流を供給する画素回路１８と、を含んでいる。複数の表示画素ＰＸが配列する各行において、赤（Ｒ）表示用、緑（Ｇ）表示用、青（Ｂ）表示用の３つ表示画素ＰＸが周期的に並んで設けられている。
【0097】
電圧信号方式の画素回路１８は、画素スイッチＳＳＴ、駆動トランジスタＤＲＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴ、およびキャパシタとしての保持容量Ｃｓ、Ｃｋを有している。走査線駆動回路１４ａ（もしくは走査線駆動回路１４ｂ）には、複数のリセットスイッチＲＳＴが設けられ、それぞれ各行のリセット電源配線Ｖｒｓｔに接続されている。走査線駆動回路１４ａ（もしくは走査線駆動回路１４ｂ）には、複数の初期化スイッチＩＳＴ２が設けられ、それぞれ初期化電源配線Ｖｉｎｉに接続されている。
【0098】
駆動トランジスタＤＲＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、初期化スイッチＩＳＴ、ＩＳＴ２は、ここでは同一導電型、例えばＮチャネル型の薄膜トランジスタにより構成されている。また、駆動トランジスタＤＲＴおよび各スイッチをそれぞれ構成する薄膜トランジスタは、全て同一工程、同一層構造で形成され、例えば、半導体層にＩＧＺＯ、ａ−Ｓｉ、あるいはポリシリコンを用いたトップゲート構造の薄膜トランジスタである。なお、各スイッチは、Ｎチャネル型に限らず、スイッチとして機能すれば、Ｐチャネル型としてもよい。
【0099】
表示画素ＰＸの画素回路１８において、駆動トランジスタＤＲＴおよび出力スイッチＢＣＴは、高電位の電圧電源線ＰＶＤＤと低電位の基準電圧電源線ＰＶＳＳとの間で有機ＥＬ素子１６と直列に接続されている。電圧電源線ＰＶＤＤは例えば１０Ｖの電位に設定され、基準電圧電源線ＰＶＳＳは、例えば１．５Ｖの電位に設定される。電圧電源線ＰＶＤＤおよび基準電圧電源線ＰＶＳＳは、信号線駆動回路ＸＤＲに接続され、信号線駆動回路ＸＤＲから電源電圧を供給される。
【0100】
駆動トランジスタＤＲＴは、そのドレインが電圧電源線ＰＶＤＤに接続され、そのソースが後述の出力スイッチＢＣＴを介して間接的に有機ＥＬ素子１６の一方の電極（ここでは陽極）に接続される。有機ＥＬ素子１６の陰極は、基準電圧電源線ＰＶＳＳに接続されている。駆動トランジスタＤＲＴは、映像信号に応じた電流量の駆動電流を有機ＥＬ素子１６に出力する。符号Ｃｅｌは、有機ＥＬ素子１６の寄生容量を示している。
【0101】
出力スイッチＢＣＴは、その第１端子、ここではソース、が有機ＥＬ素子１６の一方の電極、ここでは陽極、に接続され、その第２端子、ここではドレイン、が駆動トランジスタＤＲＴのソースに接続されている。出力スイッチＢＣＴのゲートは、発光期間制御用ゲート配線として機能する第２走査線Ｓｇｂ（１〜ｍ）に接続され、第２走査線Ｓｇｂ（１〜ｍ）から供給される制御信号ＢＧ（１〜ｍ）によりオン、オフ制御される。
【0102】
画素スイッチＳＳＴは、そのソースが映像信号配線Ｘ（１〜ｎ）に接続され、そのドレインが駆動トランジスタＤＲＴのゲートに接続されている。画素スイッチＳＳＴのゲートは、信号書き込み制御用ゲート配線として機能する第３走査線Ｓｇｃ（１〜ｍ）に接続され、第３走査線Ｓｇｃ（１〜ｍ）から供給される制御信号ＳＧ（１〜ｍ）によりオン、オフ制御される。そして、画素スイッチＳＳＴは、制御信号ＳＧ（１〜ｍ）に応答して、画素回路と映像信号配線Ｘ（１〜ｎ）との接続、非接続を制御し、対応する映像信号配線Ｘ（１〜ｎ）から階調映像電圧信号を画素回路に取り込む。
【0103】
保持容量Ｃｓは、駆動トランジスタＤＲＴのゲート、出力スイッチＢＣＴソース間に接続され、映像信号により決定される駆動トランジスタＤＲＴのゲート制御電位を保持する。
【0104】
１行毎に、走査線駆動回路１４ｂに設けられたリセットスイッチＲＳＴは、初期化スイッチＩＳＴのドレインとリセット電源Ｖｒｓｔとの間に接続されている。リセットスイッチＲＳＴのゲートは、リセット制御用ゲート配線として機能する第４走査線Ｓｇｅ（１〜ｍ）に接続されている。リセットスイッチＲＳＴは、第４走査線Ｓｇｅ（１〜ｍ）からの制御信号ＲＧ（１〜ｍ）に応じてオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【0105】
初期化スイッチＩＳＴは、そのドレインがリセットスイッチＲＳＴのソースに接続され、そのソースが駆動トランジスタＤＲＴのゲートに接続されている。初期化スイッチＩＳＴのゲートは、信号書き込み制御用ゲート配線として機能する第５走査線Ｓｇｅ（１〜ｍ）に接続され、第５走査線Ｓｇｅ（１〜ｍ）から供給される制御信号ＩＧ（１〜ｍ）によりオン、オフ制御される。 保持容量Ｃｋは、２つの電極を有し、出力スイッチＢＣＴのソースとリセットスイッチＲＳＴのゲートとの間に接続される。
【0106】
１行毎に、走査線駆動回路に設けられた初期化スイッチＩＳＴ２は、初期化スイッチＩＳＴのドレインと初期化電源配線Ｖｉｎｉとの間に接続されている。初期化スイッチＩＳＴ２のゲートは、初期化制御用ゲート配線として機能する第６走査線Ｓｇｆ（１〜ｍ）に接続されている。初期化スイッチＩＳＴ２は、第６走査線Ｓｇｆ（１〜ｍ）からの制御信号ＩＧ２（１〜ｍ）に応じてオン（導通状態）、オフ（非導通状態）制御され、駆動トランジスタＤＲＴのソース電位を初期化する。
【0107】
その他、有機ＥＬ表示装置は、前述した第３の実施形態と同様の構成を有し、走査線駆動回路１４ａ、１４ｂおよび信号線駆動回路を制御するコントローラを備えている。コントローラは外部から供給されるデジタル映像信号および同期信号を受け取り、垂直走査タイミングを制御する垂直走査制御信号、および水平走査タイミングを制御する水平走査制御信号を同期信号に基づいて発生する。
【0108】
次に、以上のように構成された有機ＥＬ表示装置の動作について説明する。図１０は、表示動作時における走査線駆動回路の制御信号のタイミングチャートを示している。画素回路１８の動作は、リセット動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。画素回路１８は、まず、リセット動作を行う。
【0109】
図９および図１０に示すように、リセット動作では、走査線駆動回路１４ａ、１４ｂにより、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするレベル（オン電位）、ここではハイレベル、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするレベル（オフ電位）、ここでは、ローレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするレベル（オン電位）、ここではハイレベル、制御信号ＩＧが初期化スイッチＩＳＴをオン状態とするレベル（オン電位）、ここではハイレベル、制御信号ＩＧ２が初期化スイッチＩＳＴ２をオフ状態とするレベル（オフ電位）、ここではローレベル、に設定される。
【0110】
これにより、画素スイッチＳＳＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、リセット動作が開始される。
【0111】
リセット期間において、リセット電源配線Ｖｒｓｔから出力されたリセット電圧信号ＶＲＳＴは、リセットスイッチＲＳＴ、初期化スイッチＩＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのソース電位は、駆動トランジスタＤＲＴに流れる電流と発光素子１６に流れる電流が等しくなる電位Ｖｘに設定される。リセット電圧信号ＶＲＳＴに対応する電位、例えば、７Ｖにリセットされ、前フレームの情報が初期化される。
【0112】
続いて、プリオフセットキャンセル（ＯＣ）動作を行なう。制御信号ＳＧがオン電位（ハイレベル）、制御信号ＲＧがオフ電位（ローレベル）にそれぞれ設定される。これにより、リセットスイッチＲＳＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、出力スイッチＢＣＴ、画素スイッチＳＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のプリオフセットキャンセル動作が開始される。
【0113】
プリオフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線Ｘ（１〜ｎ）から出力される初期化電圧信号ＶＩＮＩ（Ｖｉｐ）が画素スイッチＳＳＴを通して印加され、ＶＩＮＩに固定される。このとき、駆動トランジスタＤＲＴのソース電位は、Ｖｘ‘＝Ｖｘ＋（ＶＩＮＩ−Ｖｒｓｔ）＊Ｃｓ／（Ｃｓ＋Ｃｅｌ＋Ｃｋ）となる。
【0114】
また、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に設定された電位Ｖｘ‘を初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、プリオフセットキャンセル期間は例えば５μｓｅｃ程度の時間に設定されている。
【0115】
続いて、オフセットキャンセル(ＯＣ)動作を行なう。制御信号ＳＧがオフ電位（ローレベル）、制御信号ＩＧ２がオン電位（ハイレベル）にそれぞれ設定される。これにより、リセットスイッチＲＳＴ、画素スイッチＳＳＴがオフ（非導通状態）、出力スイッチＢＣＴ、初期化スイッチＩＳＴ２、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【0116】
オフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、初期化電源配線から出力される初期化電圧信号ＶＩＮＩが初期化スイッチＩＳＴ、初期化２スイッチＩＳＴ２を通して印加され、ＶＩＮＩに固定される。
【0117】
また、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１０μｓｅｃ程度の時間に設定されている。キャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【0118】
続いて、書き込み期間では、制御信号ＢＧが出力スイッチＢＣＴをオフ電位（ローレベル）、制御信号ＩＧが初期化スイッチＩＳＴをオフ電位（ローレベル）、制御信号ＩＧ２が初期化スイッチＩＳＴ２をオフ電位（ローレベル）、制御信号ＳＧが画素スイッチをオン電位（ハイレベル）とする。これによりリセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0119】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに階調映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、出力スイッチＢＣＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｅｌ＋Ｃｋ）となる。
【0120】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルとなり、発光期間が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＢＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0121】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。上述したリセット動作、オフセットキャンセル動作、書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【0122】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×（Ｃｅｌ＋Ｃｋ）／（Ｃｓ＋Ｃｅｌ＋Ｃｋ）｝２
β＝μ・ＣｅｌｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。また、各画素回路における素子数を低減することが可能となる。これにより、ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。
【0123】
（第６の実施形態） 次に、第６の実施形態に係る有機ＥＬ表示装置について説明する。なお、第６の実施形態において、前述した第５の実施形態と同一の部分には、同一の参照符号を付してその説明を省略し、異なる構成部分について、詳細に説明する。
図１１は、第６の実施形態に係る有機ＥＬ表示装置における表示画素ＰＸの等価回路を示している。第６の実施形態によれば、保持容量Ｃｓ、Ｃｋは駆動トランジスタのソースに接続されており、有機ＥＬ素子１６の寄生容量Ｃｅｌとは直接的には接続されていない。第６の実施形態において、画素回路１８の他の構成、有機ＥＬ表示装置の他の構成は、前述した第５の実施形態と同一である。
【0124】
上記のように構成された有機ＥＬ表示装置の動作について説明する。図１２は、表示動作時における走査線駆動回路の制御信号のタイミングチャートを示している。画素回路１８の動作は、リセット動作、プリオフセットキャンセル(ＯＣ)動作、閾値オフセットキャンセル（ＯＣ）動作、書き込み動作、発光動作に分けられる。
【0125】
まず、画素回路１８は、リセット動作を行う。リセット動作では、走査線駆動回路により、制御信号ＢＧが出力スイッチＢＣＴをオン状態とするハイレベル、制御信号ＳＧが画素スイッチＳＳＴをオフ状態とするローレベル、制御信号ＲＧがリセットスイッチＲＳＴをオン状態とするハイレベル、制御信号ＩＧが初期化スイッチＩＳＴをオン状態とするハイレベル、制御信号ＩＧ２が初期化スイッチＩＳＴ２をオフ状態とするローレベルに設定される。これにより、画素スイッチＳＳＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、出力スイッチＢＣＴ、リセットスイッチＲＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、リセット動作が開始される。
【0126】
リセット期間において、リセット電源配線Ｖｒｓｔから出力されたリセット電圧信号ＶＲＳＴは、リセットスイッチＲＳＴ、初期化スイッチＩＳＴを通して駆動トランジスタＤＲＴのゲートに印加される。これにより、駆動トランジスタＤＲＴのソース電位は、駆動トランジスタＤＲＴに流れる電流と発光素子に流れる電流が等しくなる電位Ｖｘに設定される。リセット電圧信号ＶＲＳＴに対応する電位、例えば、７Ｖにリセットされ、前フレームの情報が初期化される。
【0127】
続いて、プリオフセットキャンセル動作を行なう。制御信号ＳＧがオン電位（ハイレベル）、制御信号ＢＧがオフ電位（ローレベル）、制御信号ＲＧがオフ電位（ローレベル）となる。これにより、リセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、画素スイッチＳＳＴ、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のプリオフセットキャンセル動作が開始される。
【0128】
プリオフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、映像信号配線から出力される初期化電圧信号ＶＩＮＩ（Ｖｉｐ）が画素スイッチＳＳＴを通して印加され、ＶＩＮＩに固定される。このとき、駆動トランジスタＤＲＴのソース電位は、Ｖｘ‘＝Ｖｘ＋（ＶＩＮＩ−Ｖｒｓｔ）＊Ｃｓ／（Ｃｓ＋Ｃｋ）となる。
【0129】
また、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、リセット期間に設定された電位Ｖｘ‘を初期値とし、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、プリオフセットキャンセル期間は例えば５μｓｅｃ程度の時間に設定されている。
【0130】
続いて、オフセットキャンセル動作を行なう。制御信号ＳＧがオフ電位（ローレベル）、制御信号ＩＧ２がオン電位（ハイレベル）となる。これにより、リセットスイッチＲＳＴ、画素スイッチＳＳＴ、出力スイッチＢＣＴがオフ（非導通状態）、初期化スイッチＩＳＴ２、初期化スイッチＩＳＴがオン（導通状態）となり、閾値のオフセットキャンセル動作が開始される。
【0131】
オフセットキャンセル期間において、駆動トランジスタＤＲＴのゲート電位は、初期化電源配線から出力される初期化電圧信号ＶＩＮＩが初期化スイッチＩＳＴ、初期化スイッチＩＳＴ２を通して印加され、ＶＩＮＩに固定される。
【0132】
また、電圧電源線ＰＶＤＤから駆動トランジスタＤＲＴに電流が流れ込む。駆動トランジスタＤＲＴのソース電位は、駆動トランジスタＤＲＴのドレイン−ソースを通って流れ込む電流分を徐々に減少させながら、駆動トランジスタのＴＦＴ特性ばらつきを吸収・補償しつつ、高電位側にシフトしていく。本実施形態では、オフセットキャンセル期間は例えば１０μｓｅｃ程度の時間に設定されている。キャンセル期間終了時点で、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈとなる。なお、Ｖｔｈは駆動トランジスタＤＲＴの閾値電圧である。これにより、駆動トランジスタＤＲＴのゲート、ソース間電圧は、キャンセル点に到達し、このキャンセル点に相当する電位差が保持容量Ｃｓに蓄えられる。
【0133】
続いて、書き込み期間では、制御信号ＩＧが初期化スイッチＩＳＴをオフ電位（ローレベル）、制御信号ＩＧ２が初期化スイッチＩＳＴ２をオフ電位（ローレベル）、制御信号ＳＧが画素スイッチをオン電位（ハイレベル）とする。これによりリセットスイッチＲＳＴ、出力スイッチＢＣＴ、初期化スイッチＩＳＴ、初期化スイッチＩＳＴ２がオフ（非導通状態）、画素スイッチＳＳＴがオン（導通状態）となり、書き込み動作が開始される。
【0134】
書き込み期間において、映像信号配線Ｘ（１〜ｎ）から画素スイッチＳＳＴを通って駆動トランジスタＤＲＴのゲートに階調映像電圧信号Ｖｓｉｇが書き込まれる。駆動トランジスタＤＲＴのゲート電位は、Ｖｓｉｇ（Ｒ、Ｇ、Ｂ）、駆動トランジスタＤＲＴのソース電位は、ＶＩＮＩ−Ｖｔｈ＋Ｃｓ（Ｖｓｉｇ−ＶＩＮＩ）／（Ｃｓ＋Ｃｋ）となる。
【0135】
これと同時に又はこれに続いて、制御信号ＳＧがローレベル、制御信号ＢＧがハイレベルとなり、発光動作が開始される。発光期間では、電圧電源線ＰＶＤＤから出力スイッチＢＣＴおよびリセット電源配線Ｖｒｓｔを通して、Ｒ、Ｇ、Ｂの各表示画素ＰＸの駆動トランジスタＤＲＴに駆動電流が流れる。
【0136】
駆動トランジスタＤＲＴは、保持容量Ｃｓに書込まれたゲート制御電圧に対応した電流量の駆動電流Ｉｅを出力する。この駆動電流Ｉｅが有機ＥＬ素子１６に供給される。これにより、有機ＥＬ素子１６が駆動電流Ｉｅに応じた輝度で発光し、発光動作を行う。有機ＥＬ素子１６は、１フレーム期間後に、再び制御信号ＢＧがオフ電位となるまで発光状態を維持する。上述したリセット動作、オフセットキャンセル動作、書き込み動作、発光動作を順次、各表示画素で繰り返し行うことにより、所望の画像を表示する。
【0137】
上記のように構成された有機ＥＬ表示装置によれば、発光期間において、有機ＥＬ素子１６に流れる電流Ｉｅは、駆動トランジスタＤＲＴの飽和領域の電流値として、 Ｉｅ＝β×｛（Ｖｓｉｇ−ＶＩＮＩ）×（Ｃｋ）／（Ｃｓ＋Ｃｋ）｝２
β＝μ・ＣｅｌｘＷ／２Ｌ、（Ｗ：チャネル幅、Ｌ：チャネル長）
となり、駆動トランジスタＤＲＴの閾値Ｖｔｈに依存しない値となる。そのため、駆動トランジスタの閾値のばらつきによる影響を排除することができる。ａ−Ｓｉ、ＩＧＺＯといった移動度の小さいＴＦＴを使用した場合でも、駆動ドランジスタの閾値シフトを補正することができ、小型で高精細なアクティブマトリクス型の表示装置およびその駆動方法を提供することができる。また、また、保持容量Ｃｓ，Ｃｋが直接的に有機ＥＬ素子１６の寄生容量Ｃｅｌに接続されていない為、駆動トランジスタＤＲＴから出力される電流値Ｉｅは、寄生容量Ｃｅｌの受けることなく、保持容量Ｃｓ、Ｃｋの分圧比に依存する。そのため、寄生容量Ｃｅｌのバラツキによる駆動電流の変動を抑制することができる。
【0138】
以上のように、上述した種々の実施形態によれば、ＴＦＴの信頼性シフトを抑制し、高精細で表示品位の向上したアクティブマトリクス型の表示装置およびその駆動方法が得られる。
【0139】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0140】
例えば、上述した第５および第６の実施形態において、画素回路の動作におけるプリオフセットキャンセル動作は省略してもよい。前述した実施形態において、複数のリセット電源配線および複数の初期化電源配線は、画素部の行毎に限らず、列毎に設けられていてもよい。トランジスタおよびスイッチの形状、寸法は、前述した実施形態に限定されることなく、必要に応じて変更可能である。出力スイッチは、１ドットに１つ設ける構成としたが、これに限らず、必要に応じて、複数ドットに１つ設ける構成とすることが可能である。表示画素を構成する自己発光素子は、有機ＥＬ素子に限定されず自己発光可能な様々な表示素子を適用可能である。 以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
（１）発光素子と、前記発光素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号配線と、前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、高電位電圧電源線および低電位電圧電源線と、前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、第１端子が前記リセット電源配線に接続され、第２端子が前記高電位電圧電源に接続され、制御端子が第１走査線に接続された第１出力スイッチと、第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記リセット電源配線に接続された駆動トランジスタと、第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第２走査線に接続された第２出力スイッチと、前記駆動トランジスタの制御端子と前記第２出力スイッチの第１端子との間に接続された保持容量と、第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第３走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持する画素スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチを有する表示装置。
（２）発光素子と、前記発光素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配設された複数の画素部と、前記画素部の配列する行に沿って配置された複数の走査線と、前記画素部の配列する列に沿って配置された複数の映像信号配線と、前記画素部の配列する行または列に沿って配置された複数のリセット電源配線と、高電位電圧電源線および低電位電圧電源線と、前記複数の走査線に順次制御信号を供給して画素部を行単位で線順次走査する走査線駆動回路と、前記映像信号配線に前記線順次走査に合せて映像電圧信号を供給する信号線駆動回路と、を具備し、
前記画素回路は、第１端子が前記リセット電源配線に接続され、第２端子が前記高電位電圧電源に接続され、制御端子が第１走査線に接続された第１出力スイッチと、第１端子が前記発光素子の陽極に間接的に接続され、第２端子が前記リセット電源配線に接続された駆動トランジスタと、第１端子が前記発光素子の陽極に接続され、第２端子が前記駆動トランジスタの第1端子に接続され、制御端子が第２走査線に接続された第２出力スイッチと、前記駆動トランジスタの制御端子と第１端子との間に接続された保持容量と、第１端子が前記映像信号配線に接続され、第２端子が前記駆動トランジスタの制御端子に接続され、制御端子が前記第３走査線に接続され、前記映像信号配線から映像電圧信号を取り込み前記保持容量に保持する画素スイッチと、を備え、
前記走査線駆動回路は、前記リセット電源配線毎に設けられ、第１端子がリセット電源に接続され、第２端子が前記リセット電源配線に接続され、制御端子が第４走査線に接続された複数のリセットスイッチを有する表示装置。
【符号の説明】
【0141】
ＰＸ…表示画素、Ｓｇａ…第１走査線、Ｓｇｂ…第２走査線、Ｓｇｃ…第３走査線、Ｓｇｄ…第４走査線、Ｓｇｅ…第５走査線、Ｓｇｆ…第６走査線、
Ｖｉｎｉ…初期化用電源配線、Ｖｒｓｔ…リセット電源配線、ＰＶＤＤ…電圧電源線、
ＰＶＳＳ…基準電圧電源線、１５…信号線駆動回路、ＤＲＴ…駆動トランジスタ、
Ｃｓ…保持容量、ＢＣＴ…出力スイッチ、ＰＣＴ…出力スイッチ、
ＲＳＴ…リセットスイッチ、ＩＳＴ…初期化スイッチ、ＳＳＴ…画素スイッチ、
ＶＲＳＴ…リセット電位、Ｃｅｌ…寄生容量、１４ａ、１４ｂ…走査線駆動回路、
１２…コントローラ、１６…有機ＥＬ素子（発光素子）