特許 5722293 薄膜トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5722293

(24)【登録日】2015年4月3日

(45)【発行日】2015年5月20日

(54)【発明の名称】薄膜トランジスタ

(51)【国際特許分類】

   H01L 29/786 20060101AFI20150430BHJP

   H01L 21/336 20060101ALI20150430BHJP

【ＦＩ】

   H01L29/78 618B

   H01L29/78 618A

   H01L29/78 618C

   H01L29/78 619A

【請求項の数】3

【全頁数】15

(21)【出願番号】特願2012-231805(P2012-231805)

(22)【出願日】2012年10月19日

(65)【公開番号】特開2014-86445(P2014-86445A)

(43)【公開日】2014年5月12日

【審査請求日】2014年9月1日

(73)【特許権者】

【識別番号】000001199

【氏名又は名称】株式会社神戸製鋼所

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】100075409

【弁理士】

【氏名又は名称】植木 久一

(74)【代理人】

【識別番号】100129757

【弁理士】

【氏名又は名称】植木 久彦

(74)【代理人】

【識別番号】100115082

【弁理士】

【氏名又は名称】菅河 忠志

(74)【代理人】

【識別番号】100125243

【弁理士】

【氏名又は名称】伊藤 浩彰

(74)【代理人】

【識別番号】100136777

【弁理士】

【氏名又は名称】植村 純子

(72)【発明者】

【氏名】田尾 博昭

(72)【発明者】

【氏名】前田 剛彰

(72)【発明者】

【氏名】三木 綾

(72)【発明者】

【氏名】釘宮 敏洋

(72)【発明者】

【氏名】安 秉 斗

(72)【発明者】

【氏名】具 素 英

(72)【発明者】

【氏名】金 建 熙

【審査官】 鈴木 聡一郎

(56)【参考文献】

【文献】 特開２０１２−０３８８９１（ＪＰ，Ａ）

【文献】 特開２００９−１４１３４２（ＪＰ，Ａ）

【文献】 特開２０１１−１４６７２４（ＪＰ，Ａ）

【文献】 特開２０１０−１８６８６０（ＪＰ，Ａ）

【文献】 特開２０１２−１８６３８３（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０２７４６７（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２０３−２１／２０５

Ｈ０１Ｌ ２１／３１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／３６３−２１／３６５

Ｈ０１Ｌ ２１／４６９

Ｈ０１Ｌ ２１／８６

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

金属元素としてＩｎ、ＺｎおよびＳｎを少なくとも含む酸化物からなる酸化物半導体層と、該酸化物半導体層と直接接触する保護膜とを有する薄膜トランジスタであって、
前記酸化物半導体層の、前記保護膜と直接接触する面に形成される、突起の最大高さが５ｎｍ未満であり、かつ前記突起中の金属元素の濃度（原子％）が、前記酸化物半導体層中の対応する金属元素の濃度（原子％）の０．５〜２倍であることを特徴とする薄膜トランジスタ。

【請求項2】

前記金属元素は、Ｉｎ、ＺｎおよびＳｎである請求項１に記載の薄膜トランジスタ。

【請求項3】

前記保護膜は、ＣＶＤ法により、ＳｉＨ₄とＮ₂Ｏのガス流量比（ＳｉＨ₄／Ｎ₂Ｏ）を０．０３以下にして、前記酸化物半導体層の直上に成膜されるシリコン酸化膜である請求項１または２に記載の薄膜トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、液晶ディスプレイや有機ＥＬディスプレイなどの表示装置に用いられる薄膜トランジスタ（ＴＦＴ）に関するものである。

【背景技術】

【0002】

アモルファス（非晶質）酸化物半導体は、汎用のアモルファスシリコン（ａ−Ｓｉ）に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。

【0003】

酸化物半導体のなかでも、インジウム、ガリウム、亜鉛、および酸素からなるアモルファス酸化物（Ｉｎ−Ｇａ−Ｚｎ−Ｏ、以下「ＩＧＺＯ」と呼ぶ場合がある。）や、インジウム、亜鉛、スズ、および酸素からなるアモルファス酸化物（Ｉｎ−Ｚｎ−Ｓｎ−Ｏ、以下「ＩＺＴＯ」と呼ぶ場合がある。）は、非常に高いキャリア移動度を有するため、好ましく用いられている。例えば非特許文献１および２には、Ｉｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９（原子比）のＩＧＺＯ薄膜を薄膜トランジスタ（ＴＦＴ）の半導体層（活性層）に用いたＴＦＴが開示されている。

【0004】

また、ＩＺＴＯ薄膜を半導体層に用いた例として、例えば特許文献１および２、並びに非特許文献３および４が挙げられる。このうち特許文献１には、Ｉｎ、Ｚｎ、Ｓｎなどの元素と、Ｍｏと、を含み、アモルファス酸化物中の全金属原子数に対するＭｏの原子組成比率が０．１〜５原子％のアモルファス酸化物（ＩＺＴＯ）が開示されており、実施例には、ＩＺＴＯにＭｏを添加した薄膜を、活性層に用いたＴＦＴが開示されている。

【0005】

上記技術は、ＴＦＴの半導体層にアモルファス酸化物半導体を用いたものであり、このアモルファス酸化物半導体を用いれば、ａ−Ｓｉよりも高移動度なＴＦＴが可能となることが示されている。これに対し特許文献３では、高温焼成により酸化物半導体を結晶化させて、より高移動度な半導体層を提供することを目的としている。詳細には特許文献３には、高温焼成の際に特性劣化の問題となる半導体層の表面粗さを、焼成温度を制御することにより解決している。より詳細には、ＩｎとＧａとＺｎからなる群のうち少なくとも１つの元素を含有する多結晶酸化物半導体からなる活性層であって、多結晶化を６６０℃以上８４０℃以下の温度域で焼成して活性層の表面粗さＲａ値を１．５ｎｍ以下とすることが示されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００９−１６４３９３号公報

【特許文献2】特開２００８−２４３９２８号公報

【特許文献3】特開２０１０−１７７４３１号公報

【非特許文献】

【0007】

【非特許文献1】固体物理、ＶＯＬ４４、Ｐ６２１（２００９）

【非特許文献2】Ｎａｔｕｒｅ、ＶＯＬ４３２、Ｐ４８８（２００４）

【非特許文献3】Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒｓ、Ｖｏｌ．９５、０７２１０４（２００９）

【非特許文献4】Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ Ｔｈｅ １７ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｄｉｓｐｌａｙ Ｗｏｒｋｓｈｏｐｓ（ＩＤＷ’１０）、ＡＭＤ５／ＯＬＥＤ６−２、ｐ６３１（２０１０）

【発明の概要】

【発明が解決しようとする課題】

【0008】

ＴＦＴ素子は、一般に、環境中の水分吸着などから保護するため、酸化物半導体層に直接接触するように保護膜（本発明では、この保護膜と、ソース・ドレイン電極形成後に成膜される保護膜とを区別するため、ソース・ドレイン電極形成後に成膜される保護膜を「表面保護膜」という。以下同じ）が形成された構造を有する。この保護膜の成膜時に、酸化物半導体層の表面（即ち、酸化物半導体層と保護膜の界面）で反応（界面反応）が生じて突起が形成される。従って、上記特許文献３のように高温焼成後の半導体層の表面粗さを小さくしたとしても、更に後の上記保護膜の形成工程で、上記反応が生じて酸化物半導体層表面に突起が生じ、その結果、キャリアトラップが形成されてＴＦＴ特性が低下する等の問題がある。

【0009】

本発明は上記の様な事情に着目してなされたものであって、その目的は、酸化物半導体層と保護膜の界面に形成される突起の形態が適切に制御されて、安定した特性を発揮するＴＦＴを実現することにある。

【課題を解決するための手段】

【0010】

上記課題を解決し得た本発明の薄膜トランジスタは、金属元素としてＩｎ、ＺｎおよびＳｎを少なくとも含む酸化物からなる酸化物半導体層と、該酸化物半導体層と直接接触する保護膜とを有する薄膜トランジスタであって、前記酸化物半導体層の、前記保護膜と直接接触する面に形成される、突起の最大高さが５ｎｍ未満であるところに特徴を有する。

【0011】

前記突起中の金属元素（例えばＩｎ、ＺｎおよびＳｎ）の濃度（原子％）は、前記酸化物半導体層中の対応する金属元素の濃度（原子％）の０．５〜２倍であることが好ましい。

【0012】

前記保護膜は、ＣＶＤ法により、ＳｉＨ₄とＮ₂Ｏのガス流量比（ＳｉＨ₄／Ｎ₂Ｏ）を０．０４以下にして、前記酸化物半導体層の直上に成膜されるシリコン酸化膜であることが好ましい。

【発明の効果】

【0013】

本発明によれば、ＴＦＴにおける酸化物半導体層と保護膜の界面に形成される突起の形態を適切に制御しているため、ＴＦＴ特性に優れた薄膜トランジスタを提供することができる。

【0014】

尚、本発明において、上記「ＴＦＴ特性に優れた」とは、特に、ストレス耐性に優れていること、具体的には、ストレス印加前後でのしきい値電圧変化量（ΔＶ_th）が１５Ｖ未満であることをいう。

【図面の簡単な説明】

【0015】

【図1】図１は、本発明の薄膜トランジスタを説明するための概略断面図である。

【図2】図２は、実施例における表３のＮｏ．３のＴＥＭ観察写真である。

【図3】図３は、実施例における表３のＮｏ．４のＴＥＭ観察写真である。

【発明を実施するための形態】

【0016】

本発明者らは、前記課題を解決するため鋭意研究を重ねた。まず、Ｉｎ、ＺｎおよびＳｎの３元素を少なくとも含む酸化物からなる酸化物半導体層と、該酸化物半導体層と直接接触している保護膜（該保護膜には、絶縁膜として機能する膜も含まれる。以下同じ）とを有するＴＦＴにおいて、上記酸化物半導体層と保護膜の界面状態が、ソース電極からドレイン電極への電子の流れに影響しているようであることに着目し、上記界面状態と上記電子の流れの関係について検討した。

【0017】

上述の通り、酸化物半導体層の直上に保護膜を形成時、保護膜と直接接触する酸化物半導体層の表面には突起が少なからず生じる。本発明者らは、この突起が、上記ソース電極からドレイン電極への電子の流れに影響しているのではないかと考えた。具体的には、この突起が形成されることによって、キャリアトラップとなる準位が形成され、その結果、ストレス耐性が低下するのではないかと考えた。そこで本発明者らは、突起の形態がストレス耐性に及ぼす影響を調べた。

【0018】

その結果、ストレス耐性を高めるには、まず突起の最大高さを制御する必要があり、好ましくは更に突起の成分組成を制御するのがよいこと、またそのためには、保護膜の成膜条件を制御するのが好ましいことを見出し、本発明を完成した。

【0019】

以下、本発明について順次説明する。まず、突起の最大高さについて説明する。本発明において所望のストレス耐性を得るには、後述する実施例に記載の方法で測定される突起の最大高さを５ｎｍ未満とするのがよいことを見出した。突起の最大高さが大きいと、キャリアトラップとなる準位が形成されやすく、その結果、ストレス耐性が劣化しやすいと考えられる。上記突起の最大高さは、好ましくは４ｎｍ以下、より好ましくは３ｎｍ以下である。

【0020】

また前記突起は、酸化物半導体層の表面に形成されるものであるが、その組成は、酸化物半導体層の成分組成と異なりやすい。この様に突起と酸化物半導体層で成分組成が異なる理由は、上記反応（界面反応）が、酸化物半導体層と保護膜に含まれる元素の酸化力や原子拡散のバランスにより生じることにある。

【0021】

前記突起の成分組成が、酸化物半導体層の成分組成と大きく異なる場合も、キャリアトラップ準位が形成されやすく、その結果、ストレス耐性の劣化を招くと考えられる。よって、前記突起の成分組成は、酸化物半導体層の成分組成に極力近いことが好ましい。本発明者らが検討したところ、前記突起中の金属元素の濃度（原子％）の、前記酸化物半導体層中の対応する金属元素の濃度（原子％）に対する比率、即ち、[突起中の金属元素の濃度（原子％）]／[酸化物半導体層中の金属元素の濃度（原子％）]で表される濃度比率Ｘが、突起と酸化物半導体層に含まれる全ての金属元素で、０．５以上（より好ましくは０．６以上、更に好ましくは０．８以上）であることが好ましく、２以下（より好ましくは１．８以下、更に好ましくは１．５以下）であることが好ましいことがわかった。

【0022】

例えば、含まれる金属元素がＩｎ、ＺｎおよびＳｎである酸化物半導体層の場合、後述する実施例に記載の方法で求められる、
濃度比率Ｘ_In＝[突起中のＩｎの濃度（原子％）]／[酸化物半導体層中のＩｎの濃度（原子％）]、
濃度比率Ｘ_Zn＝[突起中のＺｎの濃度（原子％）]／[酸化物半導体層中のＺｎの濃度（原子％）]、および
濃度比率Ｘ_Sn＝[突起中のＳｎの濃度（原子％）]／[酸化物半導体層中のＳｎの濃度（原子％）]の全てが、０．５以上２以下であることが好ましい。

【0023】

また、金属元素としてＩｎ、ＺｎおよびＳｎ以外の元素（追加元素、例えばＧａ）を更に含む場合、[突起の追加元素の濃度（原子％）]／[酸化物半導体層の追加元素の濃度（原子％）]で表される濃度比率も、上記範囲内（０．５以上２以下）であることが好ましい。

【0024】

保護膜（膜厚は、おおよそ２０〜２００ｎｍ）として、シリコン酸化膜（ＳｉＯ₂膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはそれらの積層膜等を形成する場合がある。このうち、保護膜としてシリコン酸化膜（ＳｉＯ₂膜）を形成する場合、前記突起の最大高さを所定以下とする（前記突起を所望の形態とする）には、下記の方法で形成することが推奨される。即ち、ＳｉＯ₂膜は一般にＣＶＤ法により形成される。詳細には例えば、反応ガスとしてＳｉＨ₄およびＮ₂Ｏを成膜チャンバー内に流入し、プラズマを用いて励起・反応させてＳｉＯ₂膜を、酸化物半導体層の直上（酸化物半導体層の基板側とは反対側の面）に形成することが挙げられる。この成膜時に用いるＳｉＨ₄とＮ₂Ｏのガス流量比を変化させることによって、ＳｉとＯの反応量が変化し、またＨの混入やＯの欠損が生じるため、膜質の異なるＳｉＯ₂膜が形成される。

【0025】

本発明者らは、保護膜として上記の方法でＳｉＯ₂膜を形成する場合、前記突起を所望の形態とするには、この保護膜の成膜条件を制御するのがよいことに着目し、更に検討した。その結果、まず上記突起の最大高さを抑えるには、Ｎ₂Ｏに対してＳｉＨ₄を少なくすればよい、つまり、ＳｉＨ₄／Ｎ₂Ｏで表される流量比を一定以下とすればよいことを見出した。該流量比が高い場合、反応可能なＳｉに対してＯが少なくなるため、ＳｉＯ₂中に未結合手が残存して下部酸化物（酸化物半導体層を構成する酸化物等）との反応が発生し、突起（界面凹凸）が生じやすくなると考えられる。詳細には、本発明者らは、前記突起の最大高さを５ｎｍ未満に抑えるには、ＳｉＨ₄／Ｎ₂Ｏ流量比を０．０４以下とすればよいことを見出した。ＳｉＨ₄／Ｎ₂Ｏ流量比は、好ましくは０．０３以下、より好ましくは０．０２以下である。一方、突起の最大高さを抑える観点からは、ＳｉＨ₄／Ｎ₂Ｏ流量比は小さい方がよいが、ＳｉＨ₄／Ｎ₂Ｏ流量比が小さすぎると、ＳｉＯ₂が形成され難くなるため、ＳｉＯ₂膜の成膜速度が遅くなる。よって生産性の観点からは、ＳｉＨ₄／Ｎ₂Ｏ流量比を０．００１以上とすることが好ましい。

【0026】

尚、上記ＳｉＯ₂膜の代わりに、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、または、前記ＳｉＯ₂膜、ＳｉＮ膜およびＳｉＯＮ膜のうちの２以上を積層する場合も、上記ＳｉＯ₂膜の形成時と同様の突起が生じうる。保護膜としてＳｉＮ膜を形成する場合、突起の最大高さを抑制するには、例えば成膜時に用いるＳｉＨ₄と、Ｎ₂＋ＮＨ₃との流量比を変化させることが挙げられる。

【0027】

また保護膜の成膜温度は、おおよそ１５０〜２５０℃の範囲とすることが挙げられる。

【0028】

尚、前記突起の成分組成も、前記突起の形態と同様に、ＳｉＨ₄／Ｎ₂Ｏ流量比の影響を受けると考えられる。上述の通り突起と酸化物半導体層の各金属元素の比率を所定の範囲内とするのも、ＳｉＨ₄／Ｎ₂Ｏ流量比を０．０４以下とするのが好ましいと思われる。

【0029】

保護膜のその他の成膜条件については、特に限定されず、一般的に行われている条件を採用することができる。例えば、ガス圧：５０〜３００Ｐａ、成膜パワー：１００〜３００Ｗとすることが挙げられる。

【0030】

酸化物半導体層は、金属元素としてＩｎ、ＺｎおよびＳｎの３元素を少なくとも含む酸化物であればよい。更に金属元素としてＧａを含んでいてもよい。各金属元素（Ｉｎ、Ｚｎ、Ｓｎ、必要に応じて更にＧａ）間の比率は、これら金属を含む酸化物がアモルファス相を有し、且つ、半導体特性を示す範囲であれば特に限定されない。

【0031】

例えばＺｎについて、全金属（Ｉｎ、ＺｎおよびＳｎ、必要に応じて更に含まれるＧａ）に占めるＺｎの比率を、３０原子％以上で８５原子％以下とすることが挙げられる。

【0032】

Ｚｎ以外の上記金属（Ｉｎ、Ｓｎ、必要に応じて更に含まれるＧａ）は、Ｚｎが上記範囲内に制御され、且つ、各金属元素の比率（原子比）が後記範囲を満足するように適宜制御すれば良い。具体的には、全金属（Ｉｎ、ＺｎおよびＳｎ、必要に応じて更に含まれるＧａ）に占めるＩｎの好ましい比率は、おおむね５原子％以上７０原子％以下であり、更に好ましくは３０原子％以下である。また、全金属（Ｉｎ、ＺｎおよびＳｎ、必要に応じて更に含まれるＧａ）に占めるＳｎの好ましい比率は５０原子％以下である。更に、Ｇａを含有させる場合、全金属（Ｉｎ、Ｚｎ、ＳｎおよびＧａ）に占めるＧａの好ましい比率は１０〜４０原子％である。

【0033】

上記金属（Ｉｎ、ＺｎおよびＳｎ）を含む酸化物半導体として、例えば原子比がＩｎ：Ｚｎ：Ｓｎ＝１：２：１であるＩｎ−Ｚｎ−Ｓｎ−Ｏが挙げられる。

【0034】

前記酸化物半導体層の膜厚は、おおよそ３０ｎｍ以上（好ましくは３５ｎｍ以上）、２００ｎｍ以下（好ましくは１５０ｎｍ以下、より好ましくは８０ｎｍ以下）であることが挙げられる。

【0035】

前記酸化物半導体層の成膜方法は特に問わず、例えばスパッタリング法にてスパッタリングターゲットを用いて成膜することが挙げられる。スパッタリング法によれば、成分や膜厚の膜面内均一性に優れた薄膜を容易に形成することができる。

【0036】

また本発明のＴＦＴは、前記酸化物半導体層と、該酸化物半導体層と直接接触する保護膜とを有し、かつ前記酸化物半導体層と前記保護膜の界面に形成される突起を上記の通り制御した点に特徴を有する。よって、ＴＦＴにおけるその他の構成（基板、ゲート電極、ゲート絶縁膜、ソース・ドレイン電極、ソース・ドレイン電極上に形成される表面保護膜、透明導電膜など）については特に問わず、通常用いられる構成であればよい。

【0037】

以下、図１を参照しながら、上記ＴＦＴの製造方法の実施形態を説明する。図１および以下の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図１には、ボトムゲート型構造のＴＦＴを示しているが、本発明の実施形態はこれに限定されない。本発明は、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のＴＦＴにも適用できる。詳細には、該トップゲート型のＴＦＴにおける、上記酸化物半導体層とこれに直接接触する保護膜［シリコン酸化膜（ＳｉＯ₂膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはこれらの積層膜］との界面に形成されうる突起を、本発明の通り制御することが挙げられる。

【0038】

図１に示すように、基板１上にゲート電極２およびゲート絶縁膜３が形成され、その上に酸化物半導体層４が形成されている。酸化物半導体層４上には保護膜［絶縁膜でもある。例えばシリコン酸化膜（ＳｉＯ₂膜）等］５が形成され、その上にソース・ドレイン電極６が形成され、更にその上に表面保護膜７が形成され、最表面には透明導電膜８が形成され、該透明導電膜８は、ソース・ドレイン電極６に電気的に接続されている。

【0039】

基板１上にゲート電極２およびゲート絶縁膜３を形成する方法は特に限定されず、通常用いられる方法を採用することができる。また、ゲート電極２およびゲート絶縁膜３の種類も特に限定されず、汎用されているものを用いることができる。例えばゲート電極２として、ＡｌやＣｕの金属薄膜、これらの合金薄膜、または後述する実施例で用いているＭｏ薄膜等が挙げられる。また、ゲート絶縁膜３としては、シリコン酸化膜（ＳｉＯ₂膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）などが代表的に例示される。

【0040】

次いで酸化物半導体層４を形成する。酸化物半導体層４は、上述の通りスパッタリング法により成膜することが挙げられる。好ましくは酸化物半導体層４と同組成のスパッタリングターゲットを用いて、ＤＣスパッタリング法またはＲＦスパッタリング法により成膜することが挙げられる。あるいは、コスパッタ法により成膜しても良い。

【0041】

酸化物半導体層４に対し、フォトリソグラフィ及びウェットエッチングによりパターニングを行う。パターニングの直後に、酸化物半導体層４の膜質改善のために、例えば、加熱温度：２５０〜３５０℃（好ましくは３００〜３５０℃）、加熱時間：１５〜１２０分（好ましくは６０〜１２０分）の条件で熱処理（プレアニール）を行ってもよい。これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上する。

【0042】

前記プレアニールの後、酸化物半導体層４の表面を保護するため、保護膜５として例えばシリコン酸化膜（ＳｉＯ₂膜）を、上述の方法で形成することが挙げられる。

【0043】

次いで、酸化物半導体層４と、次に形成するソース・ドレイン電極６とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行う。

【0044】

それからソース・ドレイン電極６を形成する。ソース・ドレイン電極６の種類は特に限定されず、汎用されているものを用いることができる。例えば前記ゲート電極２と同様に、ＡｌやＣｕなどの金属または合金を用いても良いし、後記する実施例のようにＭｏ薄膜を用いても良い。

【0045】

ソース・ドレイン電極６の形成方法として、例えばマグネトロンスパッタリング法により金属薄膜を成膜した後、リフトオフ法で形成することが挙げられる。

【0046】

次に、ソース・ドレイン電極６の上に表面保護膜（絶縁膜）７を形成する。該表面保護膜７は、例えばＣＶＤ法で成膜することが挙げられる。前記表面保護膜７としては、シリコン酸化膜（ＳｉＯ₂膜）、シリコン窒化膜（ＳｉＮ膜）、シリコン酸窒化膜（ＳｉＯＮ膜）、またはこれらの積層膜が挙げられる。

【0047】

次に、フォトリソグラフィ、およびドライエッチングにより、前記表面保護膜７にコンタクトホールを形成した後、透明導電膜８を形成する。該透明導電膜８の種類は特に限定されず、通常用いられるものを使用することができる。

【実施例】

【0048】

以下、実施例を挙げて本発明をより具体的に説明するが、本発明はもとより下記実施例によって制限を受けるものではなく、前・後記の趣旨に適合し得る範囲で適当に変更を加えて実施することも勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。

【0049】

まず、ガラス基板（コーニング社製イーグルＸＧ、直径１００ｍｍ×厚さ０．７ｍｍ）上に、ゲート電極用薄膜としてＭｏ薄膜（膜厚１００ｎｍ）を成膜し、公知の方法でパターニングしてゲート電極を得た。前記Ｍｏ薄膜は、純Ｍｏスパッタリングターゲットを使用し、ＤＣスパッタリング法により、成膜温度：室温、成膜パワー：３００Ｗ、キャリアガス：Ａｒ、ガス圧：２ｍＴｏｒｒの条件で成膜した。

【0050】

次に、ゲート絶縁膜としてＳｉＯ₂膜（２００ｎｍ）を成膜した。該ゲート絶縁膜の成膜は、プラズマＣＶＤ法を用い、キャリアガス：ＳｉＨ₄とＮ₂Ｏの混合ガス、成膜パワー：１００Ｗ、成膜温度：３００℃の条件で成膜した。

【0051】

次いで、酸化物半導体層（膜厚：４０ｎｍ）としてＩＺＴＯ薄膜（組成は、Ｉｎ：Ｚｎ：Ｓｎ＝２０：５３：２７）を、下記の成膜条件で、ＩＺＴＯスパッタリングターゲットを用いてスパッタリング法により成膜した。
（ＩＺＴＯ薄膜の成膜条件）
スパッタリング装置：（株）アルバック製「ＣＳ−２００」
基板温度：室温
ガス圧：１ｍＴｏｒｒ
酸素分圧：[Ｏ₂／（Ａｒ＋Ｏ₂）]×１００＝４％

【0052】

上記のようにして酸化物半導体層を成膜した後、フォトリソグラフィおよびウェットエッチングによりパターニングを行った。ウェットエッチャント液としては、関東科学製「ＩＴＯ−０７Ｎ」（シュウ酸と水の混合液）を使用し、液温を４０℃とした。

【0053】

上記のようにして酸化物半導体層をパターニングした後、酸化物半導体層の膜質を向上させるため、プレアニール処理を行った。プレアニール処理は、水蒸気中、大気圧下にて、３５０℃で１時間行った。

【0054】

次に、上記ＩＺＴＯ薄膜（酸化物半導体層）の表面を保護するため、保護膜としてＳｉＯ₂膜（膜厚１００ｎｍ）を形成した。このＳｉＯ₂膜の形成には、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、Ｎ₂ＯおよびＳｉＨ₄の混合ガスを用い、下記および表３に示す条件で成膜した。
（保護膜の成膜条件）
成膜温度：１５０℃、２００℃
ガス圧：１３３Ｐａ
成膜パワー：１００Ｗ
ＳｉＨ₄／Ｎ₂Ｏ流量比：０．００３、０．０４、０．０６

【0055】

前記保護膜に対し、酸化物半導体層とソース・ドレイン電極とのコンタクトを取るため、フォトリソグラフィおよびドライエッチングを施してパターニングを行った。

【0056】

次に、リフトオフ法によりソース・ドレイン電極を形成した。具体的にはフォトレジストを用いてパターニングを行った後、Ｍｏ薄膜をＤＣスパッタリング法により成膜（膜厚は１００ｎｍ）した。ソース・ドレイン電極用Ｍｏ薄膜の成膜方法は、前述したゲート電極の場合と同じである。次いで、アセトン液中で超音波洗浄器にかけて不要なフォトレジストを除去し、ＴＦＴのチャネル長を１０μｍ、チャネル幅を２００μｍとした。

【0057】

前記ソース・ドレイン電極を形成した後、表面保護膜を形成した。該表面保護膜として、ＳｉＯ₂膜（膜厚１００ｎｍ）とＳｉＮ膜（膜厚１５０ｎｍ）の積層膜（合計膜厚２５０ｎｍ）を形成した。前記ＳｉＯ₂膜およびＳｉＮ膜の形成は、サムコ製「ＰＤ−２２０ＮＬ」を用い、プラズマＣＶＤ法を用いて行った。本実施例では、ＳｉＯ₂膜、ＳｉＮ膜の順に形成した。前記ＳｉＯ₂膜の形成にはＮ₂ＯおよびＳｉＨ₄の混合ガスを用い、前記ＳｉＮ膜の形成にはＳｉＨ₄、Ｎ₂、ＮＨ₃の混合ガスを用いた。いずれの場合も成膜パワーを１００Ｗ、成膜温度を１５０℃とした。

【0058】

次に、フォトリソグラフィおよびドライエッチングにより、表面保護膜にトランジスタ特性評価用プロービングのためのコンタクトホールを形成した。

【0059】

このようにして得られた各ＴＦＴ素子を用い、以下の通り、突起の評価およびトランジスタ（ＴＦＴ）特性の評価を行った。
（１）突起の評価
（１−１）突起の最大高さ
ＴＦＴ素子の酸化物半導体層とこの酸化物半導体層に直接接触する保護膜との界面を含む、膜厚方向の断面を観察できるように、ＴＦＴ素子に加工を施した。該加工は、ＦＩＢ（Ｆｏｃｕｓｅｄ Ｉｏｎ Ｂｅａｍ，集束イオンビーム）、詳細にはＧａイオンビームを用いて行った。

【0060】

そして、前記加工領域が界面方向長さで１〜２μｍ程度の観察用試料を、ＴＥＭにて、まず低倍率（１５０，０００倍）でおおまかに観察し、界面が粗く見える部分を、更に高倍率（１，５００，０００倍）で観察して突起の有無や突起のサイズを確認した。詳細には、観察像（ＴＥＭ像）において、酸化物半導体層の接する下地（ゲート絶縁膜等）のうねりを反映せずに、凸部が形成されている部分を「突起」と判定し、この凸部の最大点と、視野内の前記酸化物半導体層と前記保護膜の界面（ライン）の最低点との差を「突起の最大高さ」とした（凸部の形成されている酸化物半導体層の下地にうねりがある場合は、うねりの高低を差し引いてから最低点を求めた）。

【0061】

上記方法により、突起の最大高さを求め、下記判定基準により評価した。本実施例では○および△の場合を、酸化物半導体層と保護膜の界面状態が良好であると評価した。
（判定基準）
○・・・突起の最大高さが２ｎｍ未満
△・・・突起の最大高さが２ｎｍ以上５ｎｍ未満
×・・・突起の最大高さが５ｎｍ以上

【0062】

（１−２）突起の成分組成
前記断面における酸化物半導体層の膜厚中心部および突起の、Ｉｎ、Ｓｎ、Ｚｎの各含有量を、ＥＤＸ（エネルギー分散型Ｘ線分光法）により測定した。そして、各金属元素の濃度（全金属元素に占める割合）を、下記式（１）〜（３）を用いて算出した。
Ｉｎの濃度（原子％）＝［Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）］×１００・・・（１）
Ｓｎの濃度（原子％）＝［Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）］×１００・・・（２）
Ｚｎの濃度（原子％）＝［Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）］×１００・・・（３）
［上記式（１）〜（３）の右辺において、Ｉｎ、Ｓｎ、Ｚｎは、酸化物半導体層の膜厚中心部または突起の、Ｉｎ、Ｓｎ、Ｚｎの各含有量（原子％）を示す］

【0063】

そして、濃度比率Ｘ_In［＝（突起中のＩｎの濃度）／（酸化物半導体層中のＩｎの濃度）］、濃度比率Ｘ_Zn［＝（突起中のＺｎの濃度）／（酸化物半導体層中のＺｎの濃度）］、および濃度比率Ｘ_Sn［＝（突起中のＳｎの濃度）／（酸化物半導体層中のＳｎの濃度）］を求め、下記判定基準で突起の成分組成の評価を行った。本実施例では○の場合を合格と評価した。
（判定基準）
○・・・濃度比率Ｘ_In、濃度比率Ｘ_Zn、および濃度比率Ｘ_Snのいずれもが０．５以上２以下
×・・・濃度比率Ｘ_In、濃度比率Ｘ_Zn、濃度比率Ｘ_Snの少なくともいずれかが０．５未満または２超

【0064】

参考までに、後述する表３のＮｏ．３、Ｎｏ．４の測定結果を、それぞれ図２、図３に示す。図２は、Ｎｏ．３の金属元素の濃度の分析位置を示すＴＥＭ観察写真であり、該写真中、〇が突起、△が酸化物半導体層の膜厚中心部の分析位置を示す。各分析位置の成分組成を測定した結果を表１に示す。

【0065】

【表1】

【0066】

この表１より、濃度比率Ｘ_In、濃度比率Ｘ_Snはいずれも１．７であり、所望の比率（０．５以上２以下）の範囲内にある。しかし、濃度比率Ｘ_Znは０．２であり、所望の比率の範囲を下回っている。よって、後記の表３において「濃度比率Ｘの判定」は×である。

【0067】

また図３は、Ｎｏ．４の金属元素の濃度の分析位置を示すＴＥＭ観察写真であり、該写真中、〇が突起、△が酸化物半導体層の膜厚中心部の分析位置を示す。尚、Ｎｏ．４では、図３に示す通り目立った突起がほとんどないため、前記酸化物半導体層の、前記保護膜と直接接触する面（界面）を分析した。各分析位置の成分組成を測定した結果を表２に示す。

【0068】

【表2】

【0069】

この表２より、濃度比率Ｘ_In、濃度比率Ｘ_Znおよび濃度比率Ｘ_Snはいずれも、所望の比率（０．５以上２以下）の範囲内にある。よって、後記の表３において「濃度比率Ｘの判定」は〇である。

【0070】

表３におけるその他の例も、上記Ｎｏ．３やＮｏ．４と同様にして各濃度比率Ｘ（濃度比率Ｘ_In、濃度比率Ｘ_Zn、濃度比率Ｘ_Sn）を求め、判定を行った。その結果を表３に示す。

【0071】

（２）ＴＦＴ特性の評価
次に、以下のようにして、トランジスタ特性（ドレイン電流−ゲート電圧特性、Ｉ_ｄ−Ｖ_ｇ特性）、しきい値電圧、電界効果移動度、ストレス耐性を調べた。

【0072】

（２−１）トランジスタ特性の測定
トランジスタ特性（ＴＦＴ特性）の測定は、Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｙ社製「４１５６Ｃ」の半導体パラメータアナライザーを使用した。また測定は、試料のコンタクトホールへプローブをあてるようにして行った。詳細な測定条件は以下のとおりである。
ソース電圧：０Ｖ
ドレイン電圧：１０Ｖ
ゲート電圧：−３０〜３０Ｖ（測定間隔：０．２５Ｖ）
基板温度：室温

【0073】

（２−２）しきい値電圧（Ｖ_th）
しきい値電圧とは、おおまかにいえば、トランジスタがオフ状態（ドレイン電流の低い状態）からオン状態（ドレイン電流の高い状態）に移行する際のゲート電圧の値である。本実施例では、ドレイン電流が、オン電流とオフ電流の間の１ｎＡ付近であるときの電圧をしきい値電圧と定義し、各ＴＦＴのしきい値電圧を測定した。本実施例では、Ｖ_th（絶対値）が５Ｖ以下のものを合格とした。これらの結果を表３に示す。

【0074】

（２−３）電界効果移動度μ_FE
電界効果移動度μ_FEは、ＴＦＴ特性からＶ_d＞Ｖ_g−Ｖ_thである飽和領域にて導出した。飽和領域ではＶ_g、Ｖ_thをそれぞれゲート電圧、しきい値電圧、Ｉ_dをドレイン電流、Ｌ、ＷをそれぞれＴＦＴ素子のチャネル長、チャネル幅、Ｃ_iをゲート絶縁膜の静電容量、μ_FEを電界効果移動度とし、μ_FEを下記式（４）から導出した。本実施例では、飽和領域を満たすゲート電圧付近におけるドレイン電流−ゲート電圧特性（Ｉ_d−Ｖ_g特性）から電界効果移動度μ_FEを導出した。そして移動度が１０ｃｍ²／Ｖｓ以上の場合を合格とした。その結果を表３に示す。

【0075】

【数1】

【0076】

（２−４）ストレス耐性の評価（ストレスとして光照射＋負バイアスを印加）
本実施例では、実際のパネル駆動時の環境（ストレス）を模擬して、ゲート電極に負バイアスを印加しながら光を照射するストレス印加試験を行った。ストレス印加条件は以下のとおりである。光の波長としては、酸化物半導体のバンドギャップに近く、トランジスタ特性が変動し易い４００ｎｍ程度を選択した。
（試験条件）
ゲート電圧：−２０Ｖ
基板温度：６０℃
光ストレス条件
波長：４００ｎｍ
照度（ＴＦＴに照射される光の強度）：０．１μＷ／ｃｍ²
光源：ＯＰＴＯＳＵＰＰＬＹ社製ＬＥＤ（ＮＤフィルターによって光量を調整）
ストレス印加時間：２時間

【0077】

ストレス印加前後のしきい値電圧（Ｖ_th）を上記の方法で測定し、その差（ΔＶ_th）を測定した。このようにして算出されたΔＶ_thについて、下記判定基準で評価した。そして本実施例では○の場合をストレス耐性に優れると評価した。その結果を表３に示す。
（判定基準）
○・・・ΔＶ_th（絶対値）が１５Ｖ未満
×・・・ΔＶ_th（絶対値）が１５Ｖ以上

【0078】

【表3】

【0079】

表３より次の様に考察できる。Ｎｏ．１、２および４と、Ｎｏ．３との対比から、ストレスを与えない状態では特性（Ｖ_th、移動度）に違いはみられなかったが、ストレスを印加すると、突起の最大高さ等を制御したＮｏ．１、２および４の方が、Ｎｏ．３よりもΔＶ_thが小さく、ストレス耐性に優れていることがわかる。

【符号の説明】

【0080】

１ 基板
２ ゲート電極
３ ゲート絶縁膜
４ 酸化物半導体層
５ 保護膜（ＳｉＯ₂膜）
６ ソース・ドレイン電極
７ 表面保護膜（絶縁膜）
８ 透明導電膜

【図1】

【図2】

【図3】