特許 5724206 マスタスライス方式メモリセル

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5724206

(24)【登録日】2015年4月10日

(45)【発行日】2015年5月27日

(54)【発明の名称】マスタスライス方式メモリセル

(51)【国際特許分類】

   H01L 21/8244 20060101AFI20150507BHJP

   H01L 27/11 20060101ALI20150507BHJP

【ＦＩ】

   H01L27/10 381

【請求項の数】4

【全頁数】17

(21)【出願番号】特願2010-94714(P2010-94714)

(22)【出願日】2010年4月16日

(65)【公開番号】特開2011-228378(P2011-228378A)

(43)【公開日】2011年11月10日

【審査請求日】2012年12月28日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】110000992

【氏名又は名称】特許業務法人ネクスト

(72)【発明者】

【氏名】佐藤 雅之

(72)【発明者】

【氏名】竹山 賢

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２０１０−０７４０２３（ＪＰ，Ａ）

【文献】 特開２００３−２９７９５３（ＪＰ，Ａ）

【文献】 特開２００５−００５５２３（ＪＰ，Ａ）

【文献】 特開２００４−３０３３４０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／３４−１１／３８、

１１／４１−１１／４１９、

１４／００、

Ｈ０１Ｌ ２１／８２、

２７／１０−２７／１１８、２７／２８、

５１／０５

(57)【特許請求の範囲】

【請求項1】

列方向に伸長され、第１または第２のＮ型トランジスタのソースまたはドレインを形成するＮ型導電型の第１拡散層と、
前記第１拡散層に隣接して並置され、第１または第２のＰ型トランジスタのソースまたはドレインを形成するＰ型導電型の第２拡散層と、
前記第２拡散層に隣接して並置され、第３または第４のＮ型トランジスタのソースまたはドレインを形成する前記Ｎ型導電型の第３拡散層と、
行方向に伸長され、前記第１拡散層および前記第２拡散層の上層に配置され、前記第１のＮ型トランジスタおよび前記第１のＰ型トランジスタのゲート電極を形成する第１ゲート層と、
前記行方向に伸長され、前記第１拡散層の上層に配置され、前記第２のＮ型トランジスタのゲート電極を形成する第２ゲート層と、
前記第１ゲート層の延長線上で前記行方向に伸長され、前記第３拡散層の上層に配置され、前記第３のＮ型トランジスタのゲート電極を形成する第３ゲート層と、
前記第２ゲート層の延長線上で前記行方向に伸長され、前記第２拡散層および前記第３拡散層の上層に配置され、前記第４のＮ型トランジスタおよび前記第２のＰ型トランジスタのゲート電極を形成する第４ゲート層と、
前記第１ゲート層と前記第２ゲート層との間の前記第１拡散層の第１領域と、前記第１ゲート層を基準にして前記第１ゲート層と前記第４ゲート層との間の前記第２拡散層の第２領域と対向する位置にある領域とが第３メタル層で接続される第１記憶ノードと、
前記第３ゲート層と前記第４ゲート層との間の前記第３拡散層の第３領域と、 前記第４ゲート層を基準にして前記第２領域と対向する位置にある領域とが第３メタル層で接続される第２記憶ノードと、
前記第１領域と、前記第１ゲート層を基準にして前記第１領域と対向する領域と、前記第２ゲート層を基準にして前記第１領域と対向する領域と、前記第２領域と、前記第１ゲート層を基準にして前記第２領域と対向する領域と、前記第４ゲート層を基準にして前記第２領域と対向する領域と、前記第３領域と、前記第３ゲート層を基準にして前記第３領域と対向する領域と、前記第４ゲート層を基準にして前記第３領域と対向する領域と、にそれぞれ配置され、第３メタル層より上層の第１メタル層と第２メタル層および第３メタル層の何れかと接続される複数の第１コンタクト層と、
前記第１〜第４ゲート層に配置され、第１〜第３メタル層のいずれかと接続される複数の第２コンタクト層と、
前記複数の第１コンタクト層のうちの互いに隣接する第１コンタクト層の間、あるいは、前記複数の第２コンタクト層のうちの互いに隣接する第２コンタクト層の間の少なくとも何れか一つに、前記行方向に沿って第２または第３メタル層の何れかが配線可能な第１のメタル配線領域と、
第１拡散層と第２拡散層との間、および第２拡散層と第３拡散層との間に、前記列方向に沿って第３メタル層が配線可能な第２のメタル配線領域と、
を有するメモリユニットが、前記列方向に沿って鏡面対称に隣接して配置され、かつ、前記行方向に沿って隣接して並置されて、２行２列に配置され、
電源線、接地線、一対のビット線を前記列方向に配線する第１メタル層と、
前記メモリユニットが並置される行ごとに、前記行方向に第１メタル層より下層の第２メタル層により配線され、前記メモリユニットの各々に接続される第１および第２ワード線とを備え、
前記メモリユニットの前記第１〜第３拡散層は、前記第１および第２ワード線の間に配置され、
前記メモリユニットの前記複数の第１コンタクト層および前記複数の第２コンタクト層のうちのいずれかが選択されて、前記電源線、前記接地線、前記一対のビット線、前記第１ワード線、および前記第２ワード線のいずれかと接続されることを特徴とするマスタスライス方式メモリセル。

【請求項2】

前記列方向に沿って鏡面対称に隣接して配置される２行の前記メモリユニットについて、
前記第２のメタル配線領域に、一方の前記メモリユニットの前記第１記憶ノードを、他方の前記メモリユニットの前記第１記憶ノードに接続する第３メタル層と、前記一方のメモリユニットの前記第２記憶ノードを、前記他方のメモリユニットの前記第２記憶ノードに接続する第３メタル層とを備え、
前記第１または第２ワード線の同期動作により、前記２行のメモリユニットが１ポートの高駆動能力メモリセルとして構成されることを特徴とする請求項１に記載のマスタスライス方式メモリセル。

【請求項3】

前記行方向に沿って隣接して並置される２列の前記メモリユニットについて、
前記第１のメタル配線領域に、一方の前記メモリユニットに接続される前記一対のビット線のうちの一方のビット線を、他方の前記メモリユニットの前記第２ゲート層を基準にして前記他方のメモリユニットの前記第１領域と対向する領域に接続する第３メタル層と、前記一方のメモリユニットに接続される前記一対のビット線のうちの他方のビット線を、前記他方のメモリユニットの前記第３ゲート層を基準にして前記他方のメモリユニットの前記第３領域に接続する第３メタル層とを備え、
前記２列のメモリユニットが１ポートの高駆動能力メモリセルとして構成されることを特徴とする請求項１に記載のマスタスライス方式メモリセル。

【請求項4】

半導体基板上に配置されるセル領域と、
前記セル領域に行列状に配置され、各々が前記セル領域の４分の１の面積を有する第１ないし第４のメモリセル領域と、
前記第１のメモリセル領域および行方向において前記第１のメモリセル領域に隣接する前記第２のメモリセル領域上に配置され、前記行方向に延在する第１のワード線と、
前記第１のメモリセル領域および前記第２のメモリセル領域上に配置され、前記行方向に延在し、前記第１のワード線に対して列方向に離間して配置される第２のワード線と、
前記列方向において前記第１のメモリセル領域に隣接する前記第３のメモリセル領域および前記行方向において前記第３のメモリセル領域に隣接する前記第４のメモリセル領域上に配置され、前記行方向に延在する第３のワード線と、
前記第３のメモリセル領域および前記第４のメモリセル領域上に配置され、前記行方向に延在し、前記第３のワード線に対して前記列方向に離間して配置される第４のワード線と、
前記第１のワード線に接続され、前記第１のメモリセル領域内に配置される第１のメモリユニットと、
前記第２のワード線に接続され、前記第２のメモリセル領域内に配置され、前記第１のメモリユニットと同一構造を有する第２のメモリユニットと、
前記第３のワード線に接続され、前記第３のメモリセル領域内に配置され、前記第１のメモリユニットに対して前記第１のメモリセル領域と前記第３のメモリセル領域との境界で鏡面対称の構造を有する第３のメモリユニットと、
前記第４のワード線に接続され、前記第４のメモリセル領域内に配置され、前記３のメモリユニットと同一構造を有する第４のメモリユニットと、
を有し、
前記第１のメモリユニットは、
前記列方向に延在する矩形形状を有し、前記第１のメモリセル領域内に前記行方向に離間して配置される第１ないし第３の拡散領域と、
前記第１のメモリセル領域内の前記第１および第２の拡散領域上に配置され、前記行方向に延在する第１のゲート配線と、
前記第１の拡散領域上に配置され、前記行方向に延在し、前記第１のゲート配線に対して、前記列方向に離間して配置される第２のゲート配線と、
前記第１のゲート配線の延長線上に延在し、前記第１のメモリセル領域内の前記第３の拡散領域上に配置される第３のゲート配線と、
前記第２のゲート配線の延長線上に延在し、前記第１のメモリセル領域内の前記第２および第３の拡散領域上に配置される第４のゲート配線と、
前記第１のゲート配線と前記第４のゲート配線の間に設けられ、前記第１ないし第３の拡散領域上に前記行方向に設けられる第１のメタル配線用領域と、
前記第１の拡散領域と前記第２の拡散領域との間、および前記第２の拡散領域と前記第３の拡散領域との間に、前記列方向に設けられる第２のメタル配線領域と、
前記第１のゲート配線と前記第２のゲート配線との間の前記第１の拡散領域の第１領域と、前記第１のゲート配線を基準にして前記第１のゲート配線と前記第４のゲート配線との間の前記第２の拡散領域の第２領域と対向する位置にある領域とが第３メタル層で接続される第１記憶ノードと、
前記第３のゲート配線と前記第４のゲート配線との間の前記第３の拡散領域の第３領域と、前記第４のゲート配線を基準にして前記第２領域と対向する位置にある領域とが第３メタル層で接続される第２記憶ノードと、
を有し、
前記第３のメモリユニットは、
前記列方向に延在する矩形形状を有し、前記第３のメモリセル領域内に前記行方向に離間して配置される第１ないし第３の拡散領域と、
前記第３のメモリセル領域内の前記第１および第２の拡散領域上に配置され、前記行方向に延在する第１のゲート配線と、
前記第１の拡散領域上に配置され、前記行方向に延在し、前記第１のゲート配線に対して、前記列方向に離間して配置される第２のゲート配線と、
前記第１のゲート配線の延長線上に延在し、前記第３のメモリセル領域内の前記第３の拡散領域上に配置される第３のゲート配線と、
前記第２のゲート配線の延長線上に延在し、前記第３のメモリセル領域内の前記第２および第３の拡散領域上に配置される第４のゲート配線と、
前記第１のゲート配線と前記第４のゲート配線の間に設けられ、前記第１ないし第３の拡散領域上に前記行方向に設けられる第１のメタル配線用領域と、
前記第１の拡散領域と前記第２の拡散領域との間、および前記第２の拡散領域と前記第３の拡散領域との間に、前記列方向に設けられる第２のメタル配線領域と、
前記第１のゲート配線と前記第２のゲート配線との間の前記第１の拡散領域の第１領域と、前記第１のゲート配線を基準にして前記第１のゲート配線と前記第４のゲート配線との間の前記第２の拡散領域の第２領域と対向する位置にある領域とが第３メタル層で接続される第１記憶ノードと、
前記第３のゲート配線と前記第４のゲート配線との間の前記第３の拡散領域の第３領域と、前記第４のゲート配線を基準にして前記第２領域と対向する位置にある領域とが第３メタル層で接続される第２記憶ノードと、
を有し、
前記第１および第３のメモリユニットのそれぞれの前記第２のメタル配線領域に、前記第１のメモリユニットの前記第１記憶ノードを、前記第３のメモリユニットの前記第１記憶ノードに接続する第３メタル層と、前記第１のメモリユニットの前記第２記憶ノードを、前記第３のメモリユニットの前記第２記憶ノードに接続する第３メタル層とを備え、
前記第１および第３のワード線の同期動作により、前記第１および第３のメモリユニットが１ポートの高駆動能力メモリセルとして構成されることを特徴とするマスタスライス方式メモリセル。

【発明の詳細な説明】

【技術分野】

【0001】

本願に開示の技術は、マスタスライス方式のメモリセルに関するものである。

【背景技術】

【0002】

マスタスライス方式とは、半導体集積回路の形成に係る技術の１つである。予め、メタル配線以外の拡散層やポリシリコン層などの下位の層により所定のトランジスタの組合せで構成した基本セルを規則的に配置した下地（以下の説明では、バルクと称する）を準備する。回路構成に応じたメタル配線層を形成することにより、必要な回路構成を実現するものである。半導体プロセスの最終段階であるメタル配線層を形成するパターンマスクを差し替えることで種々の回路構成に対応した半導体集積回路を実現する。開発および製造期間の短縮に資する技術である。

【0003】

マスタスライス方式の半導体集積回路については、種々の課題に対する提案がなされてきている。例えば、基本セルの１つのゲートを所望の電位にクリップする方法に関して提案がなされている（特許文献１など）。また、メモリ搭載ゲートアレイＬＳＩ装置において、複数の基本セルを有するロジックブロックに加えてメモリブロックを備えてメモリ回路実現のための専用領域として利用する提案がなされている（特許文献２など）。また、ゲートアレイＬＳＩに関して、内部ゲートにおける信号状態を読出し可能としたマトリックステスト方式の試験回路を備える提案がなされている（特許文献３など）。また、マスタスライス型ＬＳＩ用のゲート速度とメモリ密度との両立を図るために基本セルのトランジスタの構成に関する提案がなされている（特許文献４、６、７など）。また、基本セルでメモリセルを構成することで基本セルの利用率の向上を図る提案がなされている（特許文献５など）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特公平８−２８４８２号公報

【特許文献2】特公平６−９５５６９号公報

【特許文献3】特開平５−６３０４６号公報

【特許文献4】特開平６−６９４７５号公報

【特許文献5】特開平６−８４３９０号公報

【特許文献6】特開平６−３１０６８８号公報

【特許文献7】特許第３２７７３３９号

【発明の概要】

【発明が解決しようとする課題】

【0005】

背景技術は、種々、マスタスライス方式に関する課題を開示するものではある。しかしながら、マスタスライス方式により、メモリセルに関して、複数種類の回路構成に対応可能な基本セルについては開示されていない。ましてや、こうした対応が可能なメモリセル専用の基本セルについては実現することはできない。

【0006】

この点、特許文献２などには、メモリブロックを備えることが開示されてはいる。しかしながら、この開示にあるメモリブロックとは、複数のメモリセルを備えるいわゆるメモリセルアレイである。マスタスライス方式により、複数種類のメモリセルに対応可能なメモリセル専用の基本セルに関する開示ではない。

【0007】

また、特許文献４、６、７などでは、基本セルによりメモリセルを構成可能であるとの開示がなされてはいる。しかしながら、この開示では、基本セルは、メモリセルを高密度に配置すると共に高速な論理ゲートを構成するトランジスタを配置するための構成である。また、配置されるメモリセルは基本構成のメモリセルのみであり、複数種類のメモリセルをマスタスライス方式で対応可能とするといった技術に関するものではない。

【0008】

本願に開示される技術は上記の課題に鑑み提案されたものであって、複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供することを目的とする。

【課題を解決するための手段】

【0009】

本願に開示される技術に係るマスタスライス方式メモリセルは、列方向に伸長され、第１または第２のＮ型トランジスタのソースまたはドレインを形成するＮ型導電型の第１拡散層と、第１拡散層に隣接して並置され、第１または第２のＰ型トランジスタのソースまたはドレインを形成するＰ型導電型の第２拡散層と、第２拡散層に隣接して並置され、第３または第４のＮ型トランジスタのソースまたはドレインを形成するＮ型導電型の第３拡散層と、行方向に伸長され、第１拡散層および第２拡散層の上層に配置され、第１のＮ型トランジスタおよび第１のＰ型トランジスタのゲート電極を形成する第１ゲート層と、行方向に伸長され、第１拡散層の上層に配置され、第２のＮ型トランジスタのゲート電極を形成する第２ゲート層と、第１ゲート層の延長線上で行方向に伸長され、第３拡散層の上層に配置され、第３のＮ型トランジスタのゲート電極を形成する第３ゲート層と、第２ゲート層の延長線上で行方向に伸長され、第２拡散層および第３拡散層の上層に配置され、第４のＮ型トランジスタおよび第２のＰ型トランジスタのゲート電極を形成する第４ゲート層と、第１ゲート層と第２ゲート層との間の第１拡散層の第１領域と、第１ゲート層を基準にして第１ゲート層と第４ゲート層との間の第２拡散層の第２領域と対向する位置にある領域とが第３メタル層で接続される第１記憶ノードと、第３ゲート層と第４ゲート層との間の第３拡散層の第３領域と、第４ゲート層を基準にして第２領域と対向する位置にある領域とが第３メタル層で接続される第２記憶ノードと、第１領域と、第１ゲート層を基準にして第１領域と対向する領域と、第２ゲート層を基準にして第１領域と対向する領域と、第２領域と、第１ゲート層を基準にして第２領域と対向する領域と、第４ゲート層を基準にして第２領域と対向する領域と、第３領域と、第３ゲート層を基準にして第３領域と対向する領域と、第４ゲート層を基準にして第３領域と対向する領域と、にそれぞれ配置され、第３メタル層より上層の第１メタル層と第２メタル層および第３メタル層の何れかと接続される複数の第１コンタクト層と、第１〜第４ゲート層に配置され、第１〜第３メタル層のいずれかと接続される複数の第２コンタクト層と、複数の第１コンタクト層のうちの互いに隣接する第１コンタクト層の間、あるいは、複数の第２コンタクト層のうちの互いに隣接する第２コンタクト層の間の少なくとも何れか一つに、行方向に沿って第２または第３メタル層の何れかが配線可能な第１のメタル配線領域と、第１拡散層と第２拡散層との間、および第２拡散層と第３拡散層との間に、列方向に沿って第３メタル層が配線可能な第２のメタル配線領域と、を有するメモリユニットが、列方向に沿って鏡面対称に隣接して配置され、かつ、行方向に沿って隣接して並置されて、２行２列に配置され、第１メタル層で列方向に電源線、接地線、一対のビット線が配線される。メモリユニットが並置される各行には、行方向に第１メタル層より下層の第２メタル層で、メモリユニットの各々に接続される第１および第２ワード線が配線される。メモリユニットの第１〜第３拡散層は、第１および第２ワード線の間に配置され、メモリユニットの複数の第１コンタクト層および複数の第２コンタクト層のうちのいずれかが選択されて、電源線、接地線、一対のビット線、第１ワード線、および第２ワード線のいずれかと接続される。

【発明の効果】

【0010】

本願に開示される技術に係るマスタスライス方式メモリセルによれば、１つに記憶ノードを有するメモリユニットが行および列方向に２行２列に配置される。個々のメモリユニットには、行方向に沿って第１のメタル配線領域が確保され、列方向に沿って第２のメタル配線領域が確保される。第１のメタル配線領域には第２または第３メタル層の何れかが配線可能であり、第２のメタル配線領域には第３メタル層が配線可能である。２行２列に配置される４つのメモリユニットのうちメモリセルとして使用されるユニットの選択、および個々のメモリユニットの第１及び第２のメタル配線領域への第２または第３メタル層の配線を有無に応じて、回路構成や駆動能力が異なる複数種類のメモリセルを実現することができる。

【図面の簡単な説明】

【0011】

【図1】実施形態の基本メモリセルのレイアウト図である。

【図2】基本メモリセル（１ポートメモリセル）の回路図である。

【図3】基本メモリセルを２ポートメモリセルにレイアウトした図である。

【図4】２ポートメモリセルの回路図である。

【図5】基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図である。

【図6】１ポートの高駆動能力メモリセルの回路図である。

【図7】基本メモリセルを２ポートの高駆動能力メモリセルにレイアウトした図である。

【図8】２ポートの高駆動能力メモリセルの回路図である。

【図9】他の実施形態の基本メモリセルを１ポートの高駆動能力メモリセルにレイアウトした図である。

【図10】他の実施形態の基本メモリセルを使用した１ポートの高駆動能力メモリセルの回路図である。

【図11】基本メモリセル当たりの各種メモリセルの個数を示す図である。

【図12】実施形態の基本メモリセルと専用メモリセルとの面積比を示す図である。

【発明を実施するための形態】

【0012】

図１は実施形態のマスタスライス方式メモリセルを構成する基本メモリセル１である。マスタスライス方式のベースとなるレイアウトである。４つのメモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂが２行２列に配置されて構成されている。行方向（Ｘ１−Ｘ２）には、メモリユニット１１Ａとメモリユニット１１Ｂ、およびメモリユニット１２Ａとメモリユニット１２Ｂとが、各々、並置されて隣接配置されている。列方向（Ｙ１−Ｙ２）には、メモリユニット１１Ａとメモリユニット１２Ａ、およびメモリユニット１１Ｂとメモリユニット１２Ｂとが、鏡面対称に隣接配置されている。

【0013】

メモリユニットの構成について説明する。メモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂは何れも同一の構成である。以下では、メモリユニット１１Ａを代表して説明する。第１〜第３拡散層２１〜２３は、列方向（Ｙ１−Ｙ２）に長尺の矩形形状を有し行方向（Ｘ１−Ｘ２）に並置されている。各々の拡散層２１〜２３には、行方向（Ｘ１−Ｘ２）に２本のゲート層が交差している。トランジスタが並列接続された構成である。このうち、第１拡散層２１と第２拡散層２２では、列方向（Ｙ２）側のゲート層が直結されている。また、第２拡散層２２と第３拡散層２３では、列方向（Ｙ１）側のゲート層が直結されている。

【0014】

列方向（Ｙ２）側および（Ｙ１）側の第１〜第３拡散層２１〜２３の外方には、行方向（Ｘ１-Ｘ２）に基本メモリセル１を貫いて、中層メタル層により第１ワード線ＷＬＡ１および第２ワード線ＷＬＢ１が配線されている。第１ワード線ＷＬＡ１は第１拡散層２１の列方向（Ｙ１）側に交差しているゲート層、および第３拡散層２１３の列方向（Ｙ２）側に交差しているゲート層に、第２コンタクト層を介して接続されている。第１ワード線ＷＬＡ１から第２コンタクト層までは上層メタル層で配線されている。尚、第２ワード線ＷＬＢ１は行方向（Ｘ２）側に隣接して並置されているメモリユニット１１Ｂの対応ゲート層に上層メタル層および第２コンタクト層を介して接続されている。

【0015】

第１〜第３拡散層２１〜２３は、各ゲート層から列方向（Ｙ１）側および（Ｙ２）側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第１コンタクト層を備えている。

【0016】

第１拡散層２１に交差するゲート層に挟まれた領域にある第１コンタクト層、第２拡散層２２に交差するゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層、および第２拡散層２２と第３拡散層２３とを貫くゲート層にある第２コンタクト層は、下層メタル層で接続されて記憶ノードＮ１を構成する。また、第３拡散層２３に交差するゲート層に挟まれた領域にある第１コンタクト層、第２拡散層２２に交差するゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層、および第１拡散層２１と第２拡散層２２とを貫くゲート層にある第２コンタクト層は、下層メタル層で接続されて相補記憶ノード／Ｎ１を構成する。これらの下層メタル層により１対の記憶ノードを構成している。

【0017】

第１拡散層２１に交差するゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に上層メタル層で配線されるビット線ＢＬＡが接続される。第１拡散層２１に交差するゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に上層メタル層で配線される接地線ＧＮＤが接続される。

【0018】

第２拡散層２２に交差するゲート層に挟まれた領域にある第１コンタクト層（Ｖ）には列方向（Ｙ１−Ｙ２）に上層メタル層で配線される電源線ＶＤＤが接続される。

【0019】

第３拡散層２３に交差するゲート層から列方向（Ｙ１）側の外方領域にある第１コンタクト層（Ｇ）には列方向（Ｙ１−Ｙ２）に上層メタル層で配線される接地線ＧＮＤが接続される。第３拡散層２３に交差するゲート層から列方向（Ｙ２）側の外方領域にある第１コンタクト層（Ｂ）には列方向（Ｙ１−Ｙ２）に上層メタル層で配線される相補ビット線／ＢＬＡが接続される。

【0020】

以上の接続から、メモリユニット１１Ａは図２に示す構成となる。すなわち、第１拡散層２１と第２拡散層２２とを貫くゲート層で構成されるトランジスタ（Ｔ２）、（Ｔ３）によりインバータゲートＩ１が構成される。第３拡散層２３と第２拡散層２２とを貫くゲート層で構成されるトランジスタ（Ｔ４）、（Ｔ５）によりインバータゲートＩ２が構成される。インバータゲートＩ１、Ｉ２により１ビットを記憶するメモリコアが構成される。また、第１拡散層２１に交差するゲート層のうち列方向（Ｙ１）側のゲート層により構成されるトランジスタ（Ｔ１）は、メモリコアの記憶ノードＮ１とビット線ＢＬＡとの間に介在するトランスファゲートを構成し、第３拡散層２３に交差するゲート層のうち列方向（Ｙ２）側のゲート層により構成されるトランジスタ（Ｔ６）は、メモリコアの相補記憶ノード／Ｎ１と相補ビット線／ＢＬＡとの間に介在するトランスファゲートを構成する。

【0021】

ここで、ビット線ＢＬＡ、相補ビット線／ＢＬＡ、接地線ＧＮＤ、および電源線ＶＤＤは、上位メタル層により列方向（Ｙ１−Ｙ２）に、メモリユニット１１Ａ、１２Ａを貫いて配線される。

【0022】

基本メモリセル１には、行方向（Ｘ１−Ｘ２）に並置されるメモリユニットを貫いて、第１〜第３拡散層２１〜２３に配置される第１コンタクト層の間であって第１コンタクト層と第２コンタクト層との間に、第１のメタル配線領域が確保される。第１のメタル配線領域１１−１、１１−２は、メモリユニット１１Ａ、１１Ｂを貫いて確保されており、第１のメタル配線領域１２−１、１２−２は、メモリユニット１２Ａ、１２Ｂを貫いて確保されている。第１のメタル配線領域１１−１、１１−２、１２−１、１２−２には、メモリセルの種別に応じて中層メタル層、下層メタル層が配線される。

【0023】

また、基本メモリセル１には、列方向（Ｙ１−Ｙ２）に鏡面対称に配置されるメモリユニットを貫いて、列方向（Ｙ１−Ｙ２）に、第１〜第３拡散層２１〜２３の間に、第２のメタル配線領域が確保される。第２のメタル配線領域２Ａ−１、２Ａ−２は、メモリユニット１１Ａ、１２Ａを貫いて確保されており、第２のメタル配線領域２Ｂ−１、２Ｂ−２は、メモリユニット１１Ｂ、１２Ｂを貫いて確保されている。第２のメタル配線領域２Ａ−１、２Ａ−２、２Ｂ−１、２Ｂ−２には、メモリセルの種別に応じて下層メタル層が配線される。ここで、第２のメタル配線領域２Ａ−１、２Ａ−２、２Ｂ−１、２Ｂ−２は、必要に応じて第２コンタクト層との干渉が回避されて配線される。

【0024】

また、行方向（Ｘ１−Ｘ２）に並置されているメモリユニット１２Ａ,１２Ｂには、第１〜第３拡散層２１〜２３の外方に、行方向（Ｘ１-Ｘ２）に基本メモリセル１を貫いて、中層メタル層により第１ワード線ＷＬＡ２および第２ワード線ＷＬＢ２が配線されている。第１ワード線ＷＬＡ２は行方向（Ｘ１）側に配置されているメモリユニット１２Ａに、第２コンタクト層を介して接続されている。第１ワード線ＷＬＡ２から第２コンタクト層までは上層メタル層で配線されている。第２ワード線ＷＬＢ２は行方向（Ｘ２）側に配置されているメモリユニット１２Ｂに、第２コンタクト層を介して接続されている。第２ワード線ＷＬＢ２から第２コンタクト層までは上層メタル層で配線されている。

【0025】

図２は、基本メモリセル１の回路図である。マスタスライス方式のベースとなるレイアウト（図１）で実現される回路図である。メモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、各々、１ビットメモリコアを備えている。各メモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂは、各々、ワード線ＷＬＡ１、ＷＬＢ１、ＷＬＡ２、ＷＬＢ２で選択制御される。この構成により、１ポートのメモリセルを構成する。

【0026】

図３は、マスタスライス方式のベースとなる基本メモリセル１に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１から２ポートのメモリセルを得るためのメタル結線である。第１のメタル配線領域１１−１、１１−２、１２−１、１２−２に、中層メタル層２４、２５、２８、２９を配線する。中層メタル層２４は、行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１１Ａ、１１Ｂの、対応する記憶ノードを接続する。メモリユニット１１Ａの記憶ノードＮ１をメモリユニット１１Ｂの対応する記憶ノードに接続する。中層メタル層２５は、行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１１Ａ、１１Ｂの、対応する相補記憶ノードを接続する。メモリユニット１１Ａの相補記憶ノード／Ｎ１をメモリユニット１１Ｂの対応する相補記憶ノードに接続する。中層メタル層２８、２９も同様である。行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１２Ａ、１２Ｂの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。

【0027】

更に、列方向に鏡面対称に配置されているメモリユニット１１Ｂ、１２Ｂについて、分岐メタル層２６、２７、３０、３１を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層２６、３０は、第１拡散層の第１コンタクト層と第２拡散層の第１コンタクト層とを接続する配線である。分岐メタル層２７、３１は、第３拡散層の第１コンタクト層と第２拡散層の第１コンタクト層とを接続する配線である。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

【0028】

図４は、２ポートメモリセルとする場合の回路図である。基本メモリセル１（図１）に対して中層メタル層および下層メタル層を形成するガラスマスクを変更したレイアウト（図３）により得られるメモリセルの回路図である。

【0029】

メモリユニット１１Ａとメモリユニット１１Ｂ、およびメモリユニット１２Ａとメモリユニット１２Ｂは、各々、１対の記憶ノードのうち互いに対応するノードが中層メタル層２４、２６、および２８、２９で接続されている。また、メモリユニット１１Ｂ、１２Ｂは、メモリコアを構成するインバータゲートの電源線ＶＤＤからの信号経路が、分岐メタル層２６、２７、および３０、３１を削除することにより分断されている。

【0030】

これにより、メモリユニット１１Ａのメモリコアは、第１ワード線ＷＬＡ１により選択されるポートと、第２ワード線ＷＬＢ１により選択されるポートとの２ポートでアクセスされる。また、メモリユニット１２Ａのメモリコアは、第１ワード線ＷＬＡ２により選択されるポートと、第２ワード線ＷＬＢ２により選択されるポートとの２ポートでアクセスされる。

【0031】

図５は、マスタスライス方式のベースとなる基本メモリセル１に対して下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１から１ポートの高駆動能力メモリセルを得るためのメタル結線である。第２のメタル配線領域２Ａ−１、２Ａ−２、２Ｂ−１、２Ｂ−２に、下層メタル層３２、３３、３４、３５を配線する。下層メタル層３２は、列方向（Ｙ１-Ｙ２）に配置されているメモリユニット１１Ａ、１２Ａの、対応する記憶ノードを接続する。メモリユニット１１Ａの記憶ノードＮ１をメモリユニット１２Ａの対応する記憶ノードに接続する。下層メタル層３３は、列方向（Ｙ１-Ｙ２）に配置されているメモリユニット１１Ａ、１２Ａの、対応する相補記憶ノードを接続する。メモリユニット１１Ａの相補記憶ノード／Ｎ１をメモリユニット１２Ａの対応する相補記憶ノードに接続する。下層メタル層３４、３５も同様である。列方向（Ｙ１-Ｙ２）に配置されているメモリユニット１１Ｂ、１２Ｂの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。

【0032】

図６は、１ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル１（図１）に対して下層メタル層を形成するガラスマスクを変更したレイアウト（図５）により得られるメモリセルの回路図である。

【0033】

メモリユニット１１Ａとメモリユニット１２Ａ、およびメモリユニット１１Ｂとメモリユニット１２Ｂは、各々、１対の記憶ノードのうち互いに対応するノードが下層メタル層３２、３３、および３４、３５で接続されている。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

【0034】

これにより、メモリユニット１１Ａ、１２Ａで１つのメモリコアを構成し、メモリユニット１１Ｂ、１２Ｂで１つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。

【0035】

図７は、マスタスライス方式のベースとなる基本メモリセル１に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル１から２ポートの高駆動能力メモリセルを得るためのメタル結線である。第１のメタル配線領域１１−１、１１−２、１２−１、１２−２に、中層メタル層２４、２５、２８、２９を配線する。中層メタル層２４は、行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１１Ａ、１１Ｂの、対応する記憶ノードを接続する。メモリユニット１１Ａの記憶ノードＮ１をメモリユニット１１Ｂの対応する記憶ノードに接続する。中層メタル層２５は、行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１１Ａ、１１Ｂの、対応する相補記憶ノードを接続する。メモリユニット１１Ａの相補記憶ノード／Ｎ１をメモリユニット１１Ｂの対応する相補記憶ノードに接続する。中層メタル層２８、２９も同様である。行方向（Ｘ１-Ｘ２）に並置されているメモリユニット１２Ａ、１２Ｂの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。

【0036】

また、列方向に鏡面対称に配置されているメモリユニット１１Ｂ、１２Ｂについて、分岐メタル層２６、２７、３０、３１を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層２６、３０は、第１拡散層の第１コンタクト層と第２拡散層の第１コンタクト層とを接続する配線である。分岐メタル層２７、３１は、第３拡散層の第１コンタクト層と第２拡散層の第１コンタクト層とを接続する配線である。メモリコアを構成する１対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線ＶＤＤとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。

【0037】

以上のメタル配線は、２ポートのメモリセルを構成する際のレイアウト（図３）と同様である。

【0038】

更に、第２のメタル配線領域２Ａ−１、２Ａ−２に、下層メタル層３２、３３を配線する。下層メタル層３２は、列方向（Ｙ１-Ｙ２）に配置されているメモリユニット１１Ａ、１２Ａの、対応する記憶ノードを接続する。メモリユニット１１Ａの記憶ノードＮ１をメモリユニット１２Ａの対応する記憶ノードに接続する。下層メタル層３３は、列方向（Ｙ１-Ｙ２）に配置されているメモリユニット１１Ａ、１２Ａの、対応する相補記憶ノードを接続する。メモリユニット１１Ａの相補記憶ノード／Ｎ１をメモリユニット１２Ａの対応する相補記憶ノードに接続する。

【0039】

以上のメタル配線は、１ポートの高駆動能力メモリセルを構成する際のレイアウト（図５）のうち、下層メタル層３２、３３と同様である。

【0040】

図８は、２ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル１（図１）に対して中層および下層メタル層を形成するガラスマスクを変更したレイアウト（図７）により得られるメモリセルの回路図である。

【0041】

図４に例示した２ポートのメモリセルの回路図に、メモリユニット１１Ａとメモリユニット１２Ａの各々の１対の記憶ノードのうち互いに対応するノードが下層メタル層３２、３３で接続された構成である。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１、ＷＬＡ２、および第２ワード線ＷＬＢ１、ＷＬＢ２は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。

【0042】

これにより、メモリユニット１１Ａ、１２Ａ、１１Ｂ、１２Ｂで１つのメモリコアを構成する。ここで、メモリユニット１１Ｂ、１２Ｂにあるメモリコアは不使用とされている。メモリユニット１１Ａ、１２Ａのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第１ワード線ＷＬＡ１、ＷＬＡ２、あるいは第２ワード線ＷＬＢ１、ＷＬＢ２の各々から行われる２ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる２ポートのメモリセルが構成される。

【0043】

図９は、マスタスライス方式のベースとなる基本メモリセル１に対して、第１のメタル配線領域１１−３、１１−４、１２−３、１２−４が確保された他の実施形態の基本メモリセルをベースにしたものである。下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセルから１ポートの高駆動能力メモリセルを得るための他のメタル結線である。第１のメタル配線領域１１−３、１１−４に、下層メタル層３４、３５を配線する。メモリユニット１１Ａにおいて、相補ビット線／ＢＬＡが接続されていた第３拡散層の第１コンタクト層を除去する。これに代えて、メモリユニット１１Ａの第３拡散層には下層メタル層３４を接続する第１コンタクト層を配置する。下層メタル層３４は相補ビット線／ＢＬＢに接続される。同様に、メモリユニット１１Ｂにおいて、ビット線ＢＬＢが接続されていた第１拡散層の第１コンタクト層を除去する。これに代えて、メモリユニット１１Ｂの第１拡散層には下層メタル層３５を接続する第１コンタクト層を配置する。下層メタル層３５はビット線ＢＬＡに接続される。

【0044】

下層メタル層３６、３７も同様である。メモリユニット１２Ａにおいて、相補ビット線／ＢＬＡが接続されていた第３拡散層の第１コンタクト層を除去する。これに代えて、メモリユニット１２Ａの第３拡散層には下層メタル層３６を接続する第１コンタクト層を配置する。下層メタル層３６は相補ビット線／ＢＬＢに接続される。同様に、メモリユニット１２Ｂにおいて、ビット線ＢＬＢが接続されていた第１拡散層の第１コンタクト層を除去する。これに代えて、メモリユニット１２Ｂの第１拡散層には下層メタル層３７を接続する第１コンタクト層を配置する。下層メタル層３７はビット線ＢＬＡに接続される。

【0045】

図１０は、他の実施形態により実現される１ポートの高駆動能力メモリセルとする場合の回路図である。図９のレイアウトで実現される回路図である。

【0046】

メモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂの各々のメモリコアが、ビット線ＢＬＡおよび相補ビット線／ＢＬＢの間に並列に接続される。メモリコアへのアクセスに際しては、第１ワード線ＷＬＡ１と第２ワード線ＷＬＢ１、および第１ワード線ＷＬＡ２と第２ワード線ＷＬＢ２が、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作される。

【0047】

これにより、メモリユニット１１Ａ、１１Ｂで１つのメモリコア、メモリユニット１２Ａ、１２Ｂで１つのメモリコアを構成する。メモリコアは、メモリユニット１１Ａと１１Ｂのメモリコア、およびメモリユニット１２Ａと１２Ｂのメモリコアが各々並列接続された構成である。アクセスは２本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、２つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。また、アクセスは、２つポート有している。

【0048】

図１〜図８において説明した基本メモリセル１、あるいは図９、１０において説明した基本メモリセルから、マスタスライス方式によりメタル層の変更により構成されるメモリセルの種別と基本メモリセル当たりの個数を図１１に示す。

【0049】

基本メモリセルから構成されるメモリセルは、１ポートのメモリセル（図１、２）、２ポートのメモリセル（図３、４）、１ポートの高駆動能力メモリセル（図５、６、９、１０）、および２ポートの高駆動能力メモリセル（図７、８）の４種類である。

【0050】

各メモリセルの基本メモリセル当たりのメモリセル数は、１ポートのメモリセル（図１、２）の場合は４個、２ポートのメモリセル（図３、４）の場合は２個、１ポートの高駆動能力メモリセル（図５、６、９、１０）の場合は２個、および２ポートの高駆動能力メモリセル（図７、８）は１個である。

【0051】

基本メモリセル１（図１）あるいは基本メモリセル（図９の他の実施形態の場合）に対して、メタル層を変更することで、４種類のメモリセルを、基本メモリセルのバルク構成に基づいて面積効率よく構成することができる。

【0052】

図１２は、実施形態のマスタスライス方式のメモリセルの専有面積を専用のメモリセルを使用した場合と比較した図である。図１１では、１ポートのメモリセル（１ＲＷと表記）と２ポートのメモリセル（２ＲＷと表記）とで面積比較を行う場合を例示する。

【0053】

実施形態の基本メモリセルを２行６列のマトリクス状に配置したレイアウトにおいて、１ポートのメモリセルのみを構成する場合（Ａ）、１ポート／２ポートを混在させる場合（Ｂ）、２ポートのメモリセルのみを構成する場合の３つの場合（Ｃ）の３つの場合について検討する。

【0054】

２行６列の基本メモリセルでは、タイプ（Ａ）は２４セルの１ポートメモリセル、タイプ（Ｂ）は１２セルの１ポートメモリセルと６セルの２ポートメモリセル、タイプ（Ｃ）は１２セルの２ポートメモリセルを、マスタスライス方式によりメタル層の変更で対応可能である。

【0055】

同じメモリセル構成を１ポート／２ポートの各々の専用メモリセルで実現する場合は、４行６列の１ポートのメモリセルアレイ、および２行６列の２ポートメモリセルアレイを備える必要がある。面積比にして２倍の名遺跡が必要となる。

【0056】

実施形態によれば、マスタスライス方式のメモリセルを備え、メタル層の変更に応じて複数種類のメモリセルを構成でき、レイアウト上の面積効率の向上を図ることが可能となる。

【0057】

ここで、実施形態において、上層メタル層は第１メタル層の一例であり、中層メタル層は第２メタル層の一例であり、下層メタル層は第３メタル層の一例である。

【0058】

以上、詳細に説明したように、メモリユニット１１Ａ、１１Ｂ、１２Ａ、１２Ｂを２行２列に配置した基本メモリセル１あるいは他の実施形態における基本メモリセルを、メタル層を変更するマスタスライス方式により構成することにより、メタル層を変更するだけで、１ポートのメモリセル、２ポートのメモリセル、１ポートの高駆動能力メモリセル、２ポートの高駆動能力メモリセルの４種類のメモリセルを構成することができる。種類ごとに専用のメモリセルを用意しておく場合に比較して、レイアウト上の面積効率の向上を図ることができる。限られたレイアウト領域において複数種類のメモリセルを構成することができ、また、複数種類のメモリセルを混在させて構成することができる。

【0059】

尚、本構成は例示された実施形態に限定されるものではなく、本目的の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、基本メモリセルとしてメモリユニットを２行２列に配置した場合を例示したが、これに限定されるものではない。３行以上または／および３列以上にメモリユニットを配置した構成を基本メモリセルとすることもできる。これにより、さらなる種類のメモリセルをマスタスライス方式により構成することが可能となる。例えば、ポート数を３ポート以上の多ポートとする構成、駆動能力を２倍の他、３倍、４倍など多段に設定する構成などが可能となる。

【符号の説明】

【0060】

１ 基本メモリセル
１１Ａ，１１Ｂ、１２Ａ、１２Ｂ メモリユニット
２１〜２３ 第１〜第３拡散層
２４、２５、２８、２９ 中層メタル層
２６、２７、３０、３１ 分岐メタル層
３２、３３、３４、３５、３６、３７ 下層メタル層
１１−１、１１−２、１１−３、１１−４、１２−１、１２−２、１２−３、１２−４ 第１のメタル配線領域
２Ａ−１、２Ａ−２、２Ｂ−１、２Ｂ−２ 第２のメタル配線領域
ＢＬＡ、ＢＬＢ ビット線
／ＢＬＡ、／ＢＬＢ 相補ビット線
ＧＮＤ 接地線
Ｉ１、Ｉ２ インバータゲート
Ｎ１ 記憶ノード
／Ｎ１ 相補記憶ノード
Ｔ１〜Ｔ６ トランジスタ
ＶＤＤ 電源線
ＷＬＡ１、ＷＬＡ２ 第１ワード線
ＷＬＢ１、ＷＬＢ２ 第２ワード線
Ｙ１−Ｙ２ 列方向

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】