特許 5724368 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5724368

(24)【登録日】2015年4月10日

(45)【発行日】2015年5月27日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03K 3/356 20060101AFI20150507BHJP

   H01L 21/82 20060101ALI20150507BHJP

   G11C 11/22 20060101ALI20150507BHJP

   H03K 3/037 20060101ALI20150507BHJP

【ＦＩ】

   H03K3/356 B

   H01L21/82 B

   G11C11/22 501Z

   H03K3/037 Z

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2010-285182(P2010-285182)

(22)【出願日】2010年12月21日

(65)【公開番号】特開2012-134777(P2012-134777A)

(43)【公開日】2012年7月12日

【審査請求日】2013年8月30日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100087480

【弁理士】

【氏名又は名称】片山 修平

(72)【発明者】

【氏名】冨里 信彰

(72)【発明者】

【氏名】稲田 泰彦

【審査官】 白井 孝治

(56)【参考文献】

【文献】 特開２００７−３２８８６４（ＪＰ，Ａ）

【文献】 特開２００４−０８８４６９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ３／００〜 ３／３６

Ｈ０１Ｌ２１／８２

Ｇ１１Ｃ１１／２２

(57)【特許請求の範囲】

【請求項1】

少なくとも１以上の不揮発性のメモリセルと、前記メモリセルへの書き込みデータ又は前記メモリセルからの読み出しデータを格納するラッチ回路とを含み、前記メモリセル及び前記ラッチ回路がアレイ状に配置された複数の不揮発性メモリ回路と、
前記複数の不揮発性メモリ回路における前記ラッチ回路のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路と、
前記複数の不揮発性メモリ回路の外側に配置された、前記メモリセルのダミーセルと、
を備えることを特徴とする半導体装置。

【請求項2】

少なくとも１以上の不揮発性のメモリセルと、前記メモリセルへの書き込みデータ又は前記メモリセルからの読み出しデータを格納するラッチ回路とを含み、前記メモリセル及び前記ラッチ回路がアレイ状に配置された複数の不揮発性メモリ回路と、
前記複数の不揮発性メモリ回路における前記ラッチ回路のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路と、
前記データ保持回路を含み、前記不揮発性メモリ回路を含まない複数の論理回路が互いに接続されて配置された論理領域と、
前記論理領域の周辺に位置し、前記複数の不揮発性メモリ回路を含む不揮発性領域と、
を備えることを特徴とする半導体装置。

【請求項3】

少なくとも１以上の不揮発性のメモリセルと、前記メモリセルへの書き込みデータ又は前記メモリセルからの読み出しデータを格納するラッチ回路とを含み、前記メモリセル及び前記ラッチ回路がアレイ状に配置された複数の不揮発性メモリ回路と、
前記複数の不揮発性メモリ回路における前記ラッチ回路のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路と、
を備え、
前記ラッチ回路は、第１の不揮発性メモリセルに接続された第１端子と、第２の不揮発性メモリセルに接続された第２端子とを含み、
前記データ保持回路は、前記データ保持回路が保持するデータを出力するデータ出力端子、前記データ保持回路を第１の状態に初期化する非同期の第１初期化端子、及び前記データ保持回路を第２の状態に初期化する非同期の第２初期化端子を含み、
前記データ出力端子はインバータを介し前記ラッチ回路の前記第１端子に接続され、前記第１初期化端子は前記ラッチ回路の前記第１端子に接続され、前記第２初期化端子は前記ラッチ回路の前記第２端子に接続されていることを特徴とする半導体装置。

【請求項4】

前記データ保持回路を含み、前記不揮発性メモリ回路を含まない複数の論理回路が互いに接続されて配置された論理領域と、
前記論理領域の周辺に位置し、前記複数の不揮発性メモリ回路及び前記ダミーセルを含む不揮発性領域と、
を備えることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記ラッチ回路は、第１の不揮発性メモリセルに接続された第１端子と、第２の不揮発性メモリセルに接続された第２端子とを含み、
前記データ保持回路は、前記データ保持回路が保持するデータを出力するデータ出力端子、前記データ保持回路を第１の状態に初期化する非同期の第１初期化端子、及び前記データ保持回路を第２の状態に初期化する非同期の第２初期化端子を含み、
前記データ出力端子はインバータを介し前記ラッチ回路の前記第１端子に接続され、前記第１初期化端子は前記ラッチ回路の前記第１端子に接続され、前記第２初期化端子は前記ラッチ回路の前記第２端子に接続されていることを特徴とする請求項１、２および４のいずれかに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、データ保持回路を備えた半導体装置に関する。

【背景技術】

【0002】

データ保持回路は、１ビットの情報を一時的に記憶することのできる論理回路であり、例えばフリップフロップ回路等が知られている。近年、データ保持回路を備えた半導体装置において、回路内の記憶ノードに不揮発性の記憶素子（例えば、強誘電体メモリ）を接続し、電源投下後もデータを保持することのできる技術が知られている（例えば、特許文献１を参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００４−８７００３号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体装置では、不揮発性の記憶素子（強誘電体メモリ）がデータ保持回路内に設けられている。このとき、強誘電体メモリセルに対応するダミーのメモリセルや、強誘電体メモリの周辺回路（書き込み回路、読み出し回路）も共にデータ保持回路内に形成されるため、回路面積が大きくなり、装置が大型化してしまう場合がある。また、回路面積の増大により、データ保持回路同士を結ぶ配線の長さも増大するため、信号伝達速度が低下し、回路の動作速度が低下してしまう場合がある。

【0005】

本発明は上記の課題に鑑みてなされたものであり、データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ることを目的とする。

【課題を解決するための手段】

【0006】

本半導体装置は、少なくとも１以上の不揮発性のメモリセルと、前記メモリセルへの書き込みデータ又は前記メモリセルからの読み出しデータを格納するラッチ回路とを含み、前記メモリセル及び前記ラッチ回路がアレイ状に配置された複数の不揮発性メモリ回路と、前記複数の不揮発性メモリ回路における前記ラッチ回路のそれぞれに接続され、データを一時的に保持する複数のデータ保持回路と、前記複数の不揮発性メモリ回路の外側に配置された、前記メモリセルのダミーセルと、を備える。

【発明の効果】

【0007】

本半導体装置によれば、データ保持回路を備えた半導体装置において、回路面積の低減及び動作速度の向上を図ることができる。

【図面の簡単な説明】

【0008】

【図1】図１は、比較例に係る半導体装置の回路構成を示す図である。

【図2】図２は、比較例に係る半導体装置の動作を示すタイミングチャートである。

【図3】図３は、比較例に係る半導体装置のレイアウトを示す図である。

【図4】図４は、実施例１に係る半導体装置の回路構成を示す図である。

【図5】図５は、実施例１に係る半導体装置のデータ書き込み動作を示すタイミングチャートである。

【図6】図６は、実施例１に係る半導体装置のデータ読み出し動作を示すタイミングチャート（その１）である。

【図7】図７は、実施例１に係る半導体装置のデータ読み出し動作を示すタイミングチャート（その２）である。

【図8】図８は、実施例１に係る半導体装置のレイアウトを示す図である。

【図9】図９は、比較例及び実施例１に係る半導体装置の構成の比較を示す図である。

【発明を実施するための形態】

【0009】

（比較例）

【0010】

図１は、半導体装置７０の回路構成を示す図であり、バックアップ機能を備えたデータ保持回路の例である。半導体装置７０は、マスターラッチ回路７２及びスレーブラッチ回路８２を含むＤ型フリップフロップ回路（上記のデータ保持回路に相当）を備える。半導体装置７０はまた、不揮発性の強誘電体メモリＦＣ１〜ＦＣ４を含む。

【0011】

マスターラッチ回路７２は、環状に接続された１対のインバータ７４及び７６を含む。マスターラッチ回路７２の入力ノードは、インバータ７８を介してデータ入力端子Ｄに接続されている。インバータ７８の高電源側にはＰ型トランジスタＴ１が、低電源側にはＮ型トランジスタＴ２がそれぞれ接続され、各トランジスタのゲート端子には、クロック信号ＣＫ及びＸＣＫが入力されている。マスターラッチ回路７２の出力ノードは、トランスファゲート８０を介して後段のスレーブラッチ回路８２の入力ノードに接続されている。

【0012】

スレーブラッチ回路８２は、環状に接続された１対のインバータ８４及び８６を含む。インバータ８４の高電源側にはＰ型トランジスタＴ３が、低電源側にはＮ型トランジスタＴ４がそれぞれ接続され、各トランジスタのゲート端子には、活性化信号ＸＥ及びＥが入力されている。インバータ８６の高電源側にはＰ型トランジスタＴ５が、低電源側にはＮ型トランジスタＴ６がそれぞれ接続され、各トランジスタのゲート端子には、活性化信号ＸＥ及びＥが入力されている。スレーブラッチ回路８２の出力ノードは、インバータ８８を介してフリップフロップ回路のデータ出力端子Ｑに接続されている。

【0013】

強誘電体メモリＦＣ１〜ＦＣ４は、一対の電極に挟まれた強誘電体を含む可変容量であり、強誘電体の分極状態によりデータを記憶する不揮発性メモリである。強誘電体メモリＦＣ１及びＦＣ３の一端は第１プレート線ＰＬ１に接続され、強誘電体メモリＦＣ２及びＦＣ４の一端は第２プレート線ＰＬ２に接続されている。第１プレート線ＰＬ１及び第２プレート線ＰＬ２は、強誘電体メモリＦＣ１〜ＦＣ４に対し、データの書き込み電圧及び読み出し電圧を供給する。

【0014】

強誘電体メモリＦＣ１及びＦＣ２の他端は互いに接続され、接続された他端はトランスファゲート９０を介してスレーブラッチ回路８２の入力ノード（以下、第１記憶ノードＮ１と称する）に接続されている。リセット信号Ｒにより駆動されるＮ型トランジスタＴ７が、トランスファゲート９０の入力とグランドとの間に配置されている。本構成により、強誘電体メモリＦＣ１及びＦＣ２は、第１記憶ノードＮ１の信号を記憶する。

【0015】

強誘電体メモリＦＣ３及びＦＣ４の他端は互いに接続され、接続された他端はトランスファゲート９２を介してスレーブラッチ回路８２の出力ノード（以下、第２記憶ノードＮ２と称する）に接続されている。リセット信号Ｒにより駆動されるＮ型トランジスタＴ８が、トランスファゲート９０の入力とグランドとの間に配置されている。本構成により、強誘電体メモリＦＣ３及びＦＣ４は、第２記憶ノードＮ２の信号を記憶する。

【0016】

図２は、半導体装置の動作を示すタイミングチャートである。図２に示すタイミングチャートは、図１に示す半導体装置のタイミングチャートであってよい。電源が投入されて電源電圧が所定の値（Ｖｄｄ）まで上昇すると、動作モードはデータ読み出しモードへと移行する。このとき、強誘電体メモリＦＣ１〜ＦＣ４に記憶されたデータが、第１記憶ノードＮ１及び第２記憶ノードＮ２（スレーブラッチ回路８２）に読み出され、フリップフロップ回路の状態が前回の電源切断前の状態に復帰する。その後、再び電源が切断されるまで、半導体装置７０は通常動作を行う。その後、電源が切断されて電源電圧が下がり始めると、動作モードはデータ書き込みモードへと移行する。このとき、第１記憶ノードＮ１及び第２記憶ノードＮ２（スレーブラッチ回路８２）の信号が、強誘電体メモリＦＣ１〜ＦＣ４へと書き込まれる。強誘電体メモリＦＣ１〜ＦＣ４は、次回の電源投入時まで、フリップフロップ回路の状態を記憶する。

【0017】

例えば、図１において、第１記憶ノードＮ１の信号がＬ（ロー）レベル、第２記憶ノードＮ２の信号がＨ（ハイ）レベルの場合を考える。データ書き込み時においては、第１プレート線ＰＬ１及び第２プレート線ＰＬ２の信号レベルが、Ｌレベルから一時的にＨレベルに遷移し、その後再びＬレベルとなる。強誘電体メモリＦＣ１〜ＦＣ４の分極状態は、強誘電体に流れる電流の方向に沿った方向に変化する。このため、強誘電体メモリＦＣ１〜ＦＣ４は、図中に矢印で示す分極状態となる。

【0018】

データ読み出し時においては、第１プレート線ＰＬ１がＨレベルに遷移し、第２プレート線ＰＬ２はＬレベルを維持する。ここで、高電源側の第１プレート線ＰＬ１からみて、反転状態にある強誘電体に接続されたノードの電位は早く上昇し、非反転状態にある強誘電体に接続されたノードの電位は遅く上昇する。図１に示す分極状態の場合、第２記憶ノードＮ２の電位は、第１記憶ノードＮ１の電位より早く上昇する。この状態で活性化信号Ｅを駆動してスレーブラッチ回路８２を活性化させると、第１記憶ノードＮ１はＬレベル、第２記憶ノードＮ２はＨレベルまで信号レベルが増幅され、電源切断前の状態に復帰する。第１記憶ノードＮ１及び第２記憶ノードＮ２の信号が図１と反対の場合でも、上記と同様にデータの書き込み及び読み出しを行うことができる。

【0019】

ここで、半導体装置７０のフリップフロップ回路は強誘電体メモリＦＣ１〜ＦＣ４を含むため、回路面積が大きくなるかもしれない。

【0020】

図３は、半導体装置７０のレイアウトを示す図である。トランジスタが形成されるトランジスタ回路部９４の外側に、強誘電体メモリＦＣ１〜ＦＣ４が形成される強誘電体メモリ部９６が設けられている。強誘電体メモリ部９６では、強誘電体メモリＦＣ１〜ＦＣ４を構成する強誘電体メモリセルＦＣを囲むように、強誘電体メモリセルＦＣと同様の作りのダミーセルＤＣが複数配置されている。ダミーセルＤＣは、特性の安定した強誘電体メモリセルＦＣを得るために、強誘電体メモリセルＦＣと同じ工程において形成される。従って、強誘電体メモリ部９６の大きさは、強誘電体メモリセルＦＣの形成領域に、ダミーセルＤＣの形成領域を加えたものとなる。

【0021】

フリップフロップ回路の内部にバックアップ用の強誘電体メモリを設ける場合、バックアップ機能を有さないフリップフロップ回路に比べて回路面積は増大する。例えば、図１及び図３のように１ビットのフリップフロップ回路に対し、４個の強誘電体メモリセルＦＣ及び１２個のダミーセルＤＣが設けられる。これにより、フリップフロップ回路の面積が増大し、装置が大型化してしまう。また、フリップフロップ回路の面積が増大すると、フリップフロップ回路同士を結ぶ配線の長さも増大し、信号の伝達速度が低下するため、動作速度が低下してしまう。

【0022】

図４は、実施例１に係る半導体装置１００の回路構成を示す図である。半導体装置１００は、フリップフロップ回路１０及び不揮発性メモリ回路２０を備えている。

【0023】

フリップフロップ回路１０は、クロック端子、データ入力端子Ｄ、データ出力端子Ｑ、プリセット端子ＰＲ、及びクリア端子ＣＬを有する。プリセット端子ＰＲは、フリップフロップ回路１０を第１の状態に初期化するための非同期の第１初期化端子の一例である。クリア端子ＣＬは、フリップフロップ回路１０を上記第１の状態と異なる第２の状態に初期化するための非同期の第２初期化端子の一例である。データ出力端子Ｑの出力は次段の論理回路へと出力されると共に、不揮発性メモリ回路２０の入力側へと入力されている。プリセット端子ＰＲ及びクリア端子ＣＬには、不揮発性メモリ回路２０からの出力信号が入力されている。

【0024】

不揮発性メモリ回路２０は、インバータ２２、ラッチ回路３０、及び不揮発性メモリセルの一例としての強誘電体メモリＦ１〜Ｆ４を含む。ラッチ回路３０は、環状に接続された１対のインバータ３２及び３４、並びに２つの記憶ノード（第１記憶ノードＮ１及び第２記憶ノードＮ２を含む。第１記憶ノードＮ１は、ラッチ回路３０の第１端子Ｆ０として機能し、第２記憶ノードＮ２は、ラッチ回路３０の第２端子Ｆ１として機能する。インバータ３２の高電源側にはＰ型トランジスタＴ１が、低電源側にはＮ型トランジスタＴ２がそれぞれ接続され、各トランジスタのゲート端子には、活性化信号ＸＥ及びＥが入力されている。インバータ３４の高電源側にはＰ型トランジスタＴ３が、低電源側にはＮ型トランジスタＴ４がそれぞれ接続され、各トランジスタのゲート端子には、活性化信号ＸＥ及びＥが入力されている。ここで、活性化信号Ｘ及びＸＥは、共にラッチ回路３０を活性化させるための制御信号である。

【0025】

第１端子Ｆ０は、インバータ２２を介して不揮発性メモリ回路２０の入力端子ＩＮに接続されている。入力端子ＩＮは、フリップフロップ回路１０のデータ出力端子Ｑに接続されている。インバータ２２の高電源側にはＰ型トランジスタＴ５が、低電源側にはＮ型トランジスタＴ６がそれぞれ接続され、各トランジスタのゲート端子には、活性化信号ＸＣ及びＣが入力されている。ここで、活性化信号Ｃ及びＸＣは、共にインバータ２２を活性化させるための制御信号である。

【0026】

第１端子Ｆ０は、フリップフロップ回路１０のプリセット端子ＰＲに接続されている。リセット信号Ｒにより活性化されるＮ型トランジスタＴ７が、第１記憶ノードＮ１とグランドとの間に配置されている。第２端子Ｆ１は、フリップフロップ回路１０のクリア端子ＣＬに接続されている。リセット信号Ｒにより活性化されるＮ型トランジスタＴ８が、第２記憶ノードＮ２とグランドとの間に配置されている。

【0027】

強誘電体メモリＦＣ１〜ＦＣ４は、図１に示す不揮発性メモリと実質的に同じまたは類似してもよい。強誘電体メモリＦＣ１及びＦＣ３の一端は第１プレート線ＰＬ１に接続され、強誘電体メモリＦＣ２及びＦＣ４の一端は第２プレート線ＰＬ２に接続されている。また、強誘電体メモリＦＣ１及びＦＣ２の他端は互いに接続され、その接続ノードはラッチ回路３０の第１記憶ノードＮ１に接続されている。同様に、強誘電体メモリＦＣ３及びＦＣ４の他端は互いに接続され、その接続ノードはラッチ回路３０の第２記憶ノードＮ２に接続されている。強誘電体メモリＦＣ１及びＦＣ２は、第１記憶ノードＮ１の信号を記憶し、強誘電体メモリＦＣ３及びＦＣ４は、第２記憶ノードＮ２の信号を記憶する。

【0028】

実施例１に係る半導体装置１００の基本動作は、図２に示す動作と実質的に同じまたは類似してもよい。電源切断時において、フリップフロップ回路１０の状態がラッチ回路３０を介して強誘電体メモリＦＣ１〜ＦＣ４に書き込まれる。次に電源が投入されるまでの間は、強誘電体メモリＦＣ１〜ＦＣ４によりフリップフロップ回路１０の状態が記憶される。そして、電源投入時において、強誘電体メモリＦＣ１〜ＦＣ４に記憶されたデータがラッチ回路３０に読み出され、読み出されたデータに基づいてフリップフロップ回路１０が所定の状態にリセットされる。

【0029】

図５は、データ書き込み動作を示すタイミングチャートである。初期状態において、インバータ２２の活性化信号ＣはＬレベルであり、不揮発性メモリ回路２０は入力を受け付けていない。また、リセット信号ＲがＨレベルにあり、接地電位に接続されたトランジスタＴ７及びＴ８がオン状態であるため、第１記憶ノードＮ１及び第２記憶ノードＮ２の信号はＬレベルにある。さらに、ラッチ回路３０の活性化信号Ｅ、第１プレート信号ＰＬ１、及び第２プレート信号ＰＬ２もＬレベルにある。これにより、初期状態において強誘電体メモリＦＣ１〜ＦＣ４に対し、予定外のデータ書き込みが行われることが抑制されている。

【0030】

データ書き込みモードに移行すると、リセット信号ＲがＬレベルとなり、第１記憶ノードＮ１及び第２記憶ノードＮ２がフローティング状態となる。続いて、インバータ２２の活性化信号ＣがＨレベルとなり、フリップフロップ回路１０からの出力データが、インバータ２２により反転されてラッチ回路３０に入力される。続いて、ラッチ回路３０の活性化信号ＥもＨレベルとなり、ラッチ回路３０が活性化される。これにより、第１記憶ノードＮ１はＨレベルまたはＬレベルのいずれかの信号となり、第２記憶ノードＮ２は第１記憶ノードＮ１と反対の信号となる。以下、第１記憶ノードＮ１（第１端子Ｆ０）がＨレベルにあり、第２記憶ノードＮ２（第２端子Ｆ１）がＬレベルにある状態を「０」状態と称する。また、第１記憶ノードＮ１（第１端子Ｆ０）がＬレベルにあり、第２記憶ノードＮ２（第２端子Ｆ１）がＨレベルにある状態を「１」状態と称する。

【0031】

ラッチ回路３０がラッチ回路３０の活性化信号Ｅにより活性化した後、第１プレート信号ＰＬ１及び第２プレート信号ＰＬ２がＨレベルとなり、一定時間経過後に再びＬレベルとなる。これにより、第１記憶ノードＮ１及び第２記憶ノードＮ２の信号に応じて、強誘電体メモリＦＣ１〜ＦＣ４の分極状態が変化し、データが書き込まれる。例えば、ラッチ回路３０が「０」状態の場合、強誘電体メモリＦＣ１〜ＦＣ４は図４に示すような分極状態となる。ラッチ回路３０が「１」状態の場合は、強誘電体メモリＦＣ１〜ＦＣ４の分極状態は図４の反対となる（図示せず）。

【0032】

図６は、「０」状態の読み出し動作を示すタイミングチャートである。初期状態においては、書き込み動作時と同様に、リセット信号はＨレベル、その他の信号はＬレベルとなっている。また、データ読み出し時においては、インバータ２２の活性化信号Ｃは活性化されずＬレベルに維持される。最初に、リセット信号ＲがＬレベルに変化した後、第１プレート信号ＰＬ１が一定時間の間Ｈレベルに変化する。そして、第１プレート信号ＰＬ１がＨレベルにある間に、ラッチ回路３０の活性化信号ＥがＨレベルに変化する。

【0033】

第１プレート信号ＰＬ１がＨレベルに立ち上がると、第１記憶ノードＮ１及び第２記憶ノードＮ２に対し、強誘電体メモリＦＣ１及びＦＣ３を介して電流が供給される。高電源の第１プレート線ＰＬ１からみて、反転状態にある強誘電体に接続されたノードの電位は早く上昇し、非反転状態にある強誘電体に接続されたノードの電位は遅く上昇する。従って、図４に示す分極状態の場合、第１記憶ノードＮ１の電位は、第２記憶ノードＮ２の電位より早く上昇する。この状態で活性化信号Ｅを駆動してラッチ回路３０を活性化させると、第１記憶ノードＮ１はＨレベル、第２記憶ノードＮ２はＬレベルに信号レベルが増幅される。従って、図６に示すように、第１端子Ｆ０の信号レベルはＨ、第２端子Ｆ１の信号レベルはＬとなり、「０」状態が読み出される。

【0034】

次に、第１プレート信号ＰＬ１がＬレベルに変化すると、それを受けて第２プレート信号ＰＬ２がＨレベルに立ち上がる。これにより、強誘電体メモリＦＣ１〜ＦＣ４に対し、直前のデータ書き込み時と同じ方向の電圧が印加され、データ読み出し時において破壊されたデータがある場合は元通りに上書き（再書き込み）される。

【0035】

図７は、「１」状態の読み出し動作を示すタイミングチャートである。インバータ２２の活性化信号Ｃ、リセット信号Ｒ、ラッチ回路３０の活性化信号Ｅ、第１プレート信号ＰＬ１、及び第２プレート信号ＰＬ２の動作波形は、「０」読み出しの場合（図６）と同様である。

【0036】

「１」読み出しの場合、強誘電体メモリＦＣ１〜ＦＣ４は、図４に示す分極状態と反対の状態にあるため、第２記憶ノードＮ２の電位は、第１記憶ノードＮ１の電位より早く上昇する。この状態で活性化信号Ｅを駆動してラッチ回路３０を活性化させると、第１記憶ノードＮ１はＬレベル、第２記憶ノードＮ２はＨレベルに信号レベルが増幅される。従って、図７に示すように、第１端子Ｆ０の信号レベルはＬ、第２端子Ｆ１の信号レベルはＨとなり、「１」状態が読み出される。次に、第１プレート信号ＰＬ１がＬレベルに変化すると、それを受けて第２プレート信号ＰＬ２がＨレベルに立ち上がり、データの再書き込みが行われる。

【0037】

強誘電体メモリＦＣ１〜ＦＣ４からラッチ回路３０に読み出されたデータ（「０」状態または「１」状態のいずれか）は、フリップフロップ回路１０のリセット用端子に供給される。「０」状態の場合、フリップフロップ回路１０のプリセット端子ＰＲにはＨレベルの信号が、クリア端子ＣＬにはＬレベルの信号がそれぞれ供給され、プリセット端子ＰＲが活性化する。これにより、フリップフロップ回路１０はＬレベルの信号「０」を出力する。一方、「１」状態の場合、フリップフロップ回路１０のプリセット端子ＰＲにはＬレベルの信号が、クリア端子ＣＬにはＨレベルの信号がそれぞれ供給され、クリア端子ＣＬが活性化する。これにより、フリップフロップ回路１０はＨレベルの信号「１」を出力する。

【0038】

以上のように、実施例１に係る半導体装置１００は、不揮発性記憶機能を有するフリップフロップ回路１０を備えている。半導体装置１００は、フリップフロップ回路１０及び不揮発性メモリ回路２０を１組とした１ビット分のデータ記憶回路を複数備えている。

【0039】

図８は、不揮発性メモリ回路２０のレイアウトを示す図である。強誘電体メモリセルＦＣが、複数の強誘電体形成領域４０のそれぞれに複数形成されている。２つの強誘電体形成領域４０の間には、Ｎチャネル型トランジスタの形成領域（Ｎｃｈ−ＴＲ部４２）及びＰチャネル型トランジスタの形成領域（Ｐｃｈ−ＴＲ部４４）のいずれかが交互に形成されている。Ｎｃｈ−ＴＲ部４２及びＰｃｈ−ＴＲ部４４に形成されるトランジスタは、ラッチ回路３０を構成するトランジスタである。すなわち、図示するように、強誘電体メモリセルＦＣ及びラッチ回路３０を含む不揮発性メモリ回路２０が、アレイ状に複数配置されている。強誘電体メモリセルＦＣ及びラッチ回路３０がアレイ状に配置された領域（図の符号４５）の外側には、ダミーセルＤＣが当該領域を囲むように形成されている（図の符号４６）。

【0040】

実施例１では、複数ビット分（例えば、数キロバイト〜数メガバイト分）の不揮発性メモリ回路２０に含まれる強誘電体メモリセルＦＣ及びラッチ回路３０がアレイ状に配置されており、回路面積が全体として低減されている。また、図３に示した例と異なり、ダミーセルＤＣが複数の不揮発性メモリ回路２０により共有されているため、同一ビット数当たりのダミーセルの数は少なくなっている。

【0041】

図９は、実施例１に係る半導体装置の構成の比較を示す図である。図９（ａ）は比較例の構成を、図９（ｂ）は実施例１の構成を模式的に示す。図９（ａ）に示すように、比較例に係る半導体装置７０では、半導体チップ５０内に、フリップフロップ回路１０を含む各種の論理回路が互いに接続されて配置された論理領域５２が設けられている。また、図９（ｂ）に示すように、実施例１に係る半導体装置１００では、半導体チップ５０内における論理領域５２の外側に、複数の不揮発性メモリ回路２０が配置される不揮発性記憶領域５４が設けられている。不揮発性メモリ回路２０は、論理領域５２内の論理回路には含まれていない。

【0042】

図９（ａ）では、強誘電体メモリセルＦＣがフリップフロップ回路０の内部に設けられているため、フリップフロップ回路１０の回路面積は大きくなってしまう。また、フリップフロップ回路１０が配置される論理領域５２の面積も大きくなり、複数のフリップフロップ回路１０同士を接続する配線６０も長くなるため、動作速度が低下してしまう。

【0043】

これに対し、実施例１では、フリップフロップ回路１０が強誘電体メモリセルＦＣを含まない（強誘電体メモリセルＦＣを含む不揮発性メモリ回路２０が、フリップフロップ回路１０の周辺に設けられている）。このため、フリップフロップ回路１０の回路面積は比較例と比べて小さい。従って、論理領域５２の面積も比較例と比べて小さくなる。また、不揮発性記憶領域５４において、前述のようにダミーセルＤＣを複数の不揮発性メモリ回路２０で共有しているため、ダミーセルＤＣの数が比較例と比べて少なくなっている。以上のことから、実施例１に係る半導体装置１００では、比較例に比べて全体としての回路面積を低減することができる。

【0044】

また、実施例１に係る半導体装置１００によれば、フリップフロップ回路１０の回路面積が比較例よりも小さいため、フリップフロップ回路１０を含む複数の論理回路同士を接続する配線６０の長さを、比較例より短くすることができる。従って、比較例に比べて配線遅延による信号伝達速度の低下の影響を抑制し、動作速度を向上させることができる。以上のように、実施例１に係る半導体装置によれば、回路面積の低減及び動作速度の向上を図ることができる。

【0045】

実施例１の構成は、論理領域５２の論理回路をスタンダードセルにより形成し、自動配置配線を用いて半導体装置１００を作成する場合に特に好適である。自動配置配線では、配線のレイアウトが自動的に決定されてしまうため、論理回路間の配線の長さを短くするためには、個々の論理回路の回路面積を小さくすることが好ましいためである。不揮発性記憶領域５４は、スタンダードセルにより形成されず、ハードマクロ等によって形成されていてもよい。

【0046】

実施例１において、フリップフロップ回路１０は、１ビットの情報を一時的に記憶可能な揮発性のデータ保持回路の一例である。データ保持回路は、上記の機能を有するものであれば、本実施例の具体的構成に限定されるものではない。

【0047】

実施例１において、不揮発性メモリ回路２０に含まれるラッチ回路３０は、不揮発性メモリＦＣ１〜ＦＣ４に対する書き込み回路及び読み出し回路の２つの役割を兼ね備えている。書き込み回路としてのラッチ回路３０は、プレート線（ＰＬ１、ＰＬ２）の電位変化に応じて、データ保持回路としてのフリップフロップ回路１０から出力されたデータを、強誘電体メモリセルＦＣ１〜ＦＣ４に書き込む。読み出し回路としてのラッチ回路３０は、プレート線（ＰＬ１、ＰＬ２）の電位変化に応じて、強誘電体メモリセルＦＣ１〜ＦＣ４からデータを読み出し、データ保持回路としてのフリップフロップ回路１０に出力する。このとき、ラッチ回路３０は、不揮発性メモリＦＣ１〜ＦＣ４に記憶されたデータに基づく記憶ノードの電位変化を、ＨレベルまたはＬレベルの信号のいずれかに増幅して出力する。これにより、不揮発性メモリ回路２０からフリップフロップ回路１０への信号伝達時における、配線容量に基づくノイズ等の影響を抑制することができ、不揮発性記憶領域５４を論理領域５２の外側に形成することが容易となる。なお、本実施例では、不揮発性メモリＦＣ１〜ＦＣ４として強誘電体メモリを用いる例について説明したが、これ以外の不揮発性メモリを用いてもよい。

【0048】

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形及び変更が可能である。

【符号の説明】

【0049】

１０ フリップフロップ回路
２０ 不揮発性メモリ回路
３０ ラッチ回路
５０ 半導体チップ
５２ 論理領域
５４ 不揮発性記憶領域
１００ 半導体装置
ＦＣ 強誘電体メモリセル
ＤＣ ダミーセル

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】