(58)【調査した分野】(Int.Cl.,DB名)
前記抵抗部はITO(indium tin oxide)またはIZO(indium zinc oxide)を含むことを特徴とする請求項1に記載の液晶表示装置。
前記ファン−アウト部上に形成されており、前記第1基板と前記第2基板とを結合させるシーラントをさらに含むことを特徴とする請求項1から5のいずれかに記載の液晶表示装置。
前記画素電極は互いに分離されている第1画素電極および第2画素電極を含み、前記第1画素電極と前記第2画素電極には互いに異なる画素電圧が印加されることを特徴とする請求項9に記載の液晶表示装置。
前記薄膜トランジスタは、前記第1画素電極に接続されている第1薄膜トランジスタと、前記第2画素電極に接続されている第2薄膜トランジスタとを含むことを特徴とする請求項11に記載の液晶表示装置。
【発明を実施するための最良の形態】
【0033】
以下、添付された図面を参照して本発明をさらに詳しく説明する。以下で、ある膜(層)が他の膜(層)の‘上部’に形成されて(位置して)いるということは、2つの膜(層)が接している場合だけでなく、2つの膜(層)の間に他の膜(層)が存在する場合も含む。
【0034】
図1乃至
図3を参照して本発明による液晶表示装置を説明する。
【0035】
液晶表示装置1は、薄膜トランジスタTが形成されている第1基板100、第1基板100と対向する第2基板200、両基板100、200の間に位置する液晶層300、および両基板100、200を接合させるシーラント400を含む。
【0036】
第1基板100は表示領域と、表示領域を囲む非表示領域とに分かれる。表示領域のゲート線121は非表示領域のファン−アウト部123を通じてゲートパッド124と接続される。
【0037】
まず、第1基板100について説明する。
【0038】
第1絶縁基板111の上にゲート配線が形成されている。ゲート配線は金属単一層または多重層であり得る。ゲート配線は表示領域内に位置し横手方向にのびているゲート線121、ゲート線121で接続されているゲート電極122、ゲート線121から非表示領域に延長されているファン−アウト部123、およびファン−アウト部123の端部に接続されているゲートパッド124、そしてゲート線121と平行して延長されている保持電極線125を含む。
【0039】
ゲートパッド124はゲート駆動部(図示せず)に接続されて、ゲート信号の印加を受ける。ゲートパッド124はゲート線121に比べて幅が広く形成されている。
【0040】
第1絶縁基板111の上にはシリコン窒化物(SiNx)などで形成されるゲート絶縁膜131がゲート配線を覆っている。
【0041】
ゲート電極122のゲート絶縁膜131の上部には非晶質シリコンなどの半導体からなる半導体層132が形成されており、半導体層132の上部にはシリサイドまたはn型不純物が高濃度にドーピングされているn+水素化非晶質シリコンなどの物質で形成された抵抗接触層133が形成されている。ソース電極142とドレイン電極143の間のチャンネル部では抵抗接触層133が除去されている。
【0042】
抵抗接触層133およびゲート絶縁膜131の上にはデータ配線が形成されている。データ配線も金属層からなる単一層または多重層であり得る。データ配線は図示縦手方向に形成されゲート線121と交差して画素を形成するデータ線141、データ線141の分枝であり抵抗接触層133の上部まで延長されているソース電極142、ソース電極142と分離されておりソース電極142の反対側の抵抗接触層133の上部に形成されているドレイン電極143、データ線141から非表示領域に延長されたファン−アウト部144、およびファン−アウト部144の端部に接続されているデータパッド145を含む。
【0043】
データパッド145はデータ駆動部(図示せず)に接続されて、データ駆動信号の印加を受ける。データパッド145はデータ線141に比べて幅が広く形成されている。
【0044】
データ配線およびこれらが覆っていない半導体層132の上部には保護膜151が形成されている。保護膜151にはドレイン電極143を露出させる接触孔152が形成されている。
図7および
図8を見れば、保護膜151には接触孔153、154、155がさらに形成されており、この部分にはゲート絶縁膜131も共に除去されている。
【0045】
保護膜151の上部には画素電極161が形成されている。画素電極161は通常ITO(indium tin oxide)またはIZO(indium zinc oxide)などの透明な導電物質で形成される。画素電極161は接触孔152を通じてドレイン電極143と接続されている。画素電極161には画素電極切開パターン166が形成されている。
【0046】
画素電極161の画素電極切開パターン166は後述の共通電極切開パターン252と共に液晶層300を多数の領域に分割する。
【0047】
次いで、第2基板200について説明する。
【0048】
第2絶縁基板211の上にブラックマトリックス221が形成されている。ブラックマトリックス221は一般に赤色、緑色および青色フィルターの間を区分し、第1基板100に位置する薄膜トランジスタへの直接的な光照射を遮断する役割を果たす。ブラックマトリックス221は通常、黒色顔料が添加された感光性有機物質で形成されている。前記黒色顔料としてはカーボンブラックやチタニウムオキシドなどを使用する。
【0049】
カラーフィルター231はブラックマトリックス221を境界にして、赤色、緑色および青色フィルターが繰り返されて形成される。カラーフィルター231はバックライトユニット(図示せず)から照射されて液晶層300を通過した光に色を付与する役割を果たす。カラーフィルター231は通常、感光性有機物質で形成されている。
【0050】
カラーフィルター231とカラーフィルター231が覆っていないブラックマトリックス221の上部にはオーバーコート層241が形成されている。オーバーコート層241はカラーフィルター231を平坦化し、カラーフィルター231を保護する役割を果たす。オーバーコート層241は感光性アクリル系樹脂であり得る。
【0051】
オーバーコート層241の上部には共通電極251が形成されている。共通電極251はITO(indium tin oxide)またはIZO(indium zinc oxide)などの透明な導電物質で形成される。共通電極251は薄膜トランジスタ基板の画素電極161と共に液晶層300に直接に電圧を印加する。
【0052】
共通電極251には共通電極切開パターン252が形成されている。共通電極切開パターン252は画素電極161の画素電極切開パターン166と共に液晶層300を多数の領域に分ける役割を果たす。
【0053】
画素電極切開パターン166と共通電極切開パターン252は実施形態に限定されず多様な形状に形成されることができる。他の実施形態では切開パターン166、252の代わりに突起部が形成されて液晶層300を多数の領域に分けることができる。
【0054】
第1基板100と第2基板200の間には液晶層300が位置する。液晶層300はVA(vertically aligned)モードであって、液晶分子は電圧が加えられていない状態では長手方向が垂直をなしている。電圧が加えられると液晶分子は誘電率異方性が陰であるため電場に対して垂直方向に配向する。
【0055】
しかし、切開パターン166、252が形成されていなければ、液晶分子は配向する方位角が決定されず多様な方向に無秩序に配列するようになり、配向方向の異なる境界面で回位線(disclination line)が発生する。切開パターン166、252は液晶層300に電圧がかかる時、フリンジフィールドを形成して液晶配向の方位角を決定する。また、液晶層300は切開パターン166、252の配置によって多重領域に分けられる。
【0056】
第1実施形態による液晶表示装置1はノーマリブラック(normally black)モードであって、画素電圧による透過率は
図4の通りである。
図4のC部分に示した低階調での透過率変化はTN(twisted nematic)液晶と比較して約3倍程度急激である。
【0057】
以上で説明した液晶表示装置1において、ゲート線121は端部に接続されているゲートパッド124を通じてゲート信号の印加を受ける。ゲート線121の抵抗によってゲートパッド124に隣接した薄膜トランジスタT、つまり、左側の薄膜トランジスタTには遅延の少ないゲート信号が印加される。反面、ゲートパッド123から遠い薄膜トランジスタT、つまり、右側の薄膜トランジスタTには多く遅延されたゲート信号が印加される。
【0058】
ゲート信号遅延の差による画面輝度の変化を
図5乃至
図6cを参照して説明する。
【0059】
キックバック電圧Vkbは次のように式1で表現される。
【0060】
Vkb=(Von−Voff)*Cp/(Clc+Cst+Cp)[式1]
ここで、
図3および
図5のように、Cpはゲート電極とソース電極の間の寄生容量Cgs+ゲート電極とドレイン電極の間の寄生容量Cgd、Clcは液晶容量、Cstは保存容量、Vonはゲートオン電圧、Voffはゲートオフ電圧を示す。
【0061】
ゲート信号の遅延が大きいとゲートオン電圧の印加が不良になってキックバック電圧は小さくなり、ポジティブ画素電圧が印加される時よりネガティブ画素電圧が印加される時にキックバック電圧はさらに大きくなる。
【0062】
図6Aおよび
図6Bはそれぞれゲート信号の遅延の小さい表示領域左側の画素とゲート信号の遅延の大きい表示領域右側の画素を対象にキックバック電圧を示したものである。
【0063】
図6Aに示す左側画素の場合、ポジティブ画素電圧印加時のキックバック電圧は1Vであり、ネガティブ画素電圧印加時のキックバック電圧は1.2Vである。
図8Bに示す右側画素の場合、ポジティブ画素電圧印加時とネガティブ画素電圧印加時ともキックバック電圧は0.8Vである。
【0064】
したがって、左側画素の場合が最終的に画素に残るようになる平均(root mean square)画素電圧がさらに大きくなり、画面は左側画素に該当する部分がさらに明るく認識される。
【0065】
図6Cを見れば、ゲートパッド124に近く行くほどゲート信号遅延が小さくキックバック電圧Vkbは大きくなる。反面、ゲートパッド124から遠くなるほどゲート信号遅延は大きくなりキックバック電圧Vkbは小さくなる。したがって、左側画素が右側画素に比べて平均(root mean square)画素電圧がさらに大きくなって明るくなる。
【0066】
以上のように画面左右の輝度が異なるようになり、これによって横線が認識される問題が発生する。このような問題はゲート線121の長さが長くゲート信号遅延が大きく発生する大型液晶表示装置でさらに深刻になる。
【0067】
本発明の第1実施形態ではこのようにゲート遅延差による問題をゲート線121とゲートパッド124の間に抵抗部163を形成させることによって解決する。
【0068】
図7乃至
図9を参照して抵抗部163について説明する。
【0069】
抵抗部163は非表示領域でファン−アウト部123とゲート線121の間に位置する。抵抗部163は画素電極161と同一層で形成されており、ファン−アウト部123と接続される第1部分163a、ゲート線121と接続される第2部分163b、および第1部分163aと第2部分163bの間に位置する第3部分163cを含む。
【0070】
第1部分163aは接触孔154を通じてファン−アウト部123と接触し、第2部分163bは接触孔155を通じてゲート線121と接触する。
【0071】
接触孔153によって露出されたゲートパッド124は画素電極161(
図2参照)と同一層で形成された接触部材162が覆っている。
【0072】
抵抗部163はITO、IZOなどで形成され、これら物質はゲート線121をなす金属物質に比べて抵抗が大きい。抵抗の大きい抵抗部163によってゲート信号は表示領域に入る前に
図9のように既に遅延が発生する。
【0073】
したがって、ゲート信号の遅延の変化幅とキックバック電圧Vkbの変化幅が減少する。また、表示領域左右での輝度差も減少する。
【0074】
ゲート線121の総抵抗は通常4000Ω〜7000Ωであり、抵抗部163の総抵抗はゲート線121の総抵抗の10%〜50%であり得る。抵抗部163の抵抗値は抵抗部163の厚さ、幅および長さを調節して変化させることができる。
【0075】
抵抗部163の抵抗値はゲート遅延変化が100%内で変化するように、つまり、表示領域最右側画素のゲート遅延値が表示領域最左側画素のゲート遅延値の2倍以内になるように決められるのが好ましい。
【0076】
一方、ゲート線121とゲートパッド124の距離は多様であるが、これによってゲート線121とゲートパッド124の間の抵抗が変わって、輝度が変わるという問題がある。
【0077】
抵抗部163の第3部分163cの長さは該当するゲート線121とゲートパッド124の距離に反比例するように形成されている。これによって、ゲート線121とゲートパッド124の距離差による輝度の不均一が減少する。
【0078】
シーラント400はファン−アウト部123の上に位置し、抵抗部163はシーラント400内に位置する。抵抗部163が外部に露出されていないため、抵抗部163が腐食されるという問題は発生しない。
【0079】
製造過程では外部から流入する静電気が薄膜トランジスタTなどを損傷する問題が発生する。第1実施形態によればゲートパッド124を通じて流入した静電気は抵抗の大きい抵抗部163である程度消滅して、静電気による問題が減少する。
【0080】
他の実施形態で抵抗部163は画素電極161とは別途に、ゲート線121より抵抗の高い他の物質で形成することができる。他の実施形態で、抵抗部163の形態は全て同一であり、ゲート線121とゲートパッド124の間の距離差はファン−アウト部123など他の部分の形態を変更して解決することができる。
【0081】
以下、輝度の不均一を調節するためにゲート信号遅延を調節した理由について説明する。
【0082】
図10は表示領域でのゲート信号遅延値による輝度の偏差率を示している。輝度の偏差率は(表示領域左側の輝度−表示領域中央部分の輝度)/表示領域中央部分の輝度*100であって、数値が大きいと輝度差が大きいことを示す。
【0083】
図10を見れば、ゲート信号遅延値が約43%増加(2.55μsから3.67μs)する場合、輝度の偏差率は約64%増加(30.6%から50.3%)する。
【0084】
図11はキックバック電圧に比例するCp/(Clc+Cst+Cp)による輝度の偏差率を示している。
図11を見れば、Cp/(Clc+Cst+Cp)が24%増加(0.037から0.046)する場合、輝度の偏差率は約26.4%(35.6%から45%)増加することがわかる。
【0085】
以上、
図10および
図11から輝度の不均一を改善するためにはゲート信号遅延値を調節することが効果的であることが確認できる。
【0086】
ゲート信号遅延と画素電圧は非表示領域での抵抗、つまり、ゲートパッドからゲート線までの抵抗によって変化する。これを
図12および
図13を参照して説明する。
【0087】
図12および
図13で非表示領域での抵抗は1/6kΩ、1/3kΩ、1/2kΩ、2/3kΩの4種類の値を有する。0kΩで表示されたデータは抵抗部が存在せず、ゲート線とゲートパッドが一体に形成された場合である。
【0088】
図12を見れば、非表示領域の抵抗が大きくなるほど、ゲート信号遅延値は全体的に大きくなることが分かる。一方、非表示領域抵抗が大きくなるほど、右側ゲート信号遅延値/左側ゲート信号遅延値が減少する。
【0089】
つまり、0kΩの場合、右側ゲート信号遅延値/左側ゲート信号遅延値は6.53(4.18/0.64)である反面、2/3kΩの場合、右側ゲート信号遅延値/左側ゲート信号遅延値は1.77(8.12/4.57)である。
【0090】
図13を見れば、非表示領域抵抗が大きくなるほど、画素電圧は全体的に小さくなることが分かる。一方、抵抗部の抵抗が大きくなるほど、左側画素電圧/右側画素電圧が減少する。つまり、0kΩの場合、左側画素電圧/右側画素電圧は1.028(3.3/3.21)である反面、2/3kΩの場合、左側画素電圧/右側画素電圧は1.012(3.19/3.15)である。
【0091】
図12と
図13から、非表示領域抵抗を増加させると、ゲート信号遅延と画素電圧の左側表示領域と右側表示領域での差を減少させることができることが分かる。ただし、非表示領域抵抗が大きくなればゲート信号の伝達が難しくなるので、非表示領域抵抗はゲート本線121の総抵抗などを勘案して決定されなければならない。
【0092】
以下、
図14および
図15を参照して第2実施形態について説明する。
図14は
図1のB部分に該当する回路図である。
【0093】
一方、
図14を見れば、抵抗部163の外郭にはゲート外郭部と共通電圧線146に電気的に接続されている静電ダイオード170が形成されている。製造過程でゲートパッド124を通じて静電気が流入すれば抵抗の大きい抵抗部163が破損して断線が発生する恐れがある。静電ダイオード170は流入される静電気を分散させて抵抗部163の破損を防止する。ここでゲート外郭部はゲート本線121に接続されているゲート配線中の抵抗部163の外郭に位置する部分であってゲートパッド124とファン−アウト部123を含む。
【0094】
静電ダイオード170は薄膜トランジスタの形態を有し、第1静電ダイオード171と第2静電ダイオード172を含む。第1静電ダイオード171はゲート外郭部から共通電圧線146にのみ電流が流れるように形成されており、第2静電ダイオード172は共通電圧線146からゲート外郭部にのみ電流が流れるように形成されている。
【0095】
静電ダイオード170の機能を見れば、外部から流入した静電気は第1静電ダイオード171を通じて共通電圧線146に流れ、共通電圧線146に流入した静電気は再び第2静電ダイオード172を通じてゲート外郭部に流れる。この過程を繰り返しながら静電気は分散されて抵抗部163の破損が防止される。
【0096】
図15を参照して静電ダイオード170の構成を詳しく説明する。静電ダイオード170において共通電圧線146は静電バーの役割を果たす。
【0097】
第1ダイオード171では、制御端1711と入力端1712はゲート外郭部に接続されており、出力端1713は共通電圧線146に接続されている。ブリッジ1714は入力端1712とゲート外郭部を接続する。ゲート外郭部に静電気が入力されると、ゲート外郭部に接続された制御端1711がオンされ、静電気は出力端1713に接続された共通電圧線146に流れる。
【0098】
第2ダイオード172では、制御端1721と入力端1722は共通電圧線146に接続されており、出力端1723はゲート外郭部に接続されている。ブリッジ1724は共通電圧線146と制御端1721を接続し、ブリッジ1725は出力端1723とゲート外郭部を接続する。ゲート外郭部に静電気が入力されると、ゲート外郭部にブリッジ1724を通じて接続された制御端1721がオンされ、静電気は出力端1723に接続されたブリッジ1725を通じて再びゲート外郭部に流れる。
【0099】
他の実施形態で静電ダイオード170は第2静電ダイオード172を設けずに、第1静電ダイオード171のみからなることができる。この場合、ゲート外郭部を通じて入力された静電気は共通電圧線146に分散される。
【0100】
以下、
図16および
図17を参照して第3実施形態について説明する。
【0101】
第3実施形態によればゲートパッド164とファン−アウト部165は抵抗部163と一体に形成されており、ITOまたはIZOで形成される。抵抗部163はゲート本線121と接触孔156を通じて接続される。第3実施形態ではゲートパッド164とファン−アウト部165も第1実施形態の抵抗部163と同様な役割を果たす。
【0102】
第1実施形態と同様に抵抗部163は該当するゲート本線121とゲートパッド164の距離に反比例するように形成されている。これによって、ゲート本線121とゲートパッド164の距離差による輝度の不均一が減少する。
【0103】
他の実施形態では抵抗部163は設けずに、ファン−アウト部165のみをITOまたはIZOで形成してゲート信号を遅延させることができる。
【0104】
図18乃至
図20を参照して第4実施形態を説明する。
【0105】
図18を見れば、薄膜トランジスタTに2つの液晶容量C
LC1、C
LC2が接続されている。第1液晶容量C
LC1は第1画素電極PE1と共通電極CEの間に形成され、第1画素電極PE1は薄膜トランジスタTに直接に接続されている。第2液晶容量C
LC2は第2画素電極PE2と共通電極CEの間に形成され、第2画素電極PE2は結合容量C
CPを経て間接的に薄膜トランジスタTと接続されている。
【0106】
ここで、第1画素電極PE1と第2画素電極PE2は互いに分離されている。
【0107】
第4実施形態によれば視認性が向上する。これを、
図19を参照して説明する。
【0108】
第1画素電極PE1には薄膜トランジスタTを通じてデータ信号が正常に印加される。反面、第2画素電極PE2は薄膜トランジスタTから直接的にデータ信号を受けず、第2画素電極PE2と薄膜トランジスタTの間の絶縁膜に結合容量C
CPによって信号の印加を受ける。したがって、第2画素電極PE2には第1画素電極PE1に比べて弱い信号が印加されて、第1画素電極PE1に該当する画素領域の輝度と第2画素電極PE2に該当する画素領域の輝度が異なるようになる。第2画素電極PE2に印加される電圧は第1画素電極PE1に印加される電圧の50%〜90%である。
【0109】
このように一つの画素内にガンマカーブの異なる複数の領域が存在する。これによって、正面と側面の輝度およびカラーが互いに補償されて、側面視認性が向上する。
【0110】
図20を見れば、画素電極161は画素電極分離パターン167によって互いに分離された第1画素電極161aと第2画素電極161bを含む。第2画素電極161bは梯形であり、3面が第1画素電極161aで囲まれている。第1画素電極161aと第2画素電極161bには各々画素電極分離パターン167と並んだ画素電極切開パターン166が形成されている。
【0111】
ドレイン電極143は、第1画素電極161aと接続されて第1画素電極161aに直接に電気信号を印加する第1ドレイン電極143aと、第2画素電極161bの下部に延長されている第2ドレイン電極143bとを含む。第2ドレイン電極143bは第2画素電極161bと共に結合容量Ccpを形成する。
【0112】
画素電極分離パターン167と画素電極切開パターン166は共通電極切開パターン252と共に液晶層300を多数の領域に分割する。
【0113】
一方、保持電極線125は画素電極161の周縁に沿って形成されており、上下部の保持電極線125は接触孔157とブリッジ電極168を通じて互いに接続されている。
【0114】
図21を参照して本発明の第5実施形態を説明する。
【0115】
画素電極161は全体的に四角形形状であり、データ線141の延長方向に長く形成されている。画素電極161は上下に対称形状を有している。
【0116】
画素電極161は画素電極分離パターン167によって互いに分離されている第1画素電極161aと第2画素電極161bを含む。第1画素電極161aは画素の中央部に位置し山カッコ形状をなしている。第2画素電極161bは第1画素電極161aの内部、上部、下部を囲んでいる。第2画素電極161bは第1画素電極161aに比べて広く形成されている。
【0117】
薄膜トランジスタTは、第1画素電極161aに接続されている第1薄膜トランジスタTFT1と、第2画素電極161bに接続されている第2薄膜トランジスタTFT2を含む。
【0118】
各薄膜トランジスタTFT1、TFT2のドレイン電極143(
図20参照)は画素電極161と重なって保存容量Cstを形成する役割を果たし、保存容量はドレイン電極143と画素電極161の重畳面積に比例する。
【0119】
第5実施形態では独立した薄膜トランジスタTFT1、TFT2を利用して各画素電極161a、161bに互いに異なる画素電圧を印加することができる。第4実施形態での視認性改善原理は第3実施形態と同一であり、反復説明になるので省略する。
【0120】
以上で説明した第4実施形態と第5実施形態において非表示領域の構成は第1実施形態乃至第3実施形態のうちのいずれか一つによる。
【0121】
一方、第4実施形態と第5実施形態では画素電極161が分けられていて、液晶容量Clcと保存容量Cstが小さい。これによって、キックバック電圧Vkbが大きくなって(式1参照)輝度差がさらに問題になる。したがって、第4実施形態と第5実施形態の場合には抵抗部を利用したゲート信号遅延の均一化がさらに必要である。
【0122】
本発明のいくつかの実施形態が図示されて説明されたが、本発明の属する技術分野における通常の知識を有する当業者であれば、本発明の原則や精神から外れずに本実施形態を変形できることが分かる。本発明の範囲は添付された請求項とその均等物によって決められる。