(58)【調査した分野】(Int.Cl.,DB名)
【発明を実施するための形態】
【0011】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
【0012】
図1は、本発明の好ましい実施の形態による半導体装置10の構成を示すブロック図である。
【0013】
本実施形態による半導体装置10はDRAMであり、
図1に示すようにメモリセルアレイ11を備えている。メモリセルアレイ11には、互いに交差する複数のワード線WLと複数のビット線BLが設けられており、その交点にメモリセルMCが配置されている。ワード線WLの選択はロウデコーダ12によって行われ、ビット線BLの選択はカラムデコーダ13によって行われる。ビット線BLは、センス回路14内の対応するセンスアンプSAにそれぞれ接続されており、カラムデコーダ13により選択されたビット線BLは、センスアンプSAを介してアンプ回路15に接続される。
【0014】
ロウデコーダ12及びカラムデコーダ13の動作は、アクセス制御回路20によって制御される。アクセス制御回路20は、アドレス端子21及びコマンド端子22を介してそれぞれ外部から供給されるアドレス信号ADD及びコマンド信号CMDを、クロック端子24から入力される外部クロックに同期して受け取り、これらアドレス信号ADD及びコマンド信号CMDに基づいてロウデコーダ12及びカラムデコーダ13を制御する。また、アクセス制御回路20は、アンプ回路15の動作も制御する。
【0015】
具体的には、コマンド信号CMDがアクティブ動作を示している場合には、アドレス信号ADDはロウデコーダ12に供給される。ロウデコーダ12は、これに応答してアドレス信号ADDが示すワード線WLを選択し、これにより、対応するメモリセルMCがそれぞれビット線BLに接続される。また、コマンド信号CMDがリード動作又はライト動作を示している場合には、アドレス信号ADDはカラムデコーダ13に供給される。カラムデコーダ13は、これに応答してアドレス信号ADDが示すビット線BLをアンプ回路15に接続する。コマンド信号CMDがリード動作を示している場合には、メモリセルアレイ11からセンスアンプSAを介してリードデータDQが読み出され、アンプ回路15及び入出力回路16を通って、データ端子25から外部に出力される。一方、コマンド信号CMDがライト動作を示している場合には、外部からデータ端子25を介してライトデータDQが供給され、入出力回路16、アンプ回路15、及びセンスアンプSAを通って、メモリセルMCに書き込まれる。
【0016】
アクセス制御回路20は、クロックイネーブル端子23から入力されるクロックイネーブル信号CKEに応答して、パワーダウン信号PDSを電源回路100とDLL回路7とに供給する。具体的には、クロックイネーブル信号CKEがハイレベルの時には、パワーダウン信号PDSを非活性レベルのロウレベルとして半導体装置10をパワーダウンモードに設定し、クロックイネーブル信号CKEがロウレベルの時には、パワーダウン信号PDSを活性レベルのハイレベルとして半導体装置10を動作状態に設定する。また、アクセス制御回路20は、電源回路100内のVPERD生成回路部2及びVPERI2生成回路部3にそれぞれ含まれる後述のVPERD安定化促進回路50及びVPERI2安定化促進回路55の活性状態と非活性状態を切り換えるための信号であるウエイクアップオフ信号WUOを生成する。アクセス制御回路20は、ウエイクアップオフ信号WUOのレベル(ハイレベル又はロウレベル)を、例えば、自身が備えるモードレジスタ回路MRSやテストモードレジスタ回路TMRSの設定に応じたレベルに設定する。
【0017】
DLL回路7は、入出力回路16によるデータの出力タイミングを、クロック端子24から入力される外部クロックと同期させるための内部クロック信号LCLK1を生成する回路である。生成された内部クロック信号LCLK1はクロックツリー8に供給され、クロックツリー8によって内部クロック信号LCLK2として入出力回路16内の図示しない複数の出力回路に分配される。
【0018】
アクセス制御回路20は、パワーダウン信号PDSの活性レベルと非活性レベルとを切り換えることで、DLL回路7の活性状態と非活性状態を切り換える。具体的には、パワーダウン信号PDSが非活性レベルを取るときには、DLL回路7は動作状態に設定され、パワーダウン信号PDSが活性レベルを取るときには、DLL回路7は非動作状態に設定される。
【0019】
以上の各回路ブロックは、それぞれ所定の内部電圧を動作電源として使用する。これら内部電圧は、
図2に示す電源回路100によって生成される。電源回路100は、電源端子31,32を介してそれぞれ供給される外部電位VDD(第1の外部電源電圧)及び接地電位VSS(第2の外部電源電圧)を受け、これらに基づいて内部電圧VPP,VPERI,VPERI2,VPERD,VARYなどを生成する。なお、本明細書においてVDD,VPP,VPERI,VPERI2,VPERD,VARYとは、当該電圧のレベルを示すほか、接地電位VSSに対する電位差(電圧)をも示す。例えば、「VDD」とは、外部電位VDDの電圧レベルそのものを指すほか、接地電位VSSに対する電位差(電圧)をも示す。VPP,VPERI,VPERI2,VPERD,VARYについても同様である。本実施の形態では、VPP>VDD>VPERI=VPERI2=VPERD=VARY>VSSである。
【0020】
内部電圧VPPは、ロウデコーダ12において用いられる電圧である。ロウデコーダ12は、アドレス信号ADDに基づき選択したワード線WLをVPPレベルに駆動し、これによりメモリセルMCに含まれるセルトランジスタをオンさせる。内部電圧VARYは、センス回路14において用いられる電圧である。センス回路14が活性化すると、ビット線対の一方をVARYレベル、他方をVSSレベルに駆動することにより、読み出されたリードデータの増幅を行う。内部電圧VPERIは、アクセス制御回路20などの大部分の周辺回路の動作電圧として用いられる。周辺回路の動作電圧として外部電位VDDよりも低い内部電圧VPERIを用いることにより、低消費電力化が図られている。
【0021】
また、入出力回路16には、電源端子33,34を介してそれぞれ供給される外部電位VDDQ及び接地電位VSSQを受けて動作する。本実施形態において、外部電位VDDQの電圧レベルはVDDに等しく、外部電位VSSQの電圧レベルはVSSに等しい。このように、入出力回路16に供給される外部電源を他の回路に供給される外部電源と異なる電源端子から供給することで、入出力回路に他の回路の動作で生じるノイズが重畳することを抑制している。
【0022】
内部電圧VPERDは、アクセス制御回路20に含まれるDLL回路7の動作電圧として用いられる。好ましくは、内部電圧VPERDは、DLL回路7に含まれる回路であり、内部クロック信号LCLK1を発生させる回路である遅延回路部の動作電圧として用いられる。また、内部電圧VPERI2は、クロックツリー8の動作電圧として用いられる。DLL回路7及びクロックツリー8に、内部電圧VPERIではなくそれぞれ独自の内部電圧VPERD,VPERI2を供給するのは、電源配線を通じて内部クロック信号LCLK1にノイズが乗ることを防止するためである。
【0023】
図2は、本実施の形態による半導体装置10に含まれる回路ブロックのうち、内部電圧VPERDを生成するVPERD生成回路部2(内部電圧生成回路部)と、その関連ブロックを抜き出して記載したブロック図である。同図に示すように、本実施の形態によるVPERD生成回路部2は、VPERD生成回路2aと、ワンショット信号生成部51(スイッチ制御回路)及びスイッチ52からなるVPERD安定化促進回路50とを備えている。
【0024】
VPERD生成回路2aは、
図2に示すように、外部電位VDDが供給される電源配線(第3の電源配線)と接地電位VSSが供給される接地配線(第2の電源配線)の間に接続され、外部電位VDDから内部電圧VPERDを生成して電源配線L1(第1の電源配線)へ供給する回路である。VPERD生成回路2aには、半導体装置10がパワーダウンモードに入っている場合に活性化し(ハイレベルとなり)、そうでない場合に非活性化する(ロウレベルとなる)パワーダウン信号PDS(所与の起動信号の反転信号)が、アクセス制御回路20から供給されており、VPERD生成回路2aは、このパワーダウン信号PDSの非活性化(起動信号の活性化)に応じて内部電圧VPERDの生成を開始するよう構成される。
【0025】
図3は、VPERD生成回路2aの内部構成を示す回路図である。同図に示すように、VPERD生成回路2aは、P型チャネルMOSトランジスタT1〜T3と、N型チャネルMOSトランジスタT4〜T8とを備えて構成される。
【0026】
トランジスタT1,T2,T4,T5は、差動アンプA1を構成している。トランジスタT4のゲート(制御端子)は差動アンプA1の第1の入力端子IT1を構成しており、図示しない基準電圧発生源から内部電圧VPERDのリファレンス電圧VREF(内部電圧VPERDの目標電圧)の供給を受ける。また、トランジスタT5のゲートは差動アンプA1の第2の入力端子IT2を構成しており、電源配線L1に接続される。トランジスタT4のソース(一方の被制御端子)とトランジスタT5のソースは接続されており、差動アンプA1のコモンソースを構成している。このコモンソースは、トランジスタT7,T8を介して、接地電位VSSが供給される接地配線に接続されている。トランジスタT5のドレイン(他方の被制御端子)は、差動アンプA1の出力端子OT1を構成する。
【0027】
トランジスタT1,T2は、それぞれトランジスタT4,T5のドレインと、外部電位VDDが供給される電源配線との間に接続される。また、トランジスタT1,T2はカレントミラー接続されている。つまり、トランジスタT1のゲートとトランジスタT2のゲートとはノードN1で短絡され、ノードN1はさらにトランジスタT1のドレインと接続されている。ノードN1は、トランジスタT3を介して、外部電位VDDが供給される電源配線にも接続されている。
【0028】
以上の構成により、差動アンプA1は、第2の入力端子IT2の電位が第1の入力端子IT1の電位と等しくなるよう出力端子OT1の電位を制御する。
【0029】
トランジスタT6は、外部電位VDDが供給される電源配線と電源配線L1との間に接続され、電源配線L1に電圧を供給するドライバトランジスタとして機能する。具体的には、トランジスタT6がオン状態にあるときには、電源配線L1にはトランジスタT6を介して外部電位VDDが供給される。一方、トランジスタT6がオフ状態にあるときには、電源配線L1に対する外部電位VDDの供給が停止する。トランジスタT6のゲートは差動アンプA1の出力端子OT1に接続されており、トランジスタT6のオンオフ及びドレイン電流値は出力端子OT1の電位によって制御される。
【0030】
差動アンプA1は、電源配線L1の電位がリファレンス電圧VREFより小さくなると、出力端子OT1の電位を上げ、トランジスタT6をオンさせる。これにより、電源配線L1に外部電位VDDが供給され、電源配線L1の電位が上がる。一方、電源配線L1の電位がリファレンス電圧VREFより大きくなると、差動アンプA1は出力端子OT1の電位を下げ、トランジスタT6をオフさせる。これにより、電源配線L1に対する外部電位VDDの供給が停止し、電源配線L1の電位が下がる。電源配線L1の電位は、おおまかには以上のような原理により、リファレンス電圧VREFと等しい電位に維持される。
【0031】
トランジスタT7,T8は、差動アンプA1のコモンソースと、接地電位VSSが供給される接地配線との間に直列に接続されており、差動アンプA1に電流を供給する電流供給トランジスタとして機能する。つまり、トランジスタT7,T8がオン状態であるとき、差動アンプA1のコモンソースは接地配線と接続され、これによりトランジスタT1,T2に電流が流れる。一方、トランジスタT7,T8がオフ状態であるとき、差動アンプA1のコモンソースは接地配線と切り離され、これによりトランジスタT1,T2には電流が流れなくなる。なお、トランジスタT8には一定電圧BIASが常時供給されており、これによりトランジスタT8は常にオン状態に維持されている。トランジスタT8が設けられているのは、差動アンプA1に流れる直流電流を所定値以下に抑えるためである。
【0032】
トランジスタT7のゲートには、インバータI1を介して、上述したパワーダウン信号PDSの反転信号が供給される。パワーダウン信号PDSの反転信号は、上述したトランジスタT3のゲートにも供給される。これにより、半導体装置10がパワーダウンモードから復帰した場合には、トランジスタT3がオフとなってノードN1が外部電位VDDから切り離される一方、トランジスタT7がオンとなって差動アンプA1に電流が流れ始める。したがって、VPERD生成回路2aによる内部電圧VPERDの生成が開始され、電源配線L1の電位が内部電圧VPERDに引き上げられる。一方、半導体装置10がパワーダウンモードに入った場合には、トランジスタT3がオンとなってノードN1の電位が外部電位VDDに等しくなり、トランジスタT1,T2がオフとなる。また、トランジスタT7がオフとなり、差動アンプA1に流れる電流が止まる。したがって、VPERD生成回路2aによる内部電圧VPERDの生成が停止される。
【0033】
ここで、半導体装置10がパワーダウンモードから復帰すると、VPERD生成回路2aだけでなくDLL回路7も活性化する。そのため、VPERD生成回路2aの活性化直後からDLL回路7において電流の消費が始まるが、動作開始直後のVPERD生成回路2aは安定していないため、電源配線L1の電位は一旦低下する。低下した電位はしばらく後に本来のレベルに戻る。ここで、DLL回路7の電流消費が小さいと、電位の低下の度合いが小さくなって差動アンプA1の出力端子OT1の電位の反応が鈍くなり、出力端子OT1が本来のレベル(目標電圧)に戻るまでに長い時間を要してしまう。
【0034】
より詳しく説明する。トランジスタT1,T2がカレントミラーを構成しているため、トランジスタT1,T2,T4,T5のドレイン電流をそれぞれI
T1,I
T2,I
T4,I
T5とすると、平衡状態ではI
T1:I
T2=I
T4:I
T5が成り立つ。このとき、出力端子OT1の電位は、電源配線L1の電位がリファレンス電圧VREFに等しくなるように制御される。つまり、電源配線L1の電位が低下した場合、トランジスタT5のドレイン電流が絞られ、I
T1:I
T2=I
T4;I
T5のバランスが崩れる。その結果、出力端子OT1の電位が上昇してトランジスタT6のドレイン電流が増加することにより、電源配線L1の電位が上昇することになる。
【0035】
差動アンプA1が平衡状態に戻るにはある程度の時間を要するため、低下した電源配線L1の電位の回復にはある程度の時間がかかる。この時間は、DLL回路7の電流消費量が小さいほど、長くなる。これは、DLL回路7の電流消費量が小さいほど、電源配線L1の電位の低下幅が小さくなって出力端子OT1の電位の上昇幅が小さくなるために、トランジスタT6のドレイン電流の増加量が小さくなることによるものである。半導体装置10では、パワーダウンモードから復帰するとき、VPERD安定化促進回路50によって電源配線L1と接地配線とを一旦短絡させる。つまり、電源配線L1の電位を強制的に一旦大幅に低下させるので、DLL回路7の電流消費量によらず、内部電圧VPERDを短時間で安定化させることができる。以下、VPERD安定化促進回路50について、詳しく説明する。
【0036】
図4は、VPERD安定化促進回路50内のワンショット信号生成部51の内部構成を示す回路図である。同図に示すように、ワンショット信号生成部51は、インバータI2,I3と、遅延回路D1と、NOR回路NO1とを備えて構成される。
【0037】
インバータI2の入力端には上述したパワーダウン信号PDSが供給され、出力端はインバータI3の入力端及び遅延回路D1の入力端に接続される。遅延回路D1は、予め設定された遅延時間T
Dだけ入力信号を遅延させる回路である。遅延時間T
Dは、内部電圧VPERDの安定化時間より短い時間に設定される。インバータI3の出力と遅延回路D1の出力はNOR回路NO1に入力され、したがって、NOR回路NO1の出力信号OSは、パワーダウン信号PDSの立ち下がりエッジに同期して立ち上がり、遅延回路D1の出力信号の立ち上がりエッジに同期して立ち下がる、持続時間T
Dのワンショット信号となる。
【0038】
NOR回路NO1は3入力回路により構成しており、残る1つの入力端には
図1のアクセス制御回路20から供給されるウエイクアップオフ信号WUOが入力される。ウエイクアップオフ信号WUOは、アクセス制御回路内のモードレジスタ回路MRSやテストモードレジスタ回路TMRSの設定に応じて活性化(ハイレベル)又は非活性化(ロウレベル)される信号である。したがって、VPERD安定化促進回路50が不要の場合には、モードレジスタ回路MRSやテストモードレジスタ回路TMRSをウエイクアップオフ信号WUOを非活性とするほうに設定することで、NOR回路NO1の出力信号OSは非活性(ロウレベル)に固定される。言い換えれば、ワンショット信号生成部51によるワンショット信号OSの生成は行われない。
【0039】
図2に戻る。スイッチ52は、電源配線L1と接地電位VSSが供給される接地配線との間に挿入されたN型チャネルMOSトランジスタによって構成される。スイッチ52の制御端子はワンショット信号生成部51の出力端と接続されており、したがって、スイッチ52は、ワンショット信号OSが活性化されている場合(ハイとなっている場合)に導通し、それ以外のときに非導通となる。
【0040】
VPERD安定化促進回路50が以上の構成を有していることにより、電源配線L1は、VPERD生成回路2aの活性化(内部電圧VPERDの生成開始)と同期して、時間T
Dの間だけ接地配線と短絡されることになる。電源配線L1が接地配線と短絡されると、電源配線L1の電位が急激に大幅に低下する一方、この低下によって
図3に示したトランジスタT6に大きなドレイン電流が流れ始め、電源配線L1には大量の電荷が供給され始める。時間T
Dが経過した後には、電源配線L1は接地配線から切り離されるので、こうして供給され始めた大量の電荷によって電源配線L1の電位はすぐにリファレンス電圧VREFに等しい電圧まで戻され、以降は、差動アンプA1の動作により安定して維持されることになる。このように、VPERD生成回路2aの活性化に応じて電源配線L1の電位を一旦急激に大幅に低下させていることから、半導体装置10では、DLL回路7の電流消費量によらず、内部電圧VPERDを短時間で安定化させることが可能になっている。
【0041】
図5は、半導体装置10の各部の電圧を実際に測定した結果を示す図である。同図には、ワンショット信号OS、内部電圧VPERD、差動アンプA1の出力端子OT1(
図3)の電圧、及びノードN1(
図3)の電圧の時間変化を示している。また、同図には、遅延回路D1(
図4)に設定される遅延時間T
Dが0nsec,2nsec,3nsec,4nsecの各場合を示している。遅延時間T
Dが0nsecの場合とは、VPERD安定化促進回路50を用いない場合である。
【0042】
まずVPERD安定化促進回路50を用いない場合の内部電圧VPERDは、
図5に示すように、VPERD生成回路2aが活性化した直後から徐々に低下した後、上昇に転じ、最終的にリファレンス電圧VREFで安定する。
【0043】
これに対し、遅延時間T
Dが2nsec,3nsec,4nsecである場合の内部電圧VPERDは、
図5に示すように、ワンショット信号OSの活性化とともに急激に低下し、ワンショット信号OSの非活性化とともに上昇に転じる。そして、遅延時間T
Dが長いほど早期に、リファレンス電圧VREFと等しい安定状態に達している。
【0044】
出力端子OT1の電位の変化のグラフを見ると明らかなように、遅延時間T
Dが長いほど、出力端子OT1の電位が早期に上昇している。これが、遅延時間T
Dが長いほど早期に、内部電圧VPERDが安定状態に達する理由である。なお、出力端子OT1の電位は、VPERD生成回路2aの活性化後一旦低下しているが、これは、ノードN1の電位が十分に低下るまでに
図5に示すようにある程度の時間がかかり、その間、トランジスタT2がオフ状態となって出力端子OT1に外部電位VDDが供給されないためである。
【0045】
その他、
図5を見ると、出力端子OT1及びノードN1の電位の低下は、ワンショット信号OSの活性化よりも若干遅れて開始している。これは、パワーダウン信号PDSのロジック遅延によるものである。つまり、
図2を参照すると、パワーダウン信号PDSはVPERD生成回路2aとワンショット信号生成部51の両方に供給されているが、実際の伝送経路では、図示していないが、前者の入力側に各種のロジック回路やレベル変換回路が設けられる。これらの回路を通過するために、VPERD生成回路2aには、ワンショット信号生成部51に比べて若干遅れて、パワーダウン信号PDSが供給される。この遅れのために、出力端子OT1及びノードN1の電位の低下が、ワンショット信号OSの活性化よりも若干遅れる結果となっている。このような遅れは必須ではなく、VPERD生成回路2aの活性化(出力端子OT1及びノードN1の電位の低下)とワンショット信号OSの活性化とが同時に発生するようにしてもよいし、ワンショット信号OSの活性化がVPERD生成回路2aの活性化に遅れて発生するようにしてもよい。
【0046】
以上説明したように、本実施の形態による半導体装置10によれば、DLL回路7の電流消費量によらず、内部電圧VPERDを短時間で安定化させることが可能になっている。これにより、半導体装置10では、DLL回路7が生成する内部クロック信号LCLK1のジッタが軽減され、内部クロック信号LCLK2に同期して出力されるリードデータDQのジッタも軽減されている。
【0047】
図6は、本実施の形態の第1の変形例による半導体装置10に備えられるワンショット信号生成部51の内部構成を示す回路図である。同図に示すように、本変形例によるワンショット信号生成部51は、NOR回路NO1に代えて、3入力のNAND回路NA1を有している。また、インバータI3に代え、遅延回路D1とNAND回路NA1の間にインバータI4、NAND回路NA1の出力端にインバータI5がそれぞれ設けられている。本変形例による半導体装置10のその他の構成は、本実施の形態による半導体装置10と同一である。
【0048】
本変形例によるワンショット信号生成部51によっても、本実施の形態によるワンショット信号生成部51と同様なワンショット信号OSを生成することが可能である。
【0049】
図7は、本実施の形態の第2の変形例による半導体装置10に含まれる回路ブロックのうち、内部電圧VPERDを生成するVPERD生成回路2a(内部電圧生成回路)と、その関連ブロックを抜き出して記載したブロック図である。本変形例による半導体装置10は、スイッチ52と接地配線との間に抵抗素子53が挿入されている点で相違する他は、本実施の形態による半導体装置10と同一である。
【0050】
抵抗素子53を挿入したことで、Nチャンネル型トランジスタにより構成されるスイッチ52の製造バラつきによって生ずる貫通電流(電源配線L1から接地配線に向かって流れる電流)のバラつきを抑えることが可能になる。これにより、強制的に低下させる際の電源配線L1の電位の低下幅の製造バラつきを、抑えることが可能になる。
【0051】
なお、第2の変形例による半導体装置10において、第1の変形例によるワンショット信号生成部51を用いてもよいのは勿論である。
【0052】
再度、本実施の形態による半導体装置10の説明に戻る。
図8は、本実施の形態による半導体装置10に含まれる回路ブロックのうち、内部電圧VPERI2を生成するVPERI2生成回路部3(内部電圧生成回路部)と、その関連ブロックを抜き出して記載したブロック図である。同図に示すように、本実施の形態によるVPERI2生成回路部3は、VPERI2生成回路3aと、ワンショット信号生成部56(スイッチ制御回路)及びスイッチ57からなるVPERI2安定化促進回路55とを備えている。
【0053】
VPERI2生成回路3aは、
図2に示すように、外部電位VDDが供給される電源配線と接地電位VSSが供給される接地配線の間に接続され、外部電位VDDから内部電圧VPERI2を生成して電源配線L2(第1の電源配線)へ供給する回路である。VPERI2生成回路3aの詳細な内部構成は、
図3に示したVPERD生成回路3の内部構成と同一であるので、詳しい説明は割愛する。
【0054】
VPERI2安定化促進回路55は、半導体装置10がパワーダウンモードから復帰するとき、電源配線L2と接地配線とを一旦短絡させ、それによって内部電圧VPERI2を短時間で安定化させるための回路である。具体的な内部構成及び機能は、上述したVPERD安定化促進回路50と同様であるので、詳しい説明は割愛する。
【0055】
以上説明したように、本実施の形態による半導体装置10によれば、クロックツリー8の電流消費量によらず、内部電圧VPERI2を短時間で安定化させることが可能になっている。これにより、半導体装置10では、クロックツリー8を通過した内部クロック信号LCLK2のジッタが軽減されており、これによっても、内部クロック信号LCLK2に同期して出力されるリードデータDQのジッタが軽減されている。
【0056】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【0057】
例えば、上記実施の形態では内部電圧VPERD,VPERI2の両方について、短時間で安定化させるための構成を採用したが、いずれか一方のみについて、短時間で安定化させるための構成を採用することとしてもよい。また、他の種類の内部電圧についても、同様に、短時間で安定化させるための構成を採用することとしてもよい。
【0058】
また、上記実施の形態では内部電圧VPERDに関して第1及び第2の変形例を説明したが、内部電圧VPERI2に関しても同様の変形例が適用可能であることは勿論である。