特許 5735197 アレイ基板及びこれの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5735197

(24)【登録日】2015年4月24日

(45)【発行日】2015年6月17日

(54)【発明の名称】アレイ基板及びこれの製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20150528BHJP

   G02F 1/1368 20060101ALI20150528BHJP

   H01L 21/336 20060101ALI20150528BHJP

   H01L 29/423 20060101ALI20150528BHJP

   H01L 29/49 20060101ALI20150528BHJP

   H01L 21/3205 20060101ALI20150528BHJP

   H01L 21/768 20060101ALI20150528BHJP

   H01L 23/532 20060101ALI20150528BHJP

   G09F 9/30 20060101ALI20150528BHJP

【ＦＩ】

   H01L29/78 612C

   G02F1/1368

   H01L29/78 617J

   H01L29/78 616K

   H01L29/78 617T

   H01L29/78 626C

   H01L29/78 619B

   H01L29/58 G

   H01L21/88 R

   G09F9/30 338

【請求項の数】8

【全頁数】19

(21)【出願番号】特願2008-291061(P2008-291061)

(22)【出願日】2008年11月13日

(65)【公開番号】特開2009-124152(P2009-124152A)

(43)【公開日】2009年6月4日

【審査請求日】2011年9月26日

(31)【優先権主張番号】10-2007-0115806

(32)【優先日】2007年11月14日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000671

【氏名又は名称】八田国際特許業務法人

(72)【発明者】

【氏名】金 彰 洙

(72)【発明者】

【氏名】寧 洪 龍

(72)【発明者】

【氏名】金 俸 均

(72)【発明者】

【氏名】朴 弘 植

(72)【発明者】

【氏名】金 時 烈

(72)【発明者】

【氏名】鄭 敞 午

(72)【発明者】

【氏名】金 湘 甲

(72)【発明者】

【氏名】尹 在 亨

(72)【発明者】

【氏名】李 禹 根

(72)【発明者】

【氏名】▲はい▼ 良 浩

(72)【発明者】

【氏名】尹 弼 相

(72)【発明者】

【氏名】鄭 鍾 鉉

(72)【発明者】

【氏名】洪 ▲せん▼ 英

(72)【発明者】

【氏名】金 己 園

(72)【発明者】

【氏名】李 炳 珍

(72)【発明者】

【氏名】李 永 旭

(72)【発明者】

【氏名】金 鍾 仁

(72)【発明者】

【氏名】金 炳 範

(72)【発明者】

【氏名】徐 南 錫

【審査官】 鈴木 聡一郎

(56)【参考文献】

【文献】 特開２００６−３０３２７５（ＪＰ，Ａ）

【文献】 特開２００１−３１２２２２（ＪＰ，Ａ）

【文献】 国際公開第２００６／００６３６９（ＷＯ，Ａ１）

【文献】 特開２００７−１６５８８９（ＪＰ，Ａ）

【文献】 特開２００６−２５８９６５（ＪＰ，Ａ）

【文献】 特開２００２−２９６６１８（ＪＰ，Ａ）

【文献】 特開２００１−３４３６５９（ＪＰ，Ａ）

【文献】 特開平０７−２６３７００（ＪＰ，Ａ）

【文献】 特開平１０−２９３３２１（ＪＰ，Ａ）

【文献】 特開２０００−０６６２３４（ＪＰ，Ａ）

【文献】 特開２００１−００４９９１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３

Ｇ０２Ｆ １／１３４３−１／１３４５

Ｇ０２Ｆ １／１３５

Ｇ０２Ｆ １／１３６８

Ｇ０２Ｆ １／１３７−１／１４１

Ｇ０９Ｆ ９／３０

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

画素領域および周辺領域が定義されたベース基板と、
前記ベース基板にエッチングされたトレンチと、
前記ベース基板のトレンチ内に形成された第１シード層と、前記第１シード層上であり前記ベース基板のトレンチ内に形成された第１金属層とからなるゲート配線と、
前記ゲート配線が形成されたベース基板の上に形成された第１絶縁層と、
前記第１絶縁層が形成されたベース基板の上に前記ゲート配線と交差する方向に配線トレンチが形成され、前記画素領域よりも前記周辺領域における厚さが薄く形成される有機膜と前記有機膜の下に形成される保護絶縁膜とを含む第２絶縁層と、
前記第２絶縁層の下に形成された第２シード層と、前記配線トレンチにより露出された第２シード層上に前記第２絶縁層の前記有機膜および前記保護絶縁膜のうちいずれか一層より高い厚さに形成された第２金属層と、からなるデータ配線と、
前記画素領域に形成された画素電極と、を含み、
前記ベース基板にエッチングされたトレンチは、１μｍ以上の厚さに形成されるアレイ基板。

【請求項2】

前記ゲート配線と前記データ配線及び前記画素電極と接続されたスイッチング素子をさらに含む請求項１に記載のアレイ基板。

【請求項3】

前記スイッチング素子は、前記第１シード層及び第１金属層からなるゲート電極と、前記第２シード層からなるソース電極及びドレイン電極とを含み、
前記ドレイン電極と前記画素電極は、前記ドレイン電極の上に形成された前記第２金属層に接続される請求項２に記載のアレイ基板。

【請求項4】

前記周辺領域における前記ゲート配線の端部に形成されたゲートパッド部と、
前記周辺領域における前記データ配線の端部に形成されたデータパッド部をさらに含み、
前記ゲートパッド部は前記第１シード層、前記第１シード層の上に形成された前記第１金属層、前記第２絶縁層に形成されたゲートパッドホールに形成された第２金属層、及び前記第２金属層と接続されたゲートパッド電極を含み、
前記データパッド部は前記第２シード層、前記第２絶縁層に形成されたデータパッドホールに形成された前記第２金属層、及び前記第２シード層と接続されたデータパッド電極を含む請求項１から請求項３のいずれか一項に記載のアレイ基板。

【請求項5】

前記ゲート配線及びゲートパッド部上の前記第１絶縁層は、他の部位の前記第１絶縁層に比べて低誘電率の絶縁膜を含む請求項４に記載のアレイ基板。

【請求項6】

前記ゲート配線及びデータ配線に対応する前記第２絶縁層の上に形成された遮光層と、
前記第２絶縁層と前記画素電極との間に形成されたカラーフィルター層とをさらに含む請求項１〜５のいずれか一項に記載のアレイ基板。

【請求項7】

前記遮光層と前記カラーフィルター層の上に形成されたキャッピング層とをさらに含む請求項６記載のアレイ基板。

【請求項8】

ベース基板をエッチングして深さ１μｍ以上のトレンチを形成する段階と、
前記ベース基板のトレンチ内に、第１シード層と、無電解めっきまたは電解めっき方式で前記第１シード層上に形成された第１金属層からなるゲート配線とを形成する段階と、
前記ゲート配線が形成されたベース基板の上に形成された第１絶縁層を形成する段階と、
前記第１絶縁層が形成されたベース基板の上に、前記ゲート配線と交差する方向に第２シード層を形成する段階と、
前記第２シード層が形成されたベース基板の上に前記第２シード層を露出させる配線トレンチを含み、前記ベース基板の画素領域よりも周辺領域における厚さが薄く形成される有機膜と前記有機膜の下に形成される保護絶縁膜とを含む第２絶縁層を形成する段階と、
前記配線トレンチにより露出された前記第２シード層上に前記第２絶縁層の前記有機膜および前記保護絶縁膜のうちいずれか一層より高い厚さに、前記無電解めっきまたは電解めっき方式で第２金属層を形成して、前記第２シード層及び前記第２金属層からなるデータ配線を形成する段階と、
前記データ配線が形成されたベース基板の上の前記画素領域に画素電極を形成する段階と、を含むアレイ基板の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明はアレイ基板及びこれの製造方法に関し、より詳しくは配線抵抗を減らすためのアレイ基板及びこれの製造方法に関する。

【背景技術】

【0002】

一般的に液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）はアレイ基板（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｓｕｂｓｔｒａｔｅ）と対抗基板（ｃｏｕｎｔｅｒ ｓｕｂｓｔｒａｔｅ）の間に注入された液晶層を含む。アレイ基板にはゲート配線及びゲート配線と交差するソース配線が形成され、ゲート配線とソース配線に接続されたスイッチング素子とスイッチング素子に接続された画素電極が形成される。

【0003】

最近の表示装置の大型化及び高精細化により、アレイ基板に形成された金属配線のＲＣ遅延が増加する問題点が発生している。これを解決するために、ＲＣ遅延を最小化するために低抵抗金属であるアルミニウムまたは銅で金属配線を具現している。

【0004】

例えば、５２インチ（ｉｎｃｈ）以上、高解像度（Ｆｕｌｌ ＨＤ）１２０Ｈｚ駆動を実現するためにはアルミニウム配線の厚さは５０００Å以上、銅配線の厚さは４０００Å以上になると予想され、それ以上の大画面を具現するために低抵抗配線に交換するとしても、幾何級数的な厚さが要求されるに違いない。

【発明の開示】

【発明が解決しようとする課題】

【0005】

ここで、本発明の技術的な課題はこのような点に着眼したことで、本発明の目的は低抵抗配線を具現するために配線の厚さを厚く形成するためのアレイ基板を提供することにある。

【0006】

本発明のさらに他の目的は前述のアレイ基板の製造方法を提供することにある。

【課題を解決するための手段】

【0007】

前述の本発明の目的を実現するための実施形態によるアレイ基板はベース基板、ゲート配線、第１絶縁層、第２絶縁層、データ配線、及び画素電極を含む。前記ベース基板は画素領域で定義される。前記ゲート配線は前記ベース基板に形成された第１シード層、前記第１シード層の上に形成された第１金属層からなる。前記第１絶縁層は前記ゲート配線が形成されたベース基板の上に形成される。前記第２絶縁層は前記第１絶縁層が形成されたベース基板の上に前記ゲート配線と交差する方向に配線トレンチが形成される。前記データ配線は前記配線トレンチの下に形成された第２シード層及び前記配線トレンチ内に形成された第２金属層からなる。前記画素電極は前記画素領域に形成される。

【0008】

前述の本発明の他の目的を実現するための実施形態によるアレイ基板の製造方法は、ベース基板の上に第１シード層及び無電解めっきまたは電解めっき方式で前記第１シード層の上に形成された第１金属層からなるゲート配線を形成する。前記ゲート配線が形成されたベース基板の上に形成された第１絶縁層を形成する。前記第１絶縁層が形成されたベース基板の上に前記ゲート配線と交差する方向に第２シード層を形成する。前記第２シード層が形成されたベース基板の上に前記第２シード層を露出させる配線トレンチを含む第２絶縁層を形成する。前記配線トレンチ内に形成された前記第２シード層の上に前記無電解めっきまたは電解めっき方式で第２金属層を形成して、前記第２シード層及び前記第２金属層からなるデータ配線を形成する。前記データ配線が形成されたベース基板の上の画素領域に画素電極を形成する。

【発明の効果】

【0009】

このようなアレイ基板及びこれの製造方法によれば、絶縁層を利用して一定の深さのトレンチを形成し、トレンチ内にめっき方式で金属層を形成することで金属配線の厚さを厚く形成できる。

【発明を実施するための最良の形態】

【0010】

図面では、幾層及び領域を明確に表現するために厚さを拡大して示す。詳細な説明において、層、膜、領域、板などの部分が他の部分の「上に」あるとする場合、これは他の部分の「真上に」ある場合のみでなく、その中間にまた他の部分がある場合も含む。また、反対に層、膜、領域、板などの部分が他の部分の「下に」あるとする場合、これは他の部分の「真下に」ある場合のみでなく、その中間にまた他の部分がある場合も含む。

【0011】

以下、添付図面を参照しつつ、本発明をより詳しく説明する。

【0012】

図１は、本発明の実施形態１によるアレイ基板の平面図である。図２は、図１のＩ‐Ｉ’線に沿って切断した断面図である。

【0013】

図１及び図２を参照すれば、アレイ基板１００はベース基板１０１を含む。ベース基板１０１は光を透過できる透明な材質、例えば、ガラス基板である。ベース基板１０１は、表示領域と表示領域を取り囲む周辺領域を含む。表示領域には複数の画素領域Ｐが形成され、各画素領域Ｐにゲート信号を提供するゲートパッド部ＧＰ及びデータ信号を提供するデータパッド部ＤＰが形成される。

【0014】

各画素領域Ｐには互いに交差するゲート配線ＧＬとデータ配線ＤＬに接続されたスイッチング素子ＴＲと、スイッチング素子ＴＲと電気的に接続された画素電極ＰＥ及び画素電極ＰＥと重畳されてストレージキャパシターを形成するストレージ電極ＳＴＥが形成される。ゲートパッド部ＧＰは、ゲート配線ＧＬの端部（ＥＧ：以下「ゲート端部」とする）と第２金属層１４２ａ及びゲートパッド電極１７１を含む。データパッド部ＤＰは、データ配線ＤＬの端部（ＥＤ：以下、「データ端部」とする）及びデータパッド電極１７３を含む。

【0015】

スイッチング素子ＴＲはゲート配線ＧＬと接続されたゲート電極ＧＥ、データ配線ＤＬと接続されたソース電極ＳＥ及びソース電極ＳＥと離隔されてチャンネル部１３０によってソース電極ＳＥと電気的に接続されたドレイン電極ＤＥを含む。

【0016】

ゲート配線ＧＬ、ゲート端部ＥＧ、ゲート電極ＧＥ、及びストレージ電極ＳＴＥは同一物質で形成された第１金属パターンである。第１金属パターンはパターニングされた第１シード層の上に無電解めっきＥＬＰ及び電解めっきＥＰ方式を通じてめっきされた第１金属層を含む。例えば、ゲート配線ＧＬとゲート配線ＧＬから突出されたゲート電極ＧＥは第１シード層１１１ａ及び第１シード層１１１ａの上に形成された第１金属層１１２ａを含む。ストレージ電極ＳＴＥは第１シード層１１１ｂ及び第１金属層１１２ｂを含む。ゲート端部ＥＧは第１シード層及び第１金属層１１２ｃを含む。望ましくは、第１金属パターンは１μｍ以上の厚さに形成することで配線抵抗を減らすことができる。

【0017】

第１金属パターンの上には第１絶縁層（１２０：以下、「ゲート絶縁層」とする）が形成される。ゲート絶縁層１２０は低誘電絶縁膜（ｌｏｗ ｋ絶縁膜）及び窒化シリコン膜からなる二重膜に形成されるか、或いは窒化シリコン膜（または、酸化シリコン膜）からなる単層膜に形成できる。例えば、ゲート配線ＧＬ及びゲート端部ＥＧの上には低誘電絶縁膜を含むゲート絶縁層を形成し、ゲート電極ＧＥ及びストレージ電極ＳＴＥの上には窒化シリコン膜（または、酸化シリコン膜）からなるゲート絶縁層を形成する。これによって、ゲート配線ＧＬ及びゲート端部ＥＧの上に低誘電絶縁膜を形成することで、誘電率に比例する配線の抵抗を減らすことができる。

【0018】

ソース電極ＳＥ及びドレイン電極ＤＥは第２シード層（１４１ｂ、１４１ｃ）に各々形成される。ソース電極ＳＥ及びドレイン電極ＤＥは第２シード層（１４１ｂ、１４１ｃ）の上に各々めっきされた第２金属層（図示せず）を含むことができる。チャンネル部１３０ａはソース及びドレイン電極（ＳＥ、ＤＥ）の下に形成され、非晶質シリコンからなる半導体層１３１ａ及びｎ＋イオンドーピングされた非晶質シリコンからなるオーミックコンタクト層１３２ａを含む。

【0019】

データ配線ＤＬ及びデータ端部ＥＤは第２シード層１４１ｄ及び第２シード層１４１ｄの上にめっきされた第２金属層１４２ｄを含む。第２シード層１４１ｄの下にはチャンネルパターン１３０ｂが形成されることができる。チャンネルパターン１３０ｂは非晶質シリコンからなる半導体層１３１ｂ及びｎ＋イオンドーピングされた非晶質シリコンからなるオーミックコンタクト層１３２ｂを含む。

【0020】

ゲート端部ＥＧ、データ配線ＤＬ、データ端部ＥＤ、ソース電極ＳＥ及びドレイン電極ＤＥの上には第２絶縁層１６０が形成される。第２絶縁層１６０は有機膜に形成され、第２絶縁層１６０の下には保護絶縁層１５０をさらに形成できる。以下、第２絶縁層１６０は「有機膜」と称する。

【0021】

ゲート端部ＥＧの上にはゲート絶縁層１２０、保護絶縁層１５０、及び有機膜１６０が除去されたゲートパッドホールＨ１が形成され、ゲートパッドホールＨ１には第２金属層１４２ａが形成される。第２金属層１４２ａはゲート端部ＥＧと前記ゲートパッド電極１７１を電気的に接続する。

【0022】

第２シード層１４１ｃからなるドレイン電極ＤＥの上には保護絶縁層１５０及び有機膜１６０が除去されたコンタクトホールＨ２が形成され、コンタクトホールＨ２には第２金属層１４２ｃが形成される。第２金属層１４２ｃはドレイン電極ＤＥと有機膜１６０の上に形成された画素電極ＰＥを電気的に接続させる。以下においては、ソース電極ＳＥに図面符号「１４１ｂ」を与え、ドレイン電極ＤＥに図面符号１４１ｃを与えて説明する。

【0023】

データ配線ＤＬ及びデータ端部ＥＤには保護絶縁層１５０及び有機膜１６０が除去された配線トレンチＨ３及びデータパッドホールＨ３が形成され。配線トレンチ及びデータパッドホールは一体に形成されたもので、以下においては、配線トレンチに対する詳細な説明をデータパッドホールＨ３の説明に代わって説明する。

【0024】

第２金属層１４２ｄは、データパッドホールＨ３に形成される。データ端部ＥＤに形成された第２金属層１４２ｄはデータパッド電極１７３と電気的に接続される。データ配線ＤＬ及びデータ端部ＥＤは第２シード層１４１ｄ及び第２シード層１４１ｄの上に形成された第２金属層１４２ｄを含み、保護絶縁層１５０及び有機膜１６０の積層の厚さと同一の厚さに形成される。

【0025】

ストレージ電極ＳＴＥの上には有機膜１６０が除去されたストレージホールＨ４が形成される。ストレージホールＨ４を通じて画素電極ＰＥはストレージ電極ＳＴＥの上に形成された保護絶縁層１５０と接続するように形成される。すなわち、ストレージ電極ＳＴＥ及び画素電極ＰＥの間に形成された絶縁層の厚さを薄くしてストレージ電極ＳＴＥの形成面積を減らして開口率を向上させることができる。

【0026】

図３〜図８は、図２のアレイ基板の製造方法を説明するための断面図である。

【0027】

図１及び図３を参照すれば、ベース基板１０１の上に第１フォトレジストパターンＰＲ１を形成する。第１フォトレジストパターンＰＲ１はゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＧＰＥ、及びストレージ電極ＳＴＥが形成されるベース基板１０１の領域を露出させる。第１フォトレジストパターンＰＲ１を利用してベース基板１０１をエッチングしてトレンチ（Ｔ１、Ｔ２、Ｔ３）を形成する。望ましく、トレンチ（Ｔ１、Ｔ２、Ｔ３）の深さｄは約１μｍ以上に形成する。

【0028】

トレンチ（Ｔ１、Ｔ２、Ｔ３）が形成されたベース基板１０１の上に第１シード金属層１１１を形成する。第１シード金属層１１１は、Ｍｏ、ＭｏＮ、ＭｏＮｂ、Ｍｏ合金、Ｃｕ、Ｃｕ合金、ＣｕＭｏ合金、ＡＩ、ＡＩ合金、Ａｇ、及びＡｇ合金のうち、少なくとも１つを含む。ベース基板１０１の上に形成された第１シード金属層１１１はトレンチ（Ｔ１、Ｔ２、Ｔ３）に挿入されつつ、第１フォトレジストパターンＰＲ１の上に形成される。

【0029】

図１及び図４を参照すれば、ストリップ工程を通じて第１フォトレジストパターンＰＲ１を除去することで、トレンチ（Ｔ１、Ｔ２、Ｔ３）に第１シード層（１１１ａ、１１１ｂ、１１１ｃ）を残留させる。ストリップ工程以後、無電解めっきＥＬＰまたは電解めっきＥＰ方式を利用してトレンチ（Ｔ１、Ｔ２、Ｔ３）内に形成された第１シード層（１１１ａ、１１１ｂ、１１１ｃ）の上に第１金属層（１１２ａ、１１２ｂ、１１２ｃ）をめっきさせる。第１金属層（１１２ａ、１１２ｂ、１１２ｃ）は銅（Ｃｕ）を含む。ゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥは第１シード層（１１１ａ、１１１ｂ、１１１ｃ）とシード層（１１１ａ、１１１ｂ、１１１ｃ）の上にめっきされた第１金属層（１１２ａ、１１２ｂ、１１２ｃ）に各々成る。

【0030】

図１及び図５を参照すれば、ゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥを含む第１金属パターンが形成されたベース基板１０１の上にゲート絶縁層１２０を形成する。

【0031】

ゲート絶縁層１２０はゲート配線ＧＬの配線抵抗を減らすために低誘電（Ｌｏｗ ｋ）絶縁膜及び窒化シリコン膜からなる二重膜に形成されることができる。または、窒化シリコン膜または酸化シリコン膜からなる単一膜に形成されることができる。ゲート絶縁層１２０が二重膜構造に形成される場合、スイッチング素子ＴＲのターンオン電流特性及びキャパシターの静電容量を考慮してスイッチング素子ＴＲが形成される領域及びストレージ電極ＳＴＥが形成される領域は別途のマスクを使用して低誘電絶縁膜を除去できる。

【0032】

ゲート絶縁層１２０の上にチャンネル層１３０及び第２シード金属層１４１を順次に形成する。チャンネル層１３０は非晶質シリコンからなる半導体層１３１及びｎ＋イオンドーピングされた非晶質シリコンからなるオーミックコンタクト層１３２を含む。

【0033】

続いて、前記第２シード金属層１４１の上に第２フォトレジストパターンＰＲ２を形成する。第２フォトレジストパターンＰＲ２はソース電極ＳＥ、トレイン電極ＤＥ、データ配線ＤＬ、及びデータ端部ＥＤに対応する領域に形成された第１フォトパターンＰＲ２１と、スイッチング素子ＴＲのチャンネル領域ＣＡに第１フォトパターンＰＲ２１より薄い厚さで形成された第２フォトパターンＰＲ２２を含む。

【0034】

第２フォトレジストパターンＰＲ２を利用してチャンネル層１３０及び第２シード金属層１４１を同時にパターニングして第２金属パターンを形成する。第２金属パターンは電極パターンＥＰ及び配線パターンＬＰを含む。電極パターンＥＰはチャンネル部１３０ａ及びチャンネル部１３０ａの上に形成された１４１ｅを含む。配線パターンＬＰはチャンネルパターン１３０ｂ及びチャンネルパターン１３０ｂの上に形成された第２シード層１４１ｄを含む。配線パターンＬＰは後続工程によってデータ配線ＤＬ及びデータ端部ＥＤで形成される。

【0035】

図１及び図６を参照すれば、アーシング工程を通じて第２フォトレジストパターンＰＲ２を一定の厚さを除去して第３フォトパターンＰＲ２３を形成する。第３フォトパターンＰＲ２３を利用してチャンネル領域ＣＡの電極層１４１ｅをパターニングしてソース電極１４１ｂ及びドレイン電極１４１ｃを形成する。続いて、ソース及びドレイン電極（１４１ｂ、１４１ｃ）によって露出された抵抗性接触層１３２ａを除去してスイッチング素子ＴＲのチャンネル部１３０ａを形成する。その後、第３フォトパターンＰＲ２３をストリップ工程を通じて除去する。

【0036】

これにより、ベース基板１０１の上にトランジスタ層ＴＬが完成される。

【0037】

図１及び図７を参照すれば、トランジスタ層ＴＬが形成されたベース基板１０１の上に保護絶縁層１５０及び有機膜１６０を形成する。保護絶縁層１５０は省略できる。

【0038】

有機膜１６０をマスクを利用してパターニングする。パターニングされた有機膜１６０は前記ゲート端部ＥＧの上に形成されたゲートパッドホールＨ１と、ドレイン電極１４１ｃの上に形成されたコンタクトホールＨ２と、データ端部ＥＤの上に形成されたパッドホールＨ３及びストレージ電極ＳＴＥの上に形成されたストレージホールＨ４を含む。

【0039】

望ましくは、有機膜１６０は画素領域Ｐの厚さよりゲート及びデータパッド部（ＧＰ、ＤＰ）が形成される周辺領域の厚さを薄く形成する。周辺領域の有機膜１６０を薄く形成することにより、ゲート及びデータパッド部（ＧＰ、ＤＰ）の段差を減らすことができる。これにより、ゲート及びデータパッド部（ＧＰ、ＤＰ）と外部装置の端子間の結合を容易にすることができる。

【0040】

第１、第２及び第３ストレージホール（Ｈ１、Ｈ２、Ｈ３）は保護絶縁層１５０を露出させ、ホールＨ４はスリット露光工程によって有機膜１６０を一定の厚さで残留するようにエッチングする。

【0041】

有機膜１６０を利用して保護絶縁層１５０及びゲート絶縁層１２０をエッチングする。これによって、ゲートパッドホールＨ１はゲート端部ＥＧの第１金属層１１２ｃを露出させ、コンタクトホールＨ２はドレイン電極１４１ｃを露出させる。データパッドホールＨ３はデータ配線ＤＬ及びデータ端部ＥＤの第２金属層１４２ｄを露出させる。

【0042】

図１、図２及び図８を参照すれば、第１、第２、第３及び第４ストレージホール（Ｈ１、Ｈ２、Ｈ３、Ｈ４）が形成された有機膜１６０を一定の厚さを除去して、ストレージホールＨ４を通じてストレージ電極ＳＴＥの上に保護絶縁層１５０を露出させる。

【0043】

その後、無電解めっきＥＬＰまたは電解めっきＥＰ方式を利用して第１、第２及び第３ストレージホール（Ｈ１、Ｈ２、Ｈ３）内に第２金属層（１４２ａ、１４２ｃ、１４２ｄ）を形成する。ゲートパッドホールＨ１内にはゲート端部ＥＧの第１金属層１１２ｃをシード（ｓｅｅｄ）にして第２金属層１４２ａを形成する。コンタクトホールＨ２及びデータパッドホールＨ３内には第２シード層（１４１ｃ、１４１ｄ）を利用して第２金属層（１４２ｃ、１４２ｄ）が形成される。一方、ストレージホールＨ４内にはシード物質が存在しないため、めっき工程において第２金属層が形成されない。

【0044】

その後、透明導電層をパターニングしてゲートパッド電極１７１、画素電極ＰＥ、及びデータ電極１７３を形成する。ゲート電極１７１はゲートパッドホールＨ１内に形成された第２金属層１４２ａを通じてゲート端部ＥＧと電気的に接続される。画素電極ＰＥはコンタクトホールＨ２内に形成された第２金属層１４２ｃを通じてドレイン電極１４１ｃと電気的に接続される。画素電極ＰＥはストレージホールＨを通じて保護絶縁層１５０と接続される。データパッド電極１７３はデータパッドホールＨ３内に形成された第２金属層１４２ｄと接続されて電気的に接続される。

【0045】

図９は、本発明の実施形態２によるアレイ基板の断面図である。

【0046】

図２及び図９を参照すれば、アレイ基板は実施形態１のアレイ基板と比較して遮光層２１０、カラーフィルター層２３０、及びキャッピング層２５０をさらに含む。

【0047】

遮光層２１０はゲート配線ＧＬ、データ配線ＤＬ、及びスイッチング素子ＴＲが形成された領域の有機膜１６０の上に形成される。

【0048】

カラーフィルター層２３０は画素領域Ｐに形成される。例えば、カラーフィルター層２３０は画素電極ＰＥと有機膜１６０の間に形成される。望ましくは、カラーフィルター層２３０はストレージ電極ＳＴＥの上には形成されない。

【0049】

キャッピング層２５０は遮光層２１０及びカラーフィルター層２３０の上に形成されて遮光層２１０及びカラーフィルター２３０から流出される不純物を遮断させる。

【0050】

図９に図示された実施形態２のアレイ基板は図３〜図８において説明された第１金属パターン乃至第２金属層（１４２ａ、１４２ｃ、１４２ｄ）を形成する工程は実質的に同一である。以下においては、繰り返された説明は省略し、後続工程に対して詳細に説明する。

【0051】

図１０及び図１１は、図９のアレイ基板の製造方法を説明するための断面図である。

【0052】

図１及び図１０を参照すれば、第２金属層（１４２ａ、１４２ｃ、１４２ｄ）が形成されたベース基板１０１の上に遮光物質を形成する。マスクを利用して遮光物質をパターニングして遮光層２１０を形成する。遮光層２１０はゲート配線ＧＬ、データ配線ＤＬ、及びスイッチング素子ＴＲの上に形成される。

【0053】

遮光層２１０が形成されたベース基板１０１の上にカラーフォトレジスト物質を形成する。マスクを利用してカラーフォトレジスト物質をパターニングして画素領域Ｐにカラーフィルター層２３０を形成する。カラーフィルター層２３０はコンタクトホールＨ２及びストレージホールＨ４が形成された領域に対応しては形成されない。

【0054】

図１、図９、及び図１１を参照すれば、カラーフィルター層２３０が形成されたベース基板１０１の上にキャッピング層２５０を形成する。続いて、キャッピング層２５０の上に第３フォトレジストパターンＰＲ３を形成する。第３フォトレジストパターンＰＲ３は第１、第２及びデータパッドホール（Ｈ１、Ｈ２、Ｈ３）が形成された領域のキャッピング層２５０を露出させる。

【0055】

第４フォトレジストパターンＰＲ３を利用してキャッピング層２５０をエッチングしてゲート端部ＥＧの第２金属層１４２ａ、ドレイン電極１４１ｃ及びデータ端部ＥＤの第２金属層１４２ｄを各々露出させる。

【0056】

その後、ストリップ工程を通じて第４フォトレジストパターンＰＲ４を除去する。

【0057】

第３フォトレジストパターンＰＲ３が除去されたベース基板１０１の上に透明導電層を利用してゲートパッド電極１７１、画素電極ＰＥ、及びデータパッド電極１７３を形成する。

【0058】

図１２〜図１５は、本発明の実施形態３によるアレイ基板の製造方法を説明するための断面図及び平面図である。

【0059】

図３〜図６で説明した実施形態１のアレイ基板の製造方法によってベース基板１０１の上に第１金属パターン乃至前記トランジスタ層ＴＬを形成する工程は実質的に同一である。これにより、繰り返される説明は省略し、後続工程を対して詳細に説明する。

【0060】

図１及び図１２を参照すれば、トランジスタ層ＴＬが形成されたベース基板１０１の上に遮光物質を形成する。マスクを利用して遮光物質をパターニングして遮光層２１０を形成する。遮光層２１０はゲート配線ＧＬ、データ配線ＤＬ、及びスイッチング素子ＴＲの上に形成される。

【0061】

遮光層２１０が形成されたベース基板１０１の上に第２絶縁層でカラーフィルター層を形成する。具体的に遮光層２１０が形成されたベース基板１０１の上にカラーフォトレジスト物質を形成する。マスクを利用してカラーフォトレジスト物質をパターニングして画素領域Ｐに第１カラーフィルター層２３１を形成し、ゲートパッド部ＧＰ及びデータパッド部ＤＰが形成された周辺領域ＰＡに第２カラーフィルター層２３３を形成する。

【0062】

図１３を参照すれば、第１カラーフィルター層２３１はドレイン電極１４１ｃ及びストレージ電極ＳＴＥの上の保護絶縁層１５０を各々露出させるコンタクトホールＨ２及びストレージホールＨ４を含む。第２カラーフィルター層２３３はゲート端部ＥＧ及びデータ端部ＥＤの上の保護絶縁層１５０各々露出させるゲートパッドホールＨ１及びデータパッドホールＨ３を含む。

【0063】

その後、遮光層２１０及び第１、第２カラーフィルター層（２３１、２３３）の上にキャッピング層２５０を形成する。キャッピング層２５０が形成されたベース基板１０１の上に第３フォトレジストパターンＰＲ３を形成する。第３フォトレジストパターンＰＲ３は前記ホール（Ｈ１、Ｈ２、Ｈ３）が形成された領域のキャッピング層２５０を露出させる。

【0064】

第３フォトレジストパターンＰＲ３を利用してキャッピング層２５０を除去してゲート端部ＥＧの第１金属層１１２ｃ、ドレイン電極１４１ｃ、及びデータ端部ＥＤの第２シード層１４１ｄを各々露出させる。その後、ストリップ工程を通じて第３フォトレジストパターンＰＲ３を除去する。

【0065】

図１及び図１４を参照すれば、無電解めっきまたは電解めっき方式を利用してゲート端部ＥＧの第１金属層１１２ｃ、ドレイン電極１４１ｃ、及びデータ端部ＥＤの第２シード層１４１ｄの上に第２金属層（１４２ａ、１４２ｃ、１４２ｄ）を各々形成する。

【0066】

図１及び図１５を参照すれば、第２金属層（１４２ａ、１４２ｃ、１４２ｄ）が形成されたベース基板１０１の上に透明導電層を利用してゲートパッド電極１７１、画素電極ＰＥ、及びデータパッド電極１７３を各々形成する。

【0067】

図示はしていないが、周辺領域ＰＡに第２カラーフィルター層２３３の代わりに遮光層２１０を形成し、遮光層２１０をパターニングしてゲートパッドホールＨ１及びデータパッドホールＨ３を形成することができる。

【0068】

図１６〜図１８は、本発明の実施形態４、５及び６によるアレイ基板の製造方法を説明するために断面図である。先ず、図１６及び図１８を参照して実施形態４によるアレイ基板の製造方法を説明する。

【0069】

図１及び図１６を参照すれば、ベース基板１０１の上に第１シード金属層１１１を形成する。続いて、第１シード金属層１１１の上に第１フォトレジストパターンＰＲ１を形成する。第１フォトレジストパターンＰＲ１を利用してゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥが形成される領域に第１シード層（１１１ａ、１１１ｂ、１１１ｃ）を残留させる。

【0070】

図１及び図１７を参照すれば、第１シード層（１１１ａ、１１１ｂ、１１１ｃ）が形成されたベース基板１０１の上に有機パターン１０２を形成する。有機パターン１０２は先ず、第１シード層（１１１ａ、１１１ｂ、１１１ｃ）が形成されたベース基板１０１の上に有機膜を形成し、有機膜をパターニングして形成される。有機パターン１０２は第１シード層（１１１ａ、１１１ｂ、１１１ｃ）が形成されない領域に形成されて第１シード層（１１１ａ、１１１ｂ、１１１ｃ）を包むようにトレンチ（Ｔ１、Ｔ２、Ｔ３）を形成する。有機パターンの厚さｄは約１μｍ以上に形成する。有機パターン１０２によって形成されたトレンチ（Ｔ１、Ｔ２、Ｔ３）内に第１シード層（１１１ａ、１１１ｂ、１１１ｃ）が各々形成される。有機パターン１０２はネガティブ型、ポジティブ型、及びフォトレジスト物質を含む。

【0071】

図１及び図１８を参照すれば、無電解めっきＥＬＰまたは電解めっきＥＰ方式を利用してトレンチ（Ｔ１、Ｔ２、Ｔ３）内に形成された第１シード層（１１１ａ、１１１ｂ、１１１ｃ）の上に第１金属層（１１２ａ、１１２ｂ、１１２ｃ）をめっきさせる。ゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥは第１シード層（１１１ａ、１１１ｂ、１１１ｃ）と第１金属層（１１２ａ、１１２ｂ、１１２ｃ）からなる。

【0072】

その後、アレイ基板の後続工程は図５〜図８において説明した実施形態１と方式が同一であるため、詳細な説明は省略する。

【0073】

本発明の実施形態５によるアレイ基板は前記実施形態４のアレイ基板の上に図１０及び図１１において説明された実施形態２のように遮光層２１０、カラーフィルター層２３０、及びキャッピング層２５０をさらに形成する。

【0074】

本発明の実施形態６によるアレイ基板は前記実施形態４によって、第１金属パターンを形成したベース基板の上に図５及び図６で説明された実施形態１のようにトランジスタ層ＴＬを形成する。その後、アレイ基板の後続工程は図１２〜図１５において説明した実施形態３と同一であるため、詳細な説明は省略する。

【0075】

図１９〜図２１は、本発明の実施形態７、８及び９によるアレイ基板の製造方法を説明するための断面図である。先ず、図１９及び図２０を参照して実施形態７によるアレイ基板の製造方法を説明する。

【0076】

図１及び図１９を参照すれば、ベース基板１０１の上に有機膜１０３及びフォトレジスト膜１０４を順次に積層する。有機膜１０３は約１μｍ以上で形成する。続いて、マスク（ＭＡＳＫ）を利用して有機膜１０１及びフォトレジスト膜１０４を同時にパターニングして第１フォトレジストパターンＰＲを形成する。第１フォトレジストパターンＰＲ１はゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥが形成される領域のベース基板１０１を露出させる。第１フォトレジストパターンＰＲ１はベース基板１０１の上にトレンチ（Ｔ１、Ｔ２、Ｔ３）を形成する。

【0077】

図１及び図２０を参照すれば、第１フォトレジストパターンＰＲ１が形成されたベース基板１０１の上に第１シード金属層１１１を形成する。第１シード金属層１１１はトレンチ（Ｔ１、Ｔ２、Ｔ３）に挿入して形成され、第１フォトレジストパターンＰＲ１の上に形成される。ストリップ工程を通じて第１フォトレジレジストパターンＰＲ１を除去することによって、トレンチ（Ｔ１、Ｔ２、Ｔ３）に第１シード層（１１１ａ、１１１ｂ、１１１ｃ）を残留させる。

【0078】

図１及び図２１を参照すれば、無電解めっきＥＬＰまたは電解めっきＥＰ方式を利用してトレンチ（Ｔ１、Ｔ２、Ｔ３）内に形成された第１シード層（１１１ａ、１１１ｂ、１１１ｃ）の上に第１金属層（１１２ａ、１１２ｂ、１１２ｃ）をめっきさせる。ゲート電極ＧＥ、ゲート配線ＧＬ、ゲート端部ＥＧ、及びストレージ電極ＳＴＥは第１シード層（１１１ａ、１１１ｂ、１１１ｃ）と第１金属層（１１２ａ、１１２ｂ、１１２ｃ）からなる。

【0079】

その後、アレイ基板の後続工程は図５〜図８において説明した実施形態１と方式が同一であるため、詳細な説明は省略する。

【0080】

本発明の実施形態８によるアレイ基板は上記実施形態７のアレイ基板の上に図１０及び図１１において説明した実施形態２のように遮光層２１０、カラーフィルター層２３０、及びキャッピング層２５０をさらに形成する。

【0081】

本発明の実施形態９によるアレイ基板は上記実施形態７によって第１金属パターンを形成するベース基板の上に、図５及び図６に示す実施形態１のように、トランジスタ層ＴＬを形成する。その後、アレイ基板の後続工程は図１２〜図１５において説明した実施形態３と同一であるため、詳細な説明は省略する。

【産業上の利用可能性】

【0082】

以上において説明したように、本発明によれば、有機膜、カラーフィルター層、または遮光層などが絶縁層を利用して一定の深さのトレンチを形成し、トレンチ内に金属層をめっき方式、例えば、無電解めっき方式または電解めっき方式を利用して形成することによって、金属配線の厚さを厚く形成することができる。これにより、低抵抗配線を容易に具現できる。

【0083】

以上、本発明の実施形態によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。

【図面の簡単な説明】

【0084】

【図1】本発明の実施形態１によるアレイ基板の平面図である。

【図2】図１に図示されたＩ‐Ｉ′線に沿って切断した実施形態１によるアレイ基板の断面図である。

【図3】図２のアレイ基板の製造方法を説明するための断面図である。

【図4】図２のアレイ基板の製造方法を説明するための断面図である。

【図5】図２のアレイ基板の製造方法を説明するための断面図である。

【図6】図２のアレイ基板の製造方法を説明するための断面図である。

【図7】図２のアレイ基板の製造方法を説明するための断面図である。

【図8】図２のアレイ基板の製造方法を説明するための断面図である。

【図9】本発明の実施形態２によるアレイ基板の断面図である。

【図10】図９のアレイ基板の製造方法を説明するための断面図である。

【図11】図９のアレイ基板の製造方法を説明するための断面図である。

【図12】本発明の実施形態３によるアレイ基板の製造方法を説明するための断面図及び平面図である。

【図13】本発明の実施形態３によるアレイ基板の製造方法を説明するための断面図及び平面図である。

【図14】本発明の実施形態３によるアレイ基板の製造方法を説明するための断面図及び平面図である。

【図15】本発明の実施形態３によるアレイ基板の製造方法を説明するための断面図及び平面図である。

【図16】本発明の実施形態４、５及び６によるアレイ基板の製造方法を説明するための断面図である。

【図17】本発明の実施形態４、５及び６によるアレイ基板の製造方法を説明するための断面図である。

【図18】本発明の実施形態４、５及び６によるアレイ基板の製造方法を説明するための断面図である。

【図19】本発明の実施形態７、８及び９によるアレイ基板の製造方法を説明するための断面図である。

【図20】本発明の実施形態７、８及び９によるアレイ基板の製造方法を説明するための断面図である。

【図21】本発明の実施形態７、８及び９によるアレイ基板の製造方法を説明するために断面図である。

【符号の説明】

【0085】

１００ アレイ基板、
１０１ ベース基板、
１０２ 有機パターン、
１０３ 有機膜、
１０４ フォトレジスト膜、
１１１ａ、１１１ｂ、１１１ｃ 第１シード層、
１１２ａ、１１２ｂ、１１２ｃ 第１金属層、
１２０ ゲート絶縁層、
１３０ チャンネル層、
１３１ 半導体層、
１３２ａ、１３２ｂ オーミックコンタクト層、
１４１ａ、１４１ｂ、１４１ｃ、１４１ｄ 第２シード層、
１４２ａ、１４２ｂ、１４２ｃ、１４２ｄ 第２金属層、
１５０ 保護絶縁層、
１６０ 有機膜、
１７１ ゲートパッド電極、
１７３ データパッド電極、
２１０ 遮光層、
２３０ カラーフィルター層、
２５０ キャッピング層、

ＣＡ チャンネル領域、
ＤＥ トレイン電極、
ＤＬ データ配線、
ＤＰ データパッド部、
ＥＤ データ端部、
ＥＧ ゲート端部、
ＥＰ 電極パターン、
ＧＥ ゲート電極、
ＧＬ ゲート配線、
ＧＰ ゲートパッド部、
ＧＰＥ ゲート端部、
Ｈ１ ゲートパッドホール、
Ｈ２ コンタクトホール、
Ｈ３ データパッドホール、
Ｈ４ ストレージホール、
ＬＰ 配線パターン、
Ｐ 画素領域、
ＰＡ 周辺領域、
ＰＥ 画素電極、
ＰＲ フォトレジストパターン、
ＳＥ ソース電極、
ＳＴＥ ストレージ電極、
ＴＬ トランジスタ層、
ＴＲ スイッチング素子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】