特許 5736112 組み込まれたＰＮ接合を有するショットキダイオード

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5736112

(24)【登録日】2015年4月24日

(45)【発行日】2015年6月17日

(54)【発明の名称】組み込まれたＰＮ接合を有するショットキダイオード

(51)【国際特許分類】

   H01L 29/47 20060101AFI20150528BHJP

   H01L 29/872 20060101ALI20150528BHJP

   H01L 21/822 20060101ALI20150528BHJP

   H01L 27/04 20060101ALI20150528BHJP

   H01L 29/861 20060101ALI20150528BHJP

   H01L 29/868 20060101ALI20150528BHJP

【ＦＩ】

   H01L29/48 F

   H01L29/48 E

   H01L27/04 H

   H01L29/91 C

   H01L29/91 K

【請求項の数】19

【全頁数】9

(21)【出願番号】特願2009-513098(P2009-513098)

(86)(22)【出願日】2007年5月22日

(65)【公表番号】特表2009-539247(P2009-539247A)

(43)【公表日】2009年11月12日

(86)【国際出願番号】SE2007050342

(87)【国際公開番号】WO2007139487

(87)【国際公開日】20071206

【審査請求日】2010年5月13日

【審判番号】不服2014-4363(P2014-4363/J1)

【審判請求日】2014年3月5日

(31)【優先権主張番号】11/444,106

(32)【優先日】2006年5月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】508020650

【氏名又は名称】クレー・スウェーデン・アクチボラゲット

【氏名又は名称原語表記】ＣＲＥＥ ＳＷＥＤＥＮ ＡＢ

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(74)【代理人】

【識別番号】100100479

【弁理士】

【氏名又は名称】竹内 三喜夫

(74)【代理人】

【識別番号】100112911

【弁理士】

【氏名又は名称】中野 晴夫

(72)【発明者】

【氏名】クリストファー・ハリス

(72)【発明者】

【氏名】セム・バセリ

(72)【発明者】

【氏名】ケント・ベルティルソン

【合議体】

【審判長】 飯田 清司

【審判官】 小野田 誠

【審判官】 恩田 春香

(56)【参考文献】

【文献】 米国特許出願公開第２００４／０１７３８０１（ＵＳ，Ａ１）

【文献】 米国特許第４９８２２６０（ＵＳ，Ａ）

【文献】 特開平８−９７４４１（ＪＰ，Ａ）

【文献】 特表２００４−５２８７２８（ＪＰ，Ａ）

【文献】 特表２００２−５０８８８８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H01L29/47

H01L21/822

H01L27/04

H01L29/861

H01L29/872

(57)【特許請求の範囲】

【請求項1】

ｎまたはｐの第１導電型のドーパントによりドープされたドリフト層（３）により相互接続されたソースコンタクト（１）とドレインコンタクト（２）を有し、デバイスの順バイアス状態で、該ソースコンタクトと該ドレインコンタクトとの間の導電経路を多数電荷キャリアが移動する半導体デバイスであって、
該デバイスは、該ソースコンタクトに接続した複数の金属層領域を該ドリフト層の上に含み、
該複数の金属層領域は、該ドリフト層に対してショットキコンタクト領域（６）を形成し、該ドリフト層の上にある該第１導電型と反対の第２導電型のドーパントでドープされた半導体材料の追加の層（７、７”）により横方向に分離され、該追加の層は該ドリフト層との界面でｐｎ接合を形成し、該デバイスが逆バイアス状態で連続したブロッキングｐｎ接合を形成して該ショットキコンタクト領域（６）を保護し、
該ソースコンタクトは該追加の層の上にも適用された該デバイスにおいて、
該追加の層の少なくとも１つ（７”）は、隣接する該追加の層（７）に比較して、より大きな横方向の長さと、より大きな該ドリフト層との界面の面積を有して、該追加の層の少なくとも１つと該ドリフト層との間で十分な電圧の上昇を容易にして、該デバイスの順方向導電状態のサージ時に、該追加の層の少なくとも１つから該ドリフト層（３）に少数電荷キャリアを注入し、該ドリフト層の抵抗を低減し、これによりサージ時の温度を低減し、該金属層領域は、該追加の層の、ドリフト層の上の面を除く全ての面と、完全に隣り合うことを特徴とする半導体デバイス。

【請求項2】

それぞれの上記追加の層（７、７”）は、上記ドリフト層（３）の上に配置されるとともに、上記ショットキコンタクト領域（６）により横方向に限定された該ドリフト層との界面を形成することを特徴とする請求項１に記載のデバイス。

【請求項3】

上記ショットキコンタクト領域（６）は、上記ドリフト層（３）中のリセス（１１）の底部に配置され、それぞれの該ショットキコンタクト領域（６）は、隣接する上記追加の層（７、７”）を分離し、該追加の層（７、７”）と該ドリフト層（３）との間の界面の下方に配置されることを特徴とする請求項２に記載のデバイス。

【請求項4】

上記ドリフト層（３）は２つの副層であって、上記ソースコンタクトに近い第１の低ドープ副層（４）と、上記ドレインコンタクトに近い高ドープの第２副層（５）とを有する請求項１〜３のいずれかに記載のデバイス。

【請求項5】

上記ドリフト層（３）と上記追加の層（７、７”）はＳｉＣから形成され、第１導電型はｎであり、第２導電型はｐであり、サージ保護のために該ドリフト層に正孔が注入される請求項１〜４のいずれかに記載のデバイス。

【請求項6】

上記第１の副層（４）は１０^１５ｃｍ^−３より低いドーピング濃度を有し、上記第２の副層（５）は１０^１６ｃｍ^−３より高いドーピング濃度を有する請求項４に記載のデバイス。

【請求項7】

上記ドリフト層（３）の上面に沿った横方向に、少なくとも７つ毎に配置された上記追加の層（７、７”）の１つが、隣接するそれぞれの追加の層のより大きな横方向の長さを有することを特徴とする請求項１〜６のいずれかに記載のデバイス。

【請求項8】

上記少なくとも１つの追加の層（７”）は、隣接する上記追加の層（７）の横方向の長さの、少なくとも１．５倍の横方向の長さを有することを特徴とする請求項１〜７のいずれかに記載のデバイス。

【請求項9】

上記少なくとも１つの追加の層（７”）の横方向の長さは、５μｍから１５μｍであり、隣接する上記追加の層（７）の横方向の長さは、２μｍから４μｍであることを特徴とする請求項１〜８のいずれかに記載のデバイス。

【請求項10】

隣接する上記追加の層（７、７”）の間の横方向の距離は、上記ドリフト層（３）の上面に沿って一定である請求項１〜９のいずれかに記載のデバイス。

【請求項11】

上記ショットキコンタクト領域（６）と上記追加の層（７、７”）は、上記ドリフト層（３）の上に同心のリング形状で配置され、それぞれのリングは一定の幅を有し、横方向の距離はそれらのリングの半径方向を意味することを特徴とする請求項１〜１０のいずれかに記載のデバイス。

【請求項12】

隣接する上記追加の層（７、７”）の間の距離は、上記ドリフト層（３）の厚みと同じかまたはより小さいことを特徴とする請求項１０に記載のデバイス。

【請求項13】

上記ドリフト層（３）は、上記ショットキコンタクト領域（６）および上記追加の層（７、７”）と隣り合う薄い低ドープの第１副層（４）と、その下にあり、上記ドレインコンタクト（２）と隣り合う高ドープの第２副層（５）とを有する請求項１〜１２のいずれかに記載のデバイス。

【請求項14】

上記ドリフト層（３）と上記追加の層（７、７”）は、ダイアモンドから形成され、第１導電型はｐであり、第２導電型はｎであり、サージ保護のために上記ドリフト層に電子が注入される請求項１〜４および７〜１３のいずれかに記載のデバイス。

【請求項15】

上記ドリフト層（３）の上面に沿った横方向に、少なくとも６つ毎に配置された上記追加の層（７、７”）が、隣接するそれぞれの追加の層より大きな横方向の長さを有する請求項１〜６のいずれかに記載のデバイス。

【請求項16】

上記ドリフト層（３）の上面に沿った横方向に、少なくとも５つ毎に配置された上記追加の層（７、７”）が、隣接するそれぞれの追加の層より大きな横方向の長さを有する請求項１〜６のいずれかに記載のデバイス。

【請求項17】

上記ドリフト層（３）の上面に沿った横方向に、少なくとも４つ毎に配置された上記追加の層（７、７”）が、隣接するそれぞれの追加の層より大きな横方向の長さを有する請求項１〜６のいずれかに記載のデバイス。

【請求項18】

上記ドリフト層（３）の上面に沿った横方向に、少なくとも３つ毎に配置された上記追加の層（７、７”）が、隣接するそれぞれの追加の層より大きな横方向の長さを有する請求項１〜６のいずれかに記載のデバイス。

【請求項19】

上記それぞれの追加の層（７、７”）は、上記ドリフト層（３）の上に配置されて該ドリフト層に対して界面を形成し、かつ上記ショットキコンタクト領域（６）により横方向が限定され、
上記金属層領域は、該追加の層（７、７”）の、ドリフト層（３）とは反対側の面の上に配置され、かつ該追加の層（７、７”）の側面に接し、該追加の層（７、７”）の間を互いに分離する請求項１に記載のデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ｎまたはｐの第１導電型のドーパントによりドープされたドリフト層により相互接続されたソースコンタクトとドレインコンタクトを有し、デバイスの順バイアス状態で、ソースコンタクトとドレインコンタクトとの間の導電経路を多数電荷キャリアが移動し、このデバイスは、ドリフト層の上に、ソースコンタクトに属し、ドリフト層にショットキコンタクトを形成する複数の金属層領域を含み、金属層領域は、ドリフト層の上にある、第１導電型と反対の第２導電型のドーパントでドープされた半導体材料からなる追加の層の領域で横方向に分離され、追加の層はドリフト層との界面においてｐｎ接合を形成し、デバイスが逆バイアス状態で連続したブロッキングｐｎ接合を形成してショットキコンタクト領域を保護し、ソースコンタクトは追加の層の上にも適用される半導体デバイスに関する。

【背景技術】

【0002】

このタイプの半導体デバイスは、マージドＰＮ／ショットキダイオード（ＭＰＳ）と呼ばれる。ドリフト層は、ドーピング濃度の異なる１またはそれ以上の副層（sub-layer）を有しても良いことが指摘される。

【0003】

このタイプの半導体デバイスは、順導電状態で低いオン電圧を有するショットキダイオードの特性と、デバイスの逆バイアスブロッキング状態で高い破壊電界強度を有するｐｎダイオードの特性とを併せ持つ。

【0004】

隣接する追加の層の間には、可能な限り間隔を有し、これによりショットキコンタクト領域は可能な限り大きな総面積を有することが望まれる。なぜならば、これは、順バイアス状態において、デバイスがより低い抵抗であることを意味するからである。しかしながら、デバイスの逆バイアスブロッキング状態で、ショットキコンタクト領域を保護するｐｎ接合が信頼性を持って得られないので、そのような追加の層の間の距離はあまり大きくはできない。

【0005】

本発明は、すべてのタイプの半導体材料からなるデバイスを含む。ここでは、ＳｉＣの場合について説明するが、これは本発明を限定するものでは無い。

【0006】

通常動作と場合、ＳｉＣの成分は、１．５Ｖの領域のオン電圧を有し、そこを流れる電流は例えば５Ａである。しかしながら、サージが発生した場合には５０Ａの領域の電流が流れ、デバイスを破壊する温度の上昇を招く。それぞれの追加の層と、それに近いドリフト層の部分との間の電圧は、例えばＳｉＣでは２．８Ｖより大きな十分なレベルまで上昇し、サージが十分に大きい場合、そのような追加の層からドリフト層の中に少数電荷キャリアの注入が始まる。これが、ドリフト層の抵抗を減らし、これによりその温度を下げ、サージ保護として機能する。しかしながら、ショットキコンタクトから、追加の層に近いドリフト層部分に、多数電荷キャリアの注入された結果、そのようなサージ保護に必要とされる電圧は、所定の状況では、デバイスが破壊されてしまうまで得られない。

【発明の概要】

【0007】

本発明の目的は、公知のデバイスに対してサージにおける挙動を改良した、上述のタイプの半導体デバイスを提供する。

【0008】

本発明の目的は、少なくとも１つの追加の層が実質的により大きな横方向の長さ（拡がり）を有し、これにより隣接する層より面積の広いドリフト層との界面を有し、その層とドリフト層との間に十分な電圧のビルドアップ（building-up）を容易にし、デバイスが順導電状態の場合、サージにおいてその層からドリフト層中に少数電荷キャリアを注入し、ドリフト層の抵抗を低減して、これによりサージにおけるその温度を下げるようなデバイスの提供により得られる。

【0009】

サージ保護のためのこの新しいアプローチにより、サージ保護のために、少なくとも１つの追加の層とそこに近いドリフト層部分との間の電圧は、少数電荷キャリアをドリフト層に注入するのに十分であり、サージ保護は従来より速く得られ、これにより、サージ時のデバイスの温度が抑制され、デバイスの破壊が防止される。より広い追加の層は、あたかも隣接する層がより狭いような隣接するショットキコンタクトからの多数電荷キャリアの注入により、電圧のビルドアップは妨害されないことを意味する。広い横方向の長さを有する全ての追加の層が必要なわけではないことが見出された。これは、デバイスの通常動作では、順導電状態でデバイスは実質的により高い抵抗となるが、有効なサージ保護を得るためには、そのような広い横方向の長さを有する層の幾つかのみを有するだけで十分であることを意味する。

【0010】

本発明の具体例では、ドリフト層の上部に沿った横方向において、少なくとも７番目毎に、特徴的には少なくとも６番目毎に、好適には少なくとも５番目毎に、より好適には４番目または３番目毎に、追加の層は、隣接する追加の層より実質的に広い横方向の長さを有する。他の追加の層に対してより広い横方向の長さを有する追加の層の数の割合は、デバイスの有効なサージ保護となる。これにより、追加の層の多数は、順導電性の観点から好ましい、より小さな横方向の長さを有し、効果的なサージ保護が得られる。

【0011】

本発明の他の具体例では、少なくとも１つの追加の層は、少なくとも１．５、特徴的には少なくとも２、好適には２から４、より好適には３から４の数をかけた追加の層の横方向の長さに等しい。少なくとも１つの追加の層がそのように横方向に拡がることにより、隣接する追加の層に関する少数電荷キャリアの注入のために十分な電圧のビルドアップに関する特性が十分に改良される。

【0012】

本発明の他の具体例では、少なくとも１つの追加の層の横方向の長さは、５μｍから１５μｍであり、一方、隣接したそのような追加の層の横方向の長さは、２μｍから４μｍである。

【0013】

本発明の他の具体例では、隣接する追加の層の間の横方向の距離は、ドリフト層の上面に沿って実質的に一定であり、すでに述べたように、デバイスの逆バイアスブロッキング状態でショットキコンタクト領域が有効に保護される限り、この横方向の距離は可能な限り大きくすべきである。

【0014】

本発明の他の具体例では、ショットキコンタクト領域と、追加の層は、同心状のリング形状としてドリフト層の上に配置され、それぞれのリングは実質的に一定の幅を有する。横方向の長さは、それらのリングの半径方向を意味する。これにより、実質的により広い横方向の長さを有する少なくとも１つの追加の層は、隣接する追加の層のリングより実質的に広い幅の広いリングにより形成される。

【0015】

本発明の他の具体例では、隣接する追加の層の間の距離は、ドリフト層の厚みとおおよそ同じか、またはより小さい。これは、デバイスの逆バイアス状態において、連続したブロッキングｐｎ接合により、ショットキコンタクト領域が信頼性高く保護されることを意味する。

【0016】

本発明の他の具体例では、ドリフト層は、ショットキコンタクト領域および追加の層およびドレインコンタクトと隣り合った薄い低ドープされた第１の副層と、その下にある高ドープされた第２の副層とを有する。

【0017】

本発明の他の具体例では、ショットキコンタクト領域は、ドリフト層中のリセスの底面に設けられ、それぞれは隣接する追加の層を分離し、追加の層とドリフト層との間の界面に垂直な距離をおいてショットキコンタクトを配置する。垂直な距離は、ショットキコンタクトから注入された多数電荷キャリアが、サージ保護のために追加の層からドリフト層に少数電荷キャリアを注入するための、追加の層とそこに近いドリフト層の部分との間の十分な電圧のビルドアップ（上昇）に与える影響を低減することを意味する。

【0018】

本発明の他の具体例では、本発明の追加の層は高ドープされ、逆バイアスブロック状態と、サージ保護のための順導電状態との双方のデバイスの特徴を改良する。

【0019】

本発明の他の具体例では、デバイスの半導体層はＳｉＣからなり、第１導電型はｎであり、第２導電型はｐであり、ドリフト層に正孔を注入することによりサージ保護される。電子移動により電流は、現在得られるドーパントを有するＳｉＣ中で最も効果的であり、ダイアモンドに対しては反対になる。本発明の他の具体例では、半導体層はダイアモンドからなり、第１導電型はｐで、第２導電型はｎであり、ドリフト領域への電子の注入によりサージ保護される。

【0020】

ＳｉＣやダイアモンドからなるそのようなデバイスは、特に高出力への応用に興味があり、特に、高周波でスイッチがオンおよびオフされる場合、デバイスを非常に薄くしつつブロッキング状態で高電圧を保持できるとともに、高温におけるそれらの材料の安定性や高い熱伝導性を備え興味がある。

【0021】

本発明の優れた長所とともに更なる長所は、この具体例にかかる以下の記載から明らかになるであろう。

【図面の簡単な説明】

【0022】

添付した図面は、例として示された本発明の具体例の特定の記載に従うものである。

【0023】

【図1】順導電状態の、本発明にかかるタイプの公知の半導体デバイスの非常に模式的な断面図である。

【図2】逆バイアスブロッキング状態の、図１にかかるデバイスの図１に類似した図である。

【図3】本発明の第１の具体例にかかるデバイスの図１に類似した図である。

【図4】本発明の第２の具体例にかかるデバイスの図１に類似した図である。

【0024】

図面は縮尺通りではなく、異なる層の膜厚の比率は全体で異なり、図面は、単に、従来のデバイスと本発明にかかるデバイスの原理を示すものである。

【発明を実施するための形態】

【0025】

従来技術の説明
図１は、第１導電型、ここではｎ型にドープされたドリフト層３’により分離されたソースコンタクト１’とドレインコンタクト２’とを有する公知の半導体デバイスを示す。ドリフト層は、ここでは１つの副層であり、即ち、高ドープの副層５’である。デバイスは、更に、ドリフト層の上に、ソースコンタクトに属し、ドリフト層に対してショットキコンタクトを形成し、ドリフト層の上で、ここではｐである第２導電型のドーパントでドープされた半導体材料の追加の層の形態の領域７’により横方向に分離される複数の金属層を含む。追加の層７’は、好適には高ドープである。

【0026】

追加の層７’はドリフト層との界面においてｐｎ接合を形成する。このデバイスの操作は、以下の通りである。デバイスが順導電状態の場合、矢印８’のように、電子は、ショットキコンタクト領域６’からドリフト層に流れて、多数電荷キャリアをドレインコンタクト２’に運ぶ。ショットキコンタクトの低いバリア高さのおかげで、デバイスのオン状態電圧は低くなる。デバイスの逆バイアスブロッキング状態では、追加の層７’は、隣接するそのような追加の層の下部およびの間の部分を空乏化させることにより、ショットキ領域を保護する連続ブロッキングｐｎ接合９’（図２参照）を得ることができる。

【0027】

追加の層７’は、全て同じ幅または横方向の長さを有して可能な限り狭く形成されるとともに、最良の可能なオン状態特性を得るために、逆バイアス状態において連続したブロッキングｐｎ接合を得ることを可能とする。これにより、追加の層７’とそこに近接したドリフト部分の間に、サージの時に十分な電圧を得て、追加の層７’からドリフト層に正孔を注入して、これによりデバイスの温度を下げてサージ時にデバイスを保護するために、上述の問題が発生する。

【0028】

本発明の具体例の説明
本発明は、この問題を解決するものであり、本発明の第１の具体例にかかるデバイスは、図３に模式的に示される。図１、２の従来技術のデバイスに対応するこのデバイスの部分は、同じ参照符号により示されている。このデバイスの半導体材料はＳｉＣである。このデバイスは、公知のデバイスと、ドリフト層３が２つの副層を有する点、即ち、ソースコンタクトに近い第１の低ドープの副層４と、ドレインコンタクトに近いより高ドープの第２の副層５を有し、少なくとも１つの追加の層７”は実質的により大きな横方向の長さを有し、これによりドリフト層との界面の面積が、隣接する追加の層７よりも大きくなる。

【0029】

追加の層とショットキコンタクト領域６は、この場合、ドリフト層３の上に、それぞれが実質的に一定の幅を有する同心のリングとして形成される。横方向の長さは、それらのリングの半径方向を意味する。これは、この場合において、少なくとも１つの追加の層７”が、追加の層７の３倍の幅に等しい幅を有することを意味する。７つ毎、６つ毎、５つ毎、４つ毎、３つ毎の追加の層は、半径方向において、少なくとも１つの追加の層７”の幅に対応する幅を有する。より広い追加の層の数と、他の隣接する追加の層との間の他の関係は、想像できる。

【0030】

少なくとも１つの追加の層７”の幅は、この具体例では１０μｍであり、一方、隣接する追加の層の幅は約３μｍである。追加の層７、７”は、この場合には、ドリフト層の上面の約２０％を覆い、この被覆は、図１、２に示す従来技術のデバイスと、実質的に同じである。

【0031】

図３に示される本発明にかかるデバイスの機能は、通常動作において、順導電状態および逆バイアス状態において図１にかかるデバイスと実質的に同じである。しかしながら、このデバイスのサージ保護は、図１のデバイスに比較して驚くほど改良されている。この理由は、例えば電流が５Ａから５０Ａに増加するサージにおいて、図１に矢印１０’で示された、追加の層の近傍のドリフト層に注入された電子は、追加の層７’とその隣のドリフト層部分との間で、ＳｉＣの場合は２．８Ｖである十分な電圧のビルドアップを打ち消すことにある。

【0032】

しかしながら、隣接するそのような追加の層７より実質的に大きな幅を有する少なくとも１つの追加の層７”に近い、矢印１０により注入されたそのような電子は、層７”とその下のドリフト層との間の十分な電圧のビルドアップを実質的に妨害せず、正孔の形の少数電荷キャリアがドリフト層に注入され、これにより、高い電流サージにおいて、より簡単にデバイスの抵抗と温度を下げる。

【0033】

図４は、本発明の第２の具体例にかかるデバイスを示す。このデバイスは、ショットキコンタクト領域６が、ドリフト層中のリセスまたはトレンチ１１の底部に形成されて隣接する追加の層の間を分離し、ショットキコンタクトを、追加の層７、７”とドリフト層との間の界面から垂直方向の距離だけ隔てて配置される点で、図３に示すデバイスと異なっている。

【0034】

このショットキコンタクトと界面との間の垂直方向の距離は、サージにおいてショットキコンタクトからドリフト層に注入された電子が、ドリフト層に正孔を注入するための、追加の層７、７”とドリフト層の間の十分な電圧のビルドアップを妨げることを意味する。少なくとも１つの追加の層の幅は、この具体例では、隣接する追加の層７の幅の２倍であり、これは、電圧が、サージ時に、他の追加の層７より、追加の層７”に対してより簡単でより速いビルドアップを行うことを意味する。

【0035】

低ドープと高ドープとの間との違いは、この文脈では、少なくとも１０倍のドーピング濃度の違いを意味し、ＳｉＣの場合、第１の副層は１０^１５ｃｍ^−３より低いドーピング濃度であり、一方、第２の副層は１０^１６ｃｍ^−３より高いドーピング濃度である。ドリフト領域に異なったドーピングレベルの副層を含むことで、第１の副層４の配置を通じて行われたような注入の増大を行うことは、従来技術からは認識できない。

【0036】

本発明は、もちろん上述の具体例に限定されるものではなく、その多くの変形の可能性は、添付の請求項に記載された本発明の基本的発想から離れることなく、当業者にとって明らかである。

【0037】

異なった幅を有する実質的に大きな横方向の長さを有する追加の層を有することは、本発明の範囲内であり、それらの一つは、多数の他の追加の層の幅の３倍であり、他は、それらの層の幅の２．５倍である。

【0038】

ＳｉＣに関して、本発明は、特定のポリタイプに限定されるものではない。

【図1】

【図2】

【図3】

【図4】