特許 5736808 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5736808

(24)【登録日】2015年5月1日

(45)【発行日】2015年6月17日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20150528BHJP

   H01L 29/78 20060101ALI20150528BHJP

   H01L 27/08 20060101ALI20150528BHJP

   H01L 21/8238 20060101ALI20150528BHJP

   H01L 27/092 20060101ALI20150528BHJP

   H01L 21/76 20060101ALI20150528BHJP

   H01L 29/786 20060101ALI20150528BHJP

【ＦＩ】

   H01L29/78 301X

   H01L27/08 331A

   H01L27/08 321D

   H01L27/08 321E

   H01L27/08 321F

   H01L27/08 321A

   H01L21/76 L

   H01L21/76 S

   H01L29/78 301R

   H01L29/78 622

   H01L29/78 626Z

   H01L29/78 621

【請求項の数】5

【全頁数】41

(21)【出願番号】特願2011-20834(P2011-20834)

(22)【出願日】2011年2月2日

(65)【公開番号】特開2012-160652(P2012-160652A)

(43)【公開日】2012年8月23日

【審査請求日】2013年11月1日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100087479

【弁理士】

【氏名又は名称】北野 好人

(72)【発明者】

【氏名】片上 朗

(72)【発明者】

【氏名】吉田 英司

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００２−２３７５７５（ＪＰ，Ａ）

【文献】 特開２００９−０９９８１５（ＪＰ，Ａ）

【文献】 特開昭６０−２２６１６８（ＪＰ，Ａ）

【文献】 国際公開第２００２／０２５７０１（ＷＯ，Ａ１）

【文献】 特開昭５８−１２４２４３（ＪＰ，Ａ）

【文献】 特開２００２−２９９６１５（ＪＰ，Ａ）

【文献】 特開２００２−３３４９９６（ＪＰ，Ａ）

【文献】 米国特許第０６５３７８６１（ＵＳ，Ｂ１）

【文献】 特開２００６−０６６６９１（ＪＰ，Ａ）

【文献】 特開平０２−２４６３３０（ＪＰ，Ａ）

【文献】 特開昭６１−２５６６４９（ＪＰ，Ａ）

【文献】 米国特許第０６５６６２２８（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／７６

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

半導体基板に、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝により画定された領域内に、前記第１の素子分離溝よりも浅く、第１の部分と第２の部分とを画定する第２の素子分離溝を形成する工程と、
前記第２の素子分離溝の底部に、第１導電型の不純物層を形成する工程と、
前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を平坦化し、前記第１の素子分離溝に埋め込まれた第１の素子分離絶縁膜と、前記第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、
前記第１の素子分離溝により画定された前記半導体基板の前記領域内に、前記第２の素子分離絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い前記第１導電型の第１のウェルを形成する工程と、
前記第１の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層を形成する工程とを有し、
前記不純物層を形成する工程は、
前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第２の絶縁膜を形成する工程と、
前記第２の素子分離溝の底部が露出し、前記第１の素子分離溝の底部のみに前記第２の絶縁膜が残存するように、前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜をマスクとしてイオン注入を行い、前記第２の素子分離溝の底部に、前記不純物層を選択的に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。

【請求項2】

請求項１記載の半導体装置の製造方法において、
前記不純物層は、前記第１のウェルの同じ深さにおける不純物濃度よりも高い不純物濃度を有する
ことを特徴とする半導体装置の製造方法。

【請求項3】

請求項１記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程の後に、前記第１の素子分離溝及び前記第２の素子分離溝の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第２の絶縁膜及び前記サイドウォールスペーサをマスクとして、前記第２の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【請求項4】

請求項１乃至３のいずれか１項に記載の半導体装置の製造方法において、
前記第１のウェルを形成する工程は、前記第１の素子分離溝を形成する工程及び前記第２の素子分離溝を形成する工程よりも前に行う
ことを特徴とする半導体装置の製造方法。

【請求項5】

請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板の前記領域内に、前記第１のウェルよりも深く、前記第１の素子分離絶縁膜に接する第２導電型の第２のウェルを形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

半導体装置の消費電力を低減するためのトランジスタ構造として、ＤＴＭＯＳ（Dynamic Threshold Voltage MOSFET）と呼ばれる構造が提案されている。ＤＴＭＯＳは、ＳＯＩ基板を用いて個々のトランジスタのボディ電極を分離し、ゲート電極とボディ電極とを短絡したトランジスタ構造である。ＤＴＭＯＳによれば、トランジスタがオンの時には大きな駆動電流が得られる一方、オフの時には相対的にオン状態と比べて閾値電圧が高くなりリーク電流を抑制することができ、低消費電力化を図ることができる。

【0003】

また、ＤＴＭＯＳのボディ抵抗を低減するためのトランジスタ構造として、Ｂ−ＤＴＭＯＳ（Bulk Dynamic Threshold Voltage MOSFET）と呼ばれる構造が提案されている。Ｂ−ＤＴＭＯＳは、バルク基板に形成した二重ウェルとトレンチ素子分離とを用いて個々のトランジスタのボディ電極を分離したトランジスタ構造である。Ｂ−ＤＴＭＯＳによれば、ボディ領域の厚さを容易に制御することができ、ボディ抵抗を大幅に低減することができる。

【0004】

前記のトレンチ素子分離によって各トランジスタのウェルを分離した構造では、ボディ電極の引き出し方が課題である。これに対する解決策の一つとして、トランジスタ部とボディ電極引き出し部とをより浅いトレンチにて分離した構造が提案されている（特許文献２）。ただしこの構造では、浅いトレンチの下部はボディ領域が縮小し高抵抗となる。ボディ抵抗の高抵抗化は動作速度の低下及び消費電力の増大に繋がる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００４−３１１７２４号公報

【特許文献2】特開２００１−０３２０５１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

トランジスタの更なる高速化及び低消費電力化のために、ボディ抵抗をより低減しうる半導体装置の構造及び製造方法が待望されている。

【0007】

本発明の目的は、動作速度を向上し消費電力を低減しうる半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0008】

実施形態の一観点によれば、半導体基板に形成された第１の素子分離絶縁膜と、前記第１の素子分離絶縁膜により画定され、前記第１の素子分離絶縁膜よりも浅い第１導電型の第１のウェルと、前記第１のウェル内に形成され、前記第１のウェルよりも浅く、前記第１のウェルの第１の部分と第１のウェルの第２の部分とを画定する第２の素子分離絶縁膜と、前記第１の部分上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層とを有し、前記第１のウェルは、前記第２の素子分離絶縁膜下の領域の電気抵抗が、前記第１のウェルの他の領域の同じ深さにおける電気抵抗よりも低い半導体装置が提供される。

【0009】

また、実施形態の他の観点によれば、半導体基板に、第１の素子分離溝を形成する工程と、前記第１の素子分離溝により画定された領域内に、前記第１の素子分離溝よりも浅く、第１の部分と第２の部分とを画定する第２の素子分離溝を形成する工程と、前記第２の素子分離溝の底部に、第１導電型の不純物層を形成する工程と、前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、前記第１の絶縁膜を平坦化し、前記第１の素子分離溝に埋め込まれた第１の素子分離絶縁膜と、前記第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、前記第１の素子分離溝により画定された前記半導体基板の前記領域内に、前記第２の素子分離絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い前記第１導電型の第１のウェルを形成する工程と、前記第１の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層を形成する工程とを有する半導体装置の製造方法が提供される。

【発明の効果】

【0010】

開示の半導体装置及びその製造方法によれば、素子分離絶縁膜下のウェル抵抗を大幅に低減することができる。これにより、トランジスタのボディ抵抗を減少してゲート信号に対する追従性を高めることができ、トランジスタの高速化及び低消費電力化を図ることができる。

【図面の簡単な説明】

【0011】

【図1】図１は、第１実施形態による半導体装置の構造を示す平面図である。

【図2】図２は、第１実施形態による半導体装置の構造を示す概略断面図である。

【図3】図３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図4】図４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図5】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図6】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図7】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図8】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図9】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図10】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図11】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図12】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図13】図１３は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。

【図14】図１４は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。

【図15】図１５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。

【図16】図１６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。

【図17】図１７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。

【図18】図１８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。

【図19】図１９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。

【図20】図２０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。

【図21】図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図22】図２２は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図23】図２３は、第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図24】図２４は、第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図25】図２５は、第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図26】図２６は、第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図27】図２７は、第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図28】図２８は、第３実施形態による半導体装置の構造を示す概略断面図である。

【図29】図２９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図30】図３０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図31】図３１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図32】図３２は、第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図33】図３３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図34】図３４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図35】図３５は、第３実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図36】図３６は、第３実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図37】図３７は、第３実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図38】図３８は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図39】図３９は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。

【図40】図４０は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。

【図41】図４１は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。

【図42】図４２は、第４実施形態による半導体装置の構造を示す概略断面図である。

【図43】図４３は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図44】図４４は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【図45】図４５は、第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。

【図46】図４６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。

【図47】図４７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。

【図48】図４８は、第４実施形態による半導体装置の製造方法を示す工程断面図（その６）である。

【図49】図４９は、第４実施形態による半導体装置の製造方法を示す工程断面図（その７）である。

【図50】図５０は、第４実施形態による半導体装置の製造方法を示す工程断面図（その８）である。

【図51】図５１は、第４実施形態による半導体装置の製造方法を示す工程断面図（その９）である。

【図52】図５２は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。

【図53】図５３は、第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。

【図54】図５４は、第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。

【発明を実施するための形態】

【0012】

［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。

【0013】

図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0014】

はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＣ−Ｃ′線断面図である。

【0015】

シリコン基板１０には、トランジスタを形成するための活性領域３４ａを画定する深い素子分離絶縁膜３４が形成されている。活性領域３４ａ内には、活性領域３４ａ内に活性領域３２ａ，３２ｂを画定する浅い素子分離絶縁膜３２が形成されている。なお、図１において、右側の活性領域３４ａはＮ型トランジスタ形成領域であり、左側の活性領域３４ａはＰ型トランジスタ形成領域であるものとする。

【0016】

Ｎ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３２の底部よりも深く、素子分離絶縁膜３４の底部よりも浅いＰウェル４２が形成されている。また、Ｐウェル４２下には、素子分離絶縁膜３４に接するようにＮウェル４４が形成されている。これにより、Ｎ型トランジスタ領域に形成されたＰウェル４２は、Ｎウェル４４及び素子分離絶縁膜３４によって、図示しない他のＰウェルから電気的に分離されている。素子分離絶縁膜３２の底部下のＰウェル４２内には、Ｐウェル４２よりも高濃度のＰ型不純物層２４が形成されている。なお、Ｐ型不純物層２４の底部は、Ｐウェル４２の底部よりも深くに位置してもよい。

【0017】

Ｎ型トランジスタ形成領域の活性領域３２ａ上には、ゲート絶縁膜４６を介してゲート電極４８が形成されている。ゲート電極４８の両側の活性領域３２ａ内には、ソース／ドレイン領域６４が形成されている。Ｎ型トランジスタ形成領域の活性領域３２ｂの表面部には、Ｐウェル４２及びＰ型不純物層２４を介してゲート電極４８下のボディ領域に電気的に接続されたＰ型不純物層６２が形成されている。Ｐ型不純物層６２は、Ｎ型トランジスタのボディ領域へ接続するためのボディコンタクト層である。

【0018】

Ｐ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３２の底部よりも深く、素子分離絶縁膜３４の底部よりも浅いＮウェル３６が形成されている。また、Ｎウェル３６下には、素子分離絶縁膜３４に接するようにＰウェル３８が形成されている。これにより、Ｐ型トランジスタ領域に形成されたＮウェル３６は、Ｐウェル３８及び素子分離絶縁膜３４によって、図示しない他のＮウェルから電気的に分離されている。素子分離絶縁膜３２の底部下のＮウェル３６内には、Ｎウェル３６よりも高濃度のＮ型不純物層（図示せず）が形成されている。このＮ型不純物層は、Ｎ型トランジスタのＰ型不純物層２４に対応するものである。なお、このＮ型不純物層の底部は、Ｎウェル３６の底部よりも深くに位置してもよい。

【0019】

Ｐ型トランジスタ形成領域の活性領域３２ａ上には、ゲート絶縁膜４６を介してゲート電極４８が形成されている。ゲート電極４８の両側の活性領域３２ａ内には、ソース／ドレイン領域６６が形成されている。Ｐ型トランジスタ形成領域の活性領域３２ｂの表面部には、Ｎウェル３６及び素子分離絶縁膜３２下に形成されたＮ型不純物層（図示せず）を介してゲート電極４８下のボディ領域に電気的に接続されたＮ型不純物層５８が形成されている。Ｎ型不純物層５８は、Ｐ型トランジスタのボディ領域へ接続するためのボディコンタクト層である。

【0020】

なお、Ｐ型トランジスタのゲート電極４８の延在方向に沿った断面は、図２（ｂ）に示すＮ型トランジスタのＣ−Ｃ′線断面と同様である。

【0021】

ゲート電極４８、ソース／ドレイン領域６４，６６上には、金属シリサイド層６８が形成されている。

【0022】

Ｎ型トランジスタ及びＰ型トランジスタが形成されたシリコン基板１０上には、層間絶縁膜７０が形成されている。層間絶縁膜７０には、トランジスタの各電極上に形成された金属シリサイド層６８に接続されたコンタクトプラグ７４が埋め込まれている。

【0023】

コンタクトプラグ７４が埋め込まれた層間絶縁膜６６上には、コンタクトプラグ７４を介してＮ型トランジスタのゲート電極４８とＰ型不純物層６２とを接続する配線層７６が形成されている。また、コンタクトプラグ７４を介してＰ型トランジスタのゲート電極４８とＰＮ型不純物層５８とを接続する配線層７６が形成されている。また、コンタクトプラグ７４を介してソース／ドレイン領域６４，６６に接続された配線層７８が形成されている。

【0024】

こうして、本実施形態による半導体装置が形成されている。

【0025】

このように、本実施形態による半導体装置は、トランジスタ形成領域の活性領域３４ａを画定する深い素子分離絶縁膜３４を有している。また、活性領域３４ａ内に、チャネル領域及びソース／ドレイン領域を形成する活性領域３２ａと、チャネル領域下のボディ領域に接続されたボディコンタクト領域となる活性領域３２ｂとを画定する浅い素子分離絶縁膜３２とを有している。そして、素子分離絶縁膜３２下の領域のウェル内には、ウェルの他の領域の同じ深さにおける不純物濃度よりも高濃度の不純物層（Ｎ型トランジスタではＰ型不純物層２４）が形成されている。

【0026】

活性領域３２ａと活性領域３２ｂとをウェルよりも浅い素子分離絶縁膜３２によって分離することにより、素子面積を縮小しつつ、１つのトランジスタ毎に１つのウェルを設けることができる。また、素子分離絶縁膜３２下に不純物層を形成することにより、素子分離絶縁膜３２下の領域の電気抵抗を、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くすることができる。すなわち、素子分離絶縁膜３２下の不純物層により、素子分離絶縁膜３２を形成することに伴う活性領域３２ａと活性領域３２ｂとの間のウェル抵抗の増加を補うことができる。これにより、ボディ領域である活性領域３２ａとボディコンタクト領域である活性領域３２ｂとの間のウェル抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。

【0027】

次に、本実施形態による半導体装置の製造方法について図３乃至図２０を用いて説明する。

【0028】

まず、シリコン基板１０上に、例えば熱酸化法により、例えば膜厚３〜１０ｎｍ程度のシリコン酸化膜１２を形成する。酸化温度は、例えば、８５０℃〜１０００℃とする。

【0029】

次いで、シリコン酸化膜１２上に、例えばＬＰＣＶＤ法により、例えば膜厚７０〜１００ｎｍ程度のシリコン窒化膜１４を形成する。成長温度は、例えば、７００℃〜８００℃とする（図３）。

【0030】

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２をパターニングし、素子分離絶縁膜３２，３４の形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する（図４）。

【0031】

次いで、フォトリソグラフィにより、活性領域３２ａと活性領域３２ｂとを分離する浅い素子分離絶縁膜３２の形成予定領域を露出し、他の領域を覆うフォトレジスト膜１６を形成する（図５）。

【0032】

次いで、フォトレジスト膜１６及びシリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の浅い素子分離絶縁膜３２の形成予定領域に、深さが例えば５０ｎｍ〜１００ｎｍの素子分離溝１８を形成する。

【0033】

次いで、例えばアッシングにより、フォトレジスト膜１６を除去する（図６）。

【0034】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0035】

次いで、このフォトレジスト膜及びシリコン窒化膜１４をマスクとしてイオン注入を行い、Ｎ型不純物層２０を形成する。例えば、砒素イオン（Ａｓ^＋）を、加速エネルギーを１ｋｅＶ〜５ｋｅＶ、ドーズ量を１×１０^１４ｃｍ^−２〜１×１０^１５ｃｍ^−２の条件でイオン注入し、Ｎ型不純物層２０を形成する。このイオン注入により、Ｎ型不純物層２０は、Ｐ型トランジスタ形成領域の、素子分離溝１８の底部及び深い素子分離絶縁膜３４の形成予定領域のシリコン基板１０表面に形成される。

【0036】

次いで、例えばアッシングにより、Ｎ型不純物層２０の形成に用いたフォトレジスト膜を除去する。

【0037】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜２２を形成する。

【0038】

次いで、フォトレジスト膜２２及びシリコン窒化膜１４をマスクとしてイオン注入を行い、Ｐ型不純物層２４を形成する。例えば、ボロンイオン（Ｂ^＋）を、加速エネルギーを０．２ｋｅＶ〜０．６ｋｅＶ、ドーズ量を１×１０^１４ｃｍ^−２〜１×１０^１５ｃｍ^−２の条件でイオン注入し、Ｐ型不純物層２４を形成する。このイオン注入により、Ｐ型不純物層２４は、Ｎ型トランジスタ形成領域の、素子分離溝１８の底部及び深い素子分離絶縁膜３４の形成予定領域のシリコン基板１０表面に形成される（図７）。

【0039】

次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。

【0040】

なお、本実施形態では、深い素子分離絶縁膜３４の形成予定領域のシリコン基板１０表面にもＮ型不純物層２０及びＰ型不純物層２４を形成しているが、深い素子分離絶縁膜の形成予定領域のＮ型不純物層２０及びＰ型不純物層２４は、必ずしも形成する必要はない。すなわち、Ｎ型不純物層２０及びＰ型不純物層２４を形成する際にマスクとして用いるフォトレジスト膜により、深い素子分離絶縁膜３４の形成予定領域を覆うようにしてもよい。この場合には、素子分離溝２８の形成後に素子分離溝１８を形成することもできる。

【0041】

次いで、フォトリソグラフィにより、素子分離溝１８の形成された領域を覆い、深い素子分離絶縁膜３４の形成予定領域を露出するフォトレジスト膜２６を形成する（図８）。

【0042】

次いで、フォトレジスト膜２６及びシリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の深い素子分離絶縁膜３４の形成予定領域に、深さが例えば２５０ｎｍ〜４００ｎｍの素子分離溝２８を形成する。

【0043】

次いで、例えばアッシングにより、フォトレジスト膜２６を除去する（図９）。

【0044】

次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３０を堆積する（図１０）。

【0045】

次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン窒化膜１４上のシリコン酸化膜３０を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝１８に埋め込まれたシリコン酸化膜３０により浅い素子分離絶縁膜３２を形成し、素子分離溝２８に埋め込まれたシリコン酸化膜３０により深い素子分離絶縁膜３４を形成する。

【0046】

これにより、素子分離絶縁膜３４により、各トランジスタ領域を形成する活性領域３４ａを画定する。また、素子分離絶縁膜３２により、各活性領域３４ａ内に、活性領域３２ａ及び活性領域３２ｂを画定する（図１１）。

【0047】

次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３２，３４の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３２，３４の表面の高さとが同程度になるように調整するためのものである。

【0048】

次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。

【0049】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する（図１２）。

【0050】

次いで、例えば熱酸化法により、シリコン基板１０の表面に、イオン注入の際の保護膜となるシリコン酸化膜（図示せず）を形成する。

【0051】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0052】

次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Ｎウェル３６及びＰウェル３８を形成する。Ｎウェル３６は、素子分離絶縁膜３２下のＮ型不純物層２０よりも深く、素子分離絶縁膜３４の底部よりも浅い領域に形成する。また、Ｐウェル３８は、Ｎウェル３６よりも深い領域に、素子分離絶縁膜３４に接するように形成する。これにより、各トランジスタ領域に形成された各Ｎウェル３６を、Ｐウェル３８及び素子分離絶縁膜３４によって電気的に分離する。

【0053】

Ｎウェル３６は、例えば、燐イオン（Ｐ^＋）を、加速エネルギー７０ｋｅＶ〜１２０ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、または砒素イオンを、加速エネルギー１００ｋｅＶ〜２５０ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。このとき、燐イオンと砒素イオンの両方をイオン注入してウェルを形成してもよい。Ｐウェル３８は、例えば、ボロンイオンを、加速エネルギー１００ｋｅＶ〜２００ｋｅＶ、ドーズ量７×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件でイオン注入することにより形成する。

【0054】

次いで、例えばアッシングにより、Ｎウェル３６及びＰウェル３８の形成に用いたフォトレジスト膜を除去する。

【0055】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜４０を形成する。

【0056】

次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、Ｐウェル４２及びＮウェル４４を形成する（図１３）。Ｐウェル４２は、素子分離絶縁膜３２下のＰ型不純物層２４よりも深く、素子分離絶縁膜３４の底部よりも浅い領域に形成する。また、Ｎウェル４４は、Ｐウェル４２よりも深い領域に、素子分離絶縁膜３４に接するように形成する。これにより、各トランジスタ領域に形成された各Ｐウェル４２を、Ｐウェル４４及び素子分離絶縁膜３４によって電気的に分離される。

【0057】

Ｐウェル４２は、例えば、ボロンイオンを、加速エネルギー２０ｋｅＶ〜５０ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。Ｎウェル４４は、例えば、燐イオンを、加速エネルギー２００ｋｅＶ〜４００ｋｅＶ、ドーズ量７×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。

【0058】

次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。

【0059】

次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃、３秒〜１０秒の短時間熱処理を行う。

【0060】

本実施形態の製造方法では、ウェルの形成とは別に、素子分離溝１８の底部に選択的にイオン注入を行いＮ型不純物層２０及びＰ型不純物層２４を形成するため、素子分離絶縁膜３２の底部以外のウェルの不純物プロファイルに影響を与えることはない。また、Ｎ型不純物層２０及びＰ型不純物層２４は、素子分離絶縁膜３２，３４の形成プロセスを利用して素子分離溝１８の底部に自己整合的に形成することができるため、製造コストが大幅に増加することもない。

【0061】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより保護膜としてのシリコン酸化膜（図示せず）を除去する。

【0062】

次いで、シリコン基板１０の表面を、例えば７５０℃〜１１００℃の温度で熱酸化し、シリコン酸化膜のゲート絶縁膜４６を形成する。

【0063】

次いで、ゲート絶縁膜４６上に、例えばＬＰＣＶＤ法により、ポリシリコン膜を堆積する。

【0064】

次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極４８を形成する（図１５）。

【0065】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域及びＰ型トランジスタの形成領域の活性領域３２ｂを覆い、Ｐ型トランジスタの形成領域の活性領域３２ａを露出するフォトレジスト膜（図示せず）を形成する。

【0066】

次いで、このフォトレジスト膜及びゲート電極４８をマスクとしてイオン注入を行い、エクステンション領域となるＰ型不純物層５０を形成する。必要に応じて、Ｐ型不純物層５０とともにＮ型ポケット領域を形成するようにしてもよい。

【0067】

次いで、例えばアッシングにより、Ｐ型不純物層５０の形成に用いたフォトレジスト膜を除去する。

【0068】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域及びＮ型トランジスタ形成領域の活性領域３２ｂを覆い、Ｎ型トランジスタの形成領域の活性領域３２ａを露出するフォトレジスト膜５２を形成する。

【0069】

次いで、フォトレジスト膜５２及びゲート電極４８をマスクとしてイオン注入を行い、エクステンション領域となるＮ型不純物層５４を形成する（図１５）。必要に応じて、Ｎ型不純物層５４とともにＰ型ポケット領域を形成するようにしてもよい。

【0070】

次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。

【0071】

次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜を堆積する。処理条件は、例えば、温度を４００℃〜６００℃とする。なお、シリコン酸化膜の代わりに、シリコン窒化膜を堆積してもよい。

【0072】

次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極４８の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ５６を形成する（図１６）。

【0073】

次いで、Ｎ型トランジスタの形成領域の活性領域３２ａ及びＰ型トランジスタ形成領域の活性領域３２ｂを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

【0074】

次いで、このフォトレジスト膜、ゲート電極４８及びサイドウォールスペーサ５６をマスクとしてイオン注入を行う。これにより、Ｎ型トランジスタの形成領域の活性領域３２ａ内に、Ｎ型不純物層５４とともにＮ型トランジスタのソース／ドレイン領域６４を形成するＮ型不純物層５８を形成する。また、Ｐ型トランジスタの形成領域の活性領域３２ｂ内に、ボディコンタクト領域となるＮ型不純物層５８を形成する。

【0075】

次いで、例えばアッシングにより、Ｎ型不純物層５８の形成の際にマスクとして用いたフォトレジスト膜を除去する。

【0076】

次いで、Ｐ型トランジスタの形成領域の活性領域３２ａ及びＮ型トランジスタ形成領域の活性領域３２ｂを露出し、他の領域を覆うフォトレジスト膜６０を形成する。

【0077】

次いで、フォトレジスト膜６０、ゲート電極４８及びサイドウォールスペーサ５６をマスクとしてイオン注入を行う。これにより、Ｐ型トランジスタの形成領域の活性領域３２ａ内に、Ｐ型不純物層５０とともにＰ型トランジスタのソース／ドレイン領域６６を形成するＰ型不純物層６２を形成する。また、Ｎ型トランジスタの形成領域の活性領域３２ｂ内に、ボディコンタクト領域となるＰ型不純物層６２を形成する（図１７）。

【0078】

次いで、例えばアッシングにより、フォトレジスト膜６０を除去する。

【0079】

次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃のスパイクアニールを行う。これにより、Ｎ型不純物層５４及びＮ型不純物層５８を含むＮ型トランジスタのソース／ドレイン領域６４と、Ｐ型不純物層５０及びＰ型不純物層６２を含むＰ型トランジスタのソース／ドレイン領域６６を形成する。

【0080】

次いで、サリサイドプロセスにより、ソース／ドレイン領域６４，６６上及びゲート電極４８上に、金属シリサイド層６８を選択的に形成する。金属シリサイド層６８の形成用の金属材料としては、例えば、チタン（Ｔｉ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）等を用いる。

【0081】

こうして、シリコン基板１０上に、ゲート電極４８及びソース／ドレイン領域６４を有するＮ型トランジスタと、ゲート電極４８及びソース／ドレイン領域６６を有するＰ型トランジスタを形成する（図１８）。

【0082】

次いで、Ｎ型トランジスタ及びＰ型トランジスタが形成されたシリコン基板１０上に、例えばＣＶＤ法により、シリコン酸化膜等の絶縁膜を堆積し、層間絶縁膜７０を形成する。

【0083】

次いで、例えばＣＭＰ法により、層間絶縁膜７０の表面を平坦化する。

【0084】

次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜７０に、Ｎ型トランジスタ及びＰ型トランジスタの各電極上に形成された金属シリサイド層６８に達するコンタクトホール７２を形成する（図１９）。

【0085】

次いで、コンタクトホール７２内に、例えばバリアメタルとタングステンとを含むコンタクトプラグ７４を形成する。

【0086】

次いで、コンタクトプラグ７４が埋め込まれた層間絶縁膜７０上に、コンタクトプラグ７４を介してゲート電極４８とボディコンタクト領域３２ｂとを電気的に接続する配線層７６を形成する。また、コンタクトプラグ７４を介してソース／ドレイン領域６６，６８に接続された配線層７８等を形成する（図２０）。

【0087】

この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。

【0088】

このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。

【0089】

また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝１８の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜３２の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。

【0090】

［第２実施形態］
第２実施形態による半導体装置の製造方法について図２１乃至図２７を用いて説明する。図１乃至図２０に示す第１実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。

【0091】

図２１乃至図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0092】

本実施形態では、図１及び図２に示す第１実施形態による半導体装置の他の製造方法を示す。本実施形態による半導体装置の製造方法は、素子分離絶縁膜３２，３４の形成方法が異なるほかは、第１実施形態による半導体装置の製造方法と同様である。

【0093】

まず、図３乃至図４に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上にシリコン酸化膜１２及びシリコン窒化膜１４を形成する。

【0094】

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜１４及びシリコン酸化膜１２をパターニングし、素子分離絶縁膜３２，３４の形成予定領域のシリコン窒化膜１４及びシリコン酸化膜１２を除去する。

【0095】

次いで、フォトリソグラフィにより、活性領域３２ａと活性領域３２ｂとを分離する浅い素子分離絶縁膜１８の形成予定領域を覆うフォトレジスト膜２６を形成する（図２１）。

【0096】

次いで、フォトレジスト膜２６及びシリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の深い素子分離絶縁膜３４の形成予定領域に、深さが例えば２００ｎｍ〜３００ｎｍの素子分離溝２８を形成する。

【0097】

次いで、例えばアッシングにより、フォトレジスト膜２６を除去する（図２２）。

【0098】

次いで、シリコン窒化膜１４をマスクとしてシリコン基板１０をドライエッチングし、シリコン基板１０の浅い素子分離絶縁膜３２の形成予定領域に、深さが例えば５０〜１００ｎｍの素子分離溝１８を形成する。同時に、素子分離溝２８を更にエッチングし、深さが例えば２５０ｎｍ〜４００ｎｍの素子分離溝２８を形成する。

【0099】

次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３０ａを堆積する（図２４）。

【0100】

次いで、シリコン酸化膜３０ａをエッチバックする。このエッチバックは、素子分離溝１８の底部が露出し、素子分離溝２８の底部がシリコン酸化膜３０ａで覆われた状態となるまで行う（図２５）。

【0101】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0102】

次いで、このフォトレジスト膜及びシリコン窒化膜１４をマスクとしてイオン注入を行い、Ｎ型不純物層（図示せず）を形成する。このイオン注入により、Ｎ型不純物層は、Ｐ型トランジスタ形成領域の素子分離溝１８の底部に形成される。

【0103】

次いで、例えばアッシングにより、Ｎ型不純物層の形成に用いたフォトレジスト膜を除去する。

【0104】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜２２を形成する。

【0105】

次いで、フォトレジスト膜２２及びシリコン窒化膜１４をマスクとしてイオン注入を行い、Ｐ型不純物層２４を形成する。このイオン注入により、Ｐ型不純物層２４は、Ｎ型トランジスタ形成領域の、素子分離溝１８の底部に形成される（図２６）。

【0106】

次いで、例えばアッシングにより、フォトレジスト膜２２を除去する。

【0107】

なお、素子分離溝１８の底部にＮ型不純物層及びＰ型不純物層２４を形成する際、素子分離溝２８の形成領域をフォトレジスト膜により覆っておくことも考えられる。しかしながら、この場合、位置合わせずれ生じると、素子分離溝１８の底部にＮ型不純物層又はＰ型不純物層２４が形成されない領域が生じたり、素子分離溝２８の底部にＮ型不純物層又はＰ型不純物層２４が形成されることも考えられる。

【0108】

一方、本実施形態による半導体装置の製造方法では、素子分離溝２８の底部をシリコン酸化膜３０ａによって自己整合的に覆っている。このため、フォトリソグラフィの際の位置合わせずれの影響を受けることなく、素子分離溝１８の底部にＮ型不純物層及びＰ型不純物層２４を形成することができる。

【0109】

次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３０ｂを堆積する（図２７）。

【0110】

この後、図１１乃至図２０に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。

【0111】

このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。

【0112】

また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝１８の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜３２の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。

【0113】

［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２８乃至図４１を用いて説明する。図１乃至図２７に示す第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。

【0114】

図２８は、本実施形態による半導体装置の構造を示す概略断面図である。図２９乃至図４１は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0115】

はじめに、本実施形態による半導体装置の構造について図２８を用いて説明する。なお、本実施形態による半導体装置の平面構造は、図１に示す第１実施形態による半導体装置と同じである。図２８（ａ）は図１のＡ−Ａ′線断面図であり、図２８（ｂ）は図１のＣ−Ｃ′線断面図である。

【0116】

シリコン基板１０には、トランジスタを形成するための活性領域３４ａを画定する深い素子分離絶縁膜３４が形成されている。活性領域３４ａ内には、活性領域３４ａ内に活性領域３２ａ，３２ｂを画定する浅い素子分離絶縁膜３２が形成されている。なお、図１において、右側の活性領域３４ａはＮ型トランジスタ形成領域であり、左側の活性領域３４ａはＰ型トランジスタ形成領域であるものとする。

【0117】

Ｎ型トランジスタ形成領域の活性領域３２ａ上には、ゲート絶縁膜４６を介してゲート電極４８が形成されている。ゲート電極４８の両側の活性領域３２ａ内には、ソース／ドレイン領域６４が形成されている。ソース／ドレイン領域６４の下部には、埋め込み絶縁層８０が形成されている。

【0118】

Ｎ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３２の底部よりも深く、埋め込み絶縁層８０の底部よりも浅いＰウェル４２が形成されている。また、Ｐウェル４２下には、素子分離絶縁膜３４に接するようにＮウェル４４が形成されている。これにより、Ｎ型トランジスタ領域に形成されたＰウェル４２は、Ｎウェル４４及び素子分離絶縁膜３４によって、図示しない他のＰウェルから電気的に分離されている。素子分離絶縁膜３２の底部下のＰウェル４２内には、Ｐウェル４２よりも高濃度のＰ型不純物層２４が形成されている。

【0119】

Ｎ型トランジスタ形成領域の活性領域３２ｂの表面部には、Ｐウェル４２及びＰ型不純物層２４を介してゲート電極４８下のボディ領域に電気的に接続されたＰ型不純物層６２が形成されている。Ｐ型不純物層６２は、Ｎ型トランジスタのボディ領域へ接続するためのコンタクト層である。

【0120】

Ｐ型トランジスタ形成領域の活性領域３２ａ上には、ゲート絶縁膜４６を介してゲート電極４８が形成されている。ゲート電極４８の両側の活性領域３２ａ内には、ソース／ドレイン領域６６が形成されている。ソース／ドレイン領域６６の下部には、埋め込み絶縁層８０が形成されている。

【0121】

Ｐ型トランジスタ形成領域のシリコン基板１０内には、素子分離絶縁膜３２の底部よりも深く、埋め込み絶縁層８０の底部よりも浅いＮウェル３６が形成されている。また、Ｎウェル３６下には、素子分離絶縁膜３４に接するようにＰウェル３８が形成されている。これにより、Ｐ型トランジスタ領域に形成されたＮウェル３６は、Ｐウェル３８及び素子分離絶縁膜３４によって、図示しない他のＰウェルから電気的に分離されている。素子分離絶縁膜３２の底部下のＮウェル３６内には、Ｎウェル３６よりも高濃度のＮ型不純物層（図示せず）が形成されている。このＮ型不純物層は、Ｎ型トランジスタのＰ型不純物層２４に対応するものである。

【0122】

Ｐ型トランジスタ形成領域の活性領域３２ｂの表面部には、Ｎウェル３６及び素子分離絶縁膜３２下のＮ型不純物層を介してゲート電極４８下のボディ領域に電気的に接続されたＮ型不純物層５８が形成されている。Ｎ型不純物層５８は、Ｎ型トランジスタのボディ領域へ接続するためのコンタクト層である。

【0123】

なお、Ｐ型トランジスタのゲート電極４８の延在方向に沿った断面は、図２８（ｂ）に示すＮ型トランジスタのＣ−Ｃ′線断面と同様である。

【0124】

ゲート電極４８、ソース／ドレイン領域６４，６６上には、金属シリサイド層６８が形成されている。

【0125】

Ｎ型トランジスタ及びＰ型トランジスタが形成されたシリコン基板１０上には、層間絶縁膜７０が形成されている。層間絶縁膜７０には、トランジスタの各電極上に形成された金属シリサイド層６８に接続されたコンタクトプラグ７４が埋め込まれている。

【0126】

コンタクトプラグ７４が埋め込まれた層間絶縁膜６６上には、コンタクトプラグ７４を介してＮ型トランジスタのゲート電極４８とＰ型不純物層６２とを接続する配線層７６が形成されている。また、コンタクトプラグ７４を介してＰ型トランジスタのゲート電極４８とＰＮ型不純物層５８とを接続する配線層７６が形成されている。また、コンタクトプラグ７４を介してソース／ドレイン領域６４，６６に接続された配線層７８が形成されている。

【0127】

こうして、本実施形態による半導体装置が形成されている。

【0128】

このように、本実施形態による半導体装置は、トランジスタ形成領域の活性領域３４ａを画定する深い素子分離絶縁膜３４を有している。また、活性領域３４ａ内に、チャネル領域及びソース／ドレイン領域を形成する活性領域３２ａと、チャネル領域下のボディ領域に接続されたボディコンタクト領域となる活性領域３２ｂとを画定する浅い素子分離絶縁膜３２とを有している。そして、素子分離絶縁膜３２下のウェル内には、ウェルよりも高濃度の不純物層（Ｎ型トランジスタではＰ型不純物層２４）が形成されている。

【0129】

活性領域３２ａと活性領域３２ｂとをウェルよりも浅い素子分離絶縁膜３２によって分離することにより、素子面積を縮小しつつ、１つのトランジスタ毎に１つのウェルを設けることができる。また、素子分離絶縁膜３２下に不純物層を形成することにより、素子分離絶縁膜３２を形成することに伴うウェル抵抗の増加を補うことができる。これにより、ボディ領域とボディコンタクト領域との間の接続抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。

【0130】

また、本実施形態による半導体装置は、ソース／ドレイン領域６４，６６下に形成された埋め込み絶縁層８０を有している。ソース／ドレイン領域６４，６６下に埋め込み絶縁層８０を形成することにより、ソース／ドレイン部の接合容量を低減することができる。これにより、トランジスタの更なる高速化を図ることができる。

【0131】

次に、本実施形態による半導体装置の製造方法について図２９乃至図４１を用いて説明する。

【0132】

まず、例えば図３乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０内に、素子分離絶縁膜３２，３４と、素子分離絶縁膜３２下に形成されたＮ型拡散層２４及びＰ型拡散層（図示せず）を形成する（図２９）。素子分離絶縁膜３２，３４の形成には、第２実施形態による半導体装置の製造方法を用いてもよい。

【0133】

次いで、例えば熱酸化法により、シリコン基板１０の表面に、イオン注入の際の保護膜となるシリコン酸化膜（図示せず）を形成する。

【0134】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0135】

次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Ｎウェル３６及びＰウェル３８を形成する。Ｎウェル３６は、素子分離絶縁膜３２下のＮ型不純物層（図示せず）よりも深く、素子分離絶縁膜３４の底部よりも浅い領域に形成する。また、Ｐウェル３８は、Ｎウェル３６よりも深い領域に、素子分離絶縁膜３４に接するように形成する。これにより、各トランジスタ領域に形成された各Ｎウェル３６を、Ｐウェル３８及び素子分離絶縁膜３４によって電気的に分離する。

【0136】

Ｎウェル３６は、例えば、砒素イオンを、加速エネルギー２０ｋｅＶ〜５０ｋｅＶ、ドーズ量１×１０^１２ｃｍ^−２〜５×１０^１２ｃｍ^−２の条件で、イオン注入することにより形成する。Ｐウェル３８は、例えば、ボロンイオンを、加速エネルギー１００ｋｅＶ〜２００ｋｅＶ、ドーズ量７×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。

【0137】

次いで、例えばアッシングにより、Ｎウェル３６及びＰウェル３８の形成に用いたフォトレジスト膜を除去する。

【0138】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜４０を形成する。

【0139】

次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、Ｐウェル４２及びＮウェル４４を形成する（図３０）。Ｐウェル４２は、素子分離絶縁膜３２下のＰ型不純物層２４よりも深く、素子分離絶縁膜３４の底部よりも浅い領域に形成する。また、Ｎウェル４４は、Ｐウェル４２よりも深い領域に、素子分離絶縁膜３４に接するように形成する。これにより、各トランジスタ領域に形成された各Ｐウェル４２を、Ｐウェル４４及び素子分離絶縁膜３４によって電気的に分離される。

【0140】

Ｐウェル４２は、例えば、ボロンイオンを、加速エネルギー２０ｋｅＶ〜５０ｋｅＶ、ドーズ量５×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。Ｎウェル４４は、例えば、燐イオンを、加速エネルギー２００ｋｅＶ〜４００ｋｅＶ、ドーズ量７×１０^１２ｃｍ^−２〜３×１０^１３ｃｍ^−２の条件で、イオン注入することにより形成する。

【0141】

次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。

【0142】

次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃、３秒〜１０秒の短時間熱処理を行う。

【0143】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより保護膜としてのシリコン酸化膜（図示せず）を除去する。

【0144】

次いで、シリコン基板１０の表面を、例えば７５０℃〜１１００℃の温度で熱酸化し、シリコン酸化膜のゲート絶縁膜４６を形成する。

【0145】

次いで、ゲート絶縁膜４６上に、例えばＬＰＣＶＤ法により、ポリシリコン膜を堆積する。

【0146】

次いで、ポリシリコン膜上に、例えばＣＶＤ法により、シリコン窒化膜８２を形成する。なお、シリコン窒化膜８２は、主に、後工程でシリコン基板１０をエッチングする際のマスク膜や、シリコンゲルマニウム層８８及びシリコン層９０を選択成長する際のマスク膜として用いるものである。シリコン窒化膜８２は、ゲート電極４８のパターニングの際のハードマスクとして用いることもできる。シリコン窒化膜８２の代わりに、同様の目的に用いることができる他の材料を用いてもよい。

【0147】

次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜８２及びポリシリコン膜をパターニングし、ポリシリコン膜のゲート電極４８を形成する（図３１）。

【0148】

次いで、全面に、例えばＣＶＤ法により、シリコン窒化膜８４を堆積する。処理条件は、例えば、温度を６００℃〜８００℃とする。シリコン窒化膜８４は、後工程でシリコン基板１０をエッチングする際のマスク膜や、シリコンゲルマニウム層８８及びシリコン層９０を選択成長する際のマスク膜として用いるものである。シリコン窒化膜８４の代わりに、同様の目的に用いることができる他の材料を用いてもよい。

【0149】

次いで、フォトリソグラフィにより、活性領域３２ａを露出し、他の領域を覆うフォトレジスト膜（図示せず）を形成する。

【0150】

次いで、このフォトレジスト膜をマスクとしてシリコン窒化膜８４を異方性エッチングする。これにより、ソース／ドレイン領域６４，６６の形成領域のシリコン基板１０の表面が露出される。ゲート電極４８の側壁部分には、シリコン窒化膜８４がサイドウォール状に残存する。

【0151】

次いで、例えばアッシングにより、フォトレジスト膜を除去する。

【0152】

これにより、ソース／ドレイン領域６４，６６を形成する領域を除くシリコン基板１０の表面及びゲート電極４８は、シリコン窒化膜８２，８４によって覆われる（図３２）。

【0153】

次いで、シリコン窒化膜８２，８４をマスクとしてシリコン基板１０を異方性エッチングし、ソース／ドレイン領域６４，６６を形成する領域のシリコン基板１０に、深さ６０ｎｍ〜１００ｎｍ程度の溝８６を形成する（図３３）。溝８６の底部は、埋め込み絶縁層８０の底部に相当するものであり、溝８６の深さは、Ｐウェル４２及びＮウェル３６よりも深くする。

【0154】

次いで、シリコン窒化膜８２，８４をマスクとして、溝８６内に、例えば膜厚３０ｎｍ〜５０ｎｍのシリコンゲルマニウム（ＳｉＧｅ）層８８と、例えば膜厚３０ｎｍ〜５０ｎｍのシリコン層９０とを選択的にエピタキシャル成長する。シリコンゲルマニウム層８８のシリコン濃度は、例えば３０％以上とする。シリコンゲルマニウム層８８の厚さは、形成しようとする埋め込み絶縁層８０の厚さに相当する。シリコンゲルマニウム層８８及びシリコン層９０の膜厚は、必要とされる埋め込み絶縁層８０の厚さ、溝８６の深さ等に応じて、シリコン基板１０の表面が平坦になるように、適宜設定することが望ましい。なお、シリコンゲルマニウム層８８の代わりに、シリコン上にエピタキシャル成長することができ、シリコンに対して選択エッチングが可能な他の材料を用いてもよい。

【0155】

次いで、シリコン窒化膜８２，８４をマスクとして、素子分離絶縁膜３４をエッチバックし、素子分離溝２８の側壁部分にシリコンゲルマニウム層８８を露出する。

【0156】

次いで、素子分離溝２８を介してシリコンゲルマニウム層８８を選択的にエッチングする（図３５）。

【0157】

次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコンゲルマニウム層８８を除去した部分及び素子分離絶縁膜３４の除去した部分を埋め戻す。

【0158】

次いで、余分なシリコン酸化膜をエッチバックし、埋め込み絶縁層８０及び素子分離絶縁膜３４を形成する（図３６）。

【0159】

次いで、例えばウェットエッチングにより、シリコン窒化膜８２，８４を除去する（図３７）。

【0160】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0161】

次いで、このフォトレジスト膜及びゲート電極４８をマスクとしてイオン注入を行い、エクステンション領域となるＰ型不純物層５０を形成する。必要に応じて、Ｐ型不純物層５０とともにＮ型ポケット領域を形成するようにしてもよい。

【0162】

次いで、例えばアッシングにより、Ｐ型不純物層５０の形成に用いたフォトレジスト膜を除去する。

【0163】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜５２を形成する。

【0164】

次いで、フォトレジスト膜５２及びゲート電極４８をマスクとしてイオン注入を行い、エクステンション領域となるＮ型不純物層５４を形成する（図１５）。必要に応じて、Ｎ型不純物層５４とともにＰ型ポケット領域を形成するようにしてもよい。

【0165】

次いで、例えばアッシングにより、フォトレジスト膜５２を除去する。

【0166】

次いで、図１６乃至図１７に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ５６及びソース／ドレイン領域６４，６６を形成する（図３９）。

【0167】

次いで、図１８に示す第１実施形態による半導体装置の製造方法と同様にして、ソース／ドレイン領域６４，６６上及びゲート電極４８上に、金属シリサイド層６８を形成する。

【0168】

こうして、シリコン基板１０上に、ゲート電極４８及びソース／ドレイン領域６４を有するＮ型トランジスタと、ゲート電極４８及びソース／ドレイン領域６６を有するＰ型トランジスタを形成する（図４０）。

【0169】

次いで、図１９乃至図２０に示す第１実施形態による半導体装置の製造方法と同様にして、層間絶縁膜７０、コンタクトプラグ７４、配線層７６，７８等を形成する（図４１）。

【0170】

この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。

【0171】

このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に不純物層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。

【0172】

また、ソース／ドレイン領域とウェルとの間に埋め込み絶縁層を形成するので、ソース／ドレイン領域の接合容量を低減することができる。これにより、トランジスタの更なる高速化を図ることができる。

【0173】

また、素子分離絶縁膜の底部の不純物層は、ウェルの形成とは別に、素子分離溝１８の底部に選択的にイオン注入を行うことにより形成するため、素子分離絶縁膜３２の底部以外のウェルの不純物プロファイルに影響を与えることはない。したがって、要求されるボディ抵抗の値に応じて、素子分離絶縁膜の底部の不純物層の不純物濃度を適宜設定することができる。また、素子分離絶縁膜の底部の不純物層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。

【0174】

［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図４２乃至図５２を用いて説明する。図１乃至図４１に示す第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。

【0175】

図４２は、本実施形態による半導体装置の構造を示す概略断面図である。図４３乃至図５２は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0176】

はじめに、本実施形態による半導体装置の構造について図４２を用いて説明する。なお、本実施形態による半導体装置の平面構造は、図１に示す第１実施形態による半導体装置と同じである。図４２（ａ）は図１のＡ−Ａ′線断面図であり、図４２（ｂ）は図１のＣ−Ｃ′線断面図である。

【0177】

本実施形態による半導体装置は、図４２に示すように、浅い素子分離絶縁膜３２の底部に、Ｎ型不純物層２４又はＰ型不純物層２０の代わりに金属シリサイド層９２が形成されているほかは、図２に示す第１実施形態による半導体装置と同じである。

【0178】

素子分離絶縁膜３２下に金属シリサイド層９２を形成することによっても、素子分離絶縁膜３２下の領域の電気抵抗を、ウェルの他の領域の同じ深さにおける電気抵抗よりも低くすることができる。すなわち、素子分離絶縁膜３２下の金属シリサイド層９２により、素子分離絶縁膜３２を形成することに伴う活性領域３２ａと活性領域３２ｂとの間のウェル抵抗の増加を補うことができる。これにより、ボディ領域とボディコンタクト領域との間の接続抵抗、すなわちボディ抵抗を低減することができ、トランジスタの高速化及び低消費電力化を図ることができる。

【0179】

次に、本実施形態による半導体装置の製造方法について図４３乃至図５２を用いて説明する。

【0180】

まず、例えば第２実施形態による半導体装置の製造方法と同様にして、素子分離溝１８，２８を形成後，素子分離溝２８の底部に選択的にシリコン酸化膜３０ａを埋め込む（図４３）。

【0181】

次いで、例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、シリコン窒化膜１４、シリコン酸化膜１２及び素子分離溝１８，２８の側壁部分に、シリコン窒化膜のサイドウォールスペーサ９４を形成する（図４４）。これにより、素子分離溝１８の底部を除くシリコン基板１０の表面は、シリコン酸化膜３０ａ又はシリコン窒化膜９４により覆われる。

【0182】

次いで、サリサイドプロセスにより、素子分離溝１８の底部に、金属シリサイド層９２を選択的に形成する（図４５）。金属シリサイド層９２の形成用の金属材料としては、例えば、タングステン（Ｗ）、プラチナ（Ｐｔ）、チタン、コバルト等を用いる。金属シリサイド層９２は、ソース／ドレイン領域６４，６６等の活性化熱処理の前に形成するため、耐熱性の高い前述の金属シリサイド材料を適用することが望ましい。

【0183】

例えば、タングステンシリサイド（ＷＳｉ_２）は、融点が２１６０℃程度であり、拡散防止の観点からは経験的に１４００℃程度の耐熱性が確認されている。また、プラチナシリサイド（ＰｔＳｉ）は、融点が１２２９℃程度であり、拡散防止の観点からは経験的に８００℃程度の耐熱性が確認されている。また、チタンシリサイド（ＴｉＳｉ_２）は、融点が１３２６℃程度であり、拡散防止の観点からは経験的に９００℃程度の耐熱性が確認されている。

【0184】

なお、金属シリサイド層９２の形成前或いは形成後に、第２実施形態の場合と同様にして、素子分離溝１８の底部に不純物層を形成するようにしてもよい。素子分離溝１８の底部に不純物層を形成することにより、金属シリサイド層９２とシリコン基板１０との間のコンタクト抵抗を低減することができる。素子分離溝１８の底部に形成する不純物層は、Ｎ型トランジスタの形成領域とＰ型トランジスタの形成領域とで、必ずしも打ち分ける必要はない。

【0185】

次いで、全面に、例えば高密度プラズマＣＶＤ法により、素子分離溝１８、２８を埋め込むに十分な膜厚のシリコン酸化膜３０ｂを堆積する（図４６）。

【0186】

次いで、例えばＣＭＰ法により、シリコン窒化膜１４上のシリコン酸化膜３０ｂを除去する。こうして、シリコン酸化膜３０ａ及びサイドウォールスペーサ９４により素子分離溝１８に埋め込まれた素子分離絶縁膜３２を形成し、シリコン酸化膜３０ａ，３０ｂ及びサイドウォールスペーサ９４により素子分離溝２８に埋め込まれた素子分離絶縁膜３４を形成する（図４７）。

【0187】

次いで、シリコン窒化膜１４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜３２，３４の表面を、所定量エッチングする。このエッチングは、完成したトランジスタにおいて、活性領域の表面の高さと素子分離絶縁膜３２，３４の表面の高さとが同程度になるように調整するためのものである。

【0188】

次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜１４を除去する。

【0189】

次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１２を除去する（図４８）。

【0190】

次いで、図１３に示す第１実施形態による半導体装置の製造方法と同様にして、Ｐ型トランジスタ形成領域にＮウェル３６及びＰウェル３８を形成し、Ｎ型トランジスタ形成領域にＰウェル４２及びＮウェル４４を形成する（図４９）。

【0191】

ウェルの活性化には、例えば、窒素雰囲気中、９００℃〜１１００℃、３秒〜１０秒の短時間熱処理を用いる。熱処理条件は、金属シリサイド層６８の耐熱温度を考慮して、適宜選択することが望ましい。

【0192】

次いで、図１４に示す第１実施形態による半導体装置の製造方法と同様にして、ゲート絶縁膜４６及びゲート電極４８を形成する（図５０）。

【0193】

次いで、図１５乃至図１７に示す第１実施形態による半導体装置の製造方法と同様にして、サイドウォールスペーサ５６及びソース／ドレイン領域６４，６６を形成する（図５１）。

【0194】

ソース／ドレイン領域６４，６６の活性化には、例えば、窒素雰囲気中、９００℃〜１１００℃のスパイクアニールを用いる。熱処理条件は、金属シリサイド層６８の耐熱温度を考慮して、適宜選択することが望ましい。

【0195】

次いで、図１８乃至図２０に示す第１実施形態による半導体装置の製造方法と同様にして、金属シリサイド層６８、層間絶縁膜７０、コンタクトプラグ７４、配線層７６，７８等を形成する（図５２）。

【0196】

この後、所望のバックエンドプロセスを経て、本実施形態による半導体装置を完成する。

【0197】

このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に金属シリサイド層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。

【0198】

また、素子分離絶縁膜の底部の金属シリサイド層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。

【0199】

［第５実施形態］
第５実施形態による半導体装置の製造方法について図５３及び図５４を用いて説明する。図１乃至図５２に示す第１乃至第４実施形態による半導体装置及びその製造方法と同一の構成要素には同一の符号を付し説明を省略し又は簡潔にする。

【0200】

図５３及び図５４は、本実施形態による半導体装置の製造方法を示す工程断面図である。

【0201】

本実施形態では、図４１に示す第４実施形態による半導体装置の他の製造方法を示す。本実施形態による半導体装置の製造方法は、ウェルの形成工程と素子分離絶縁膜の形成工程とが逆であるほかは、第４実施形態による半導体装置の製造方法と同様である。

【0202】

まず、シリコン基板１０上に、例えば熱酸化法により、シリコン基板１０の表面に、イオン注入の際の保護膜となるシリコン酸化膜（図示せず）を形成する。

【0203】

次いで、フォトリソグラフィにより、Ｎ型トランジスタの形成領域を覆い、Ｐ型トランジスタの形成領域を露出するフォトレジスト膜（図示せず）を形成する。

【0204】

次いで、このフォトレジスト膜をマスクとしてイオン注入を行い、Ｐ型トランジスタの形成領域に、Ｎウェル３６及びＰウェル３８を形成する。

【0205】

次いで、例えばアッシングにより、Ｎウェル３６及びＰウェル３８の形成に用いたフォトレジスト膜を除去する。

【0206】

次いで、フォトリソグラフィにより、Ｐ型トランジスタの形成領域を覆い、Ｎ型トランジスタの形成領域を露出するフォトレジスト膜４０を形成する。

【0207】

次いで、フォトレジスト膜４０をマスクとしてイオン注入を行い、Ｎ型トランジスタの形成領域に、Ｐウェル４２及びＮウェル４４を形成する（図５３）。

【0208】

次いで、例えばアッシングにより、フォトレジスト膜４０を除去する。

【0209】

次いで、不活性雰囲気中で熱処理を行い、注入した不純物を活性化する。例えば、窒素雰囲気中で、９００℃〜１１００℃、３秒〜１０秒の短時間熱処理を行う。

【0210】

次いで、第４実施形態による半導体装置の製造方法と同様にして、Ｎウェル３６，４４及びＰウェル３８，４２が形成されたシリコン基板１０に、金属シリサイド層９２及び素子分離絶縁膜３２，３４を形成する（図５４）。

【0211】

このように、本実施形態では、金属シリサイド層９２の形成前に、Ｎウェル３６，４４及びＮウェル３８，４２を形成しているため、金属シリサイド層９２がウェルの活性化のための熱処理に曝されるのを防止することができる。これにより、金属シリサイド層９２に加わる熱工程を少なくし、ひいては金属シリサイド層９２からの金属の拡散等を防止することができる。これにより、金属によるトランジスタ特性の劣化等を防止することができる。

【0212】

この後、図４８乃至図５２に示す第４実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。

【0213】

このように、本実施形態によれば、ゲート電極とボディ領域を接続したトランジスタにおいて、ボディ領域とボディコンタクト領域との間に形成される素子分離絶縁膜の底部に金属シリサイド層を形成するので、ボディ抵抗を大幅に低減することができる。これにより、トランジスタの高速化及び低消費電力化を図ることができる。

【0214】

また、素子分離絶縁膜の底部の金属シリサイド層は、素子分離絶縁膜の形成プロセスを利用して素子分離溝の底部に自己整合的に形成するため、製造コストが大幅に増加することもない。また、素子分離絶縁膜の形成前にウェルを形成することにより、金属シリサイド層に加わる熱工程を少なくすることができ、金属汚染等によるトランジスタ特性の低下を抑制することができる。

【0215】

［変形実施形態］
上記実施形態に限らず種々の変形が可能である。

【0216】

例えば、上記実施形態では、基板としてバルクのシリコン基板１０を用いる例を示したが、バルクのシリコン基板１０の代わりにＳＯＩ基板を用いてもよい。この場合、ＳＯＩ基板の埋め込み絶縁層に達しない浅い素子分離絶縁膜３２と、ＳＯＩ基板の埋め込み絶縁層に達する深い素子分離絶縁膜３４とを形成する。２重ウェルの外のウェル（Ｐウェル３８及びＮウェル４４）の代わりにＳＯＩ基板の埋め込み絶縁層を用いることにより、Ｎウェル３６及びＰウェル４２を他のウェルから分離することができる。

【0217】

また、上記第１乃至第３実施形態では、素子分離絶縁膜３２，３４の形成後にウェルを形成しているが、第５実施形態の場合と同様に、ウェルの形成後に素子分離絶縁膜３２，３４を形成するようにしてもよい。

【0218】

また、上記第３実施形態では、素子分離絶縁膜３２の底部に不純物層を形成しているが、第４実施形態と同様にして、不純物層の代わりに金属シリサイド層９２を形成するようにしてもよい。

【0219】

また、上記実施形態では、一の半導体基板上に複数のトランジスタを形成することを考慮して、各トランジスタの形成領域を互いに分離する例を示したが、複数のトランジスタを形成しない場合には、必ずしもトランジスタ間を分離するための構造を形成する必要はない。例えば、ウェルを２重のウェル構造にしなくてもよく、ウェルよりも深い素子分離絶縁膜を設けなくてもよい。

【0220】

また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。

【0221】

以上の実施形態に関し、更に以下の付記を開示する。

【0222】

（付記１） 半導体基板に形成された第１の素子分離絶縁膜と、
前記第１の素子分離絶縁膜により画定され、前記第１の素子分離絶縁膜よりも浅い第１導電型の第１のウェルと、
前記第１のウェル内に形成され、前記第１のウェルよりも浅く、前記第１のウェルの第１の部分と第１のウェルの第２の部分とを画定する第２の素子分離絶縁膜と、
前記第１の部分上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層とを有し、
前記第１のウェルは、前記第２の素子分離絶縁膜下の領域の電気抵抗が、前記第１のウェルの他の領域の同じ深さにおける電気抵抗よりも低い
ことを特徴とする半導体装置。

【0223】

（付記２） 付記１記載の半導体装置において、
前記第２の素子分離絶縁膜下の領域に、前記第１のウェルの他の領域の同じ深さにおける不純物濃度よりも高い前記第１導電型の不純物層を有する
ことを特徴とする半導体装置。

【0224】

（付記３） 付記２記載の半導体装置において、
前記不純物層の底部は、前記第１のウェルの底部よりも深くに位置している
ことを特徴とする半導体装置。

【0225】

（付記４） 付記１乃至３のいずれか１項に記載の半導体装置において、
前記第２の素子分離絶縁膜下の領域に形成された金属シリサイド層を更に有する
ことを特徴とする半導体装置。

【0226】

（付記５） 付記１乃至４のいずれか１項に記載の半導体装置において、
前記第１の部分内に形成されたソース／ドレイン領域と、
前記ソース／ドレイン領域の底部と前記第１のウェルとの間に形成された埋め込み絶縁層とを更に有する
ことを特徴とする半導体装置。

【0227】

（付記６） 付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１のウェルの底部に形成され、前記第１の素子分離絶縁膜に接する第２導電型の第２のウェルを更に有する
ことを特徴とする半導体装置。

【0228】

（付記７） 半導体基板に、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝により画定された領域内に、前記第１の素子分離溝よりも浅く、第１の部分と第２の部分とを画定する第２の素子分離溝を形成する工程と、
前記第２の素子分離溝の底部に、第１導電型の不純物層を形成する工程と、
前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を平坦化し、前記第１の素子分離溝に埋め込まれた第１の素子分離絶縁膜と、前記第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、
前記第１の素子分離溝により画定された前記半導体基板の前記領域内に、前記第２の素子分離絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い前記第１導電型の第１のウェルを形成する工程と、
前記第１の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0229】

（付記８） 付記７記載の半導体装置の製造方法において、
前記不純物層は、前記第１のウェルの同じ深さにおける不純物濃度よりも高い不純物濃度を有する
ことを特徴とする半導体装置の製造方法。

【0230】

（付記９） 付記７又は８記載の半導体装置の製造方法において、
前記不純物層を形成する工程は、
前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第２の絶縁膜を形成する工程と、
前記第２の素子分離溝の底部が露出し、前記第１の素子分離溝の底部に前記第２の絶縁膜が残存するように、前記第２の絶縁膜を除去する工程と、
前記第２の絶縁膜をマスクとしてイオン注入を行い、前記第２の素子分離溝の底部に、前記不純物層を選択的に形成する工程とを有する
ことを特徴とする半導体装置の製造方法。

【0231】

（付記１０） 付記９記載の半導体装置の製造方法において、
前記第２の絶縁膜を除去する工程の後に、前記第１の素子分離溝及び前記第２の素子分離溝の側壁部分に、サイドウォールスペーサを形成する工程と、
前記第２の絶縁膜及び前記サイドウォールスペーサをマスクとして、前記第２の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。

【0232】

（付記１１） 付記１０記載の半導体装置の製造方法において、
前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、又はコバルトシリサイドである
ことを特徴とする半導体装置の製造方法。

【0233】

（付記１２） 付記７乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１のウェルを形成する工程は、前記第１の素子分離溝を形成する工程及び前記第２の素子分離溝を形成する工程よりも前に行う
ことを特徴とする半導体装置の製造方法。

【0234】

（付記１３） 付記７乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極及び前記第２の活性領域を覆うマスク膜を形成する工程と、
前記マスク膜をマスクとして前記第１の活性領域の前記半導体基板をエッチングし、前記半導体基板に溝を形成する工程と、
前記溝内に、前記半導体基板とはエッチング特性の異なる第１のエピタキシャル層と、前記第１のエピタキシャル層とはエッチング特性の異なる第２のエピタキシャル層を形成する工程と、
前記マスク膜をマスクとして、前記第１のエピタキシャル層の少なくとも一部が露出するまで前記第１の素子分離絶縁膜を除去する工程と、
前記第１のエピタキシャル層を、選択的に除去する工程と、
前記第１のエピタキシャル層を除去した部分及び前記第１の素子分離絶縁膜を除去下部分に第４の絶縁膜を埋め込み、前記第２のエピタキシャル層下に埋め込まれた埋め込み絶縁層を形成すると共に、前記第１の素子分離絶縁膜を修復する工程と
を更に有することを特徴とする半導体装置の製造方法。

【0235】

（付記１４） 付記７乃至１３のいずれか１項に記載の半導体装置の製造方法において、
前記半導体基板の前記領域内に、前記第１のウェルよりも深く、前記第１の素子分離絶縁膜に接する第２導電型の第２のウェルを形成する工程を更に有する
ことを特徴とする半導体装置。

【0236】

（付記１５） 半導体基板に、第１の素子分離溝を形成する工程と、
前記第１の素子分離溝により画定された領域内に、前記第１の素子分離溝よりも浅く、第１の部分と第２の部分とを画定する第２の素子分離溝を形成する工程と、
前記第２の素子分離溝の底部に、金属シリサイド層を選択的に形成する工程と、
前記第１の素子分離溝及び前記第２の素子分離溝が形成された前記半導体基板上に、第１の絶縁膜を形成する工程と、
前記第１の絶縁膜を平坦化し、前記第１の素子分離溝に埋め込まれた第１の素子分離絶縁膜と、前記第２の素子分離溝に埋め込まれた第２の素子分離絶縁膜とを形成する工程と、
前記第１の素子分離溝により画定された前記半導体基板の前記領域内に、前記第２の素子分離絶縁膜の底部よりも深く、前記第１の素子分離絶縁膜の底部よりも浅い前記第１導電型の第１のウェルを形成する工程と、
前記第１の部分上に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の部分において前記第１のウェルに電気的に接続され、前記ゲート電極と前記第１のウェルとを電気的に接続する配線層を形成する工程と
を有することを特徴とする半導体装置の製造方法。

【0237】

（付記１６） 付記１５記載の半導体装置の製造方法において、
前記金属シリサイド層は、タングステンシリサイド、チタンシリサイド、又はコバルトシリサイドである
ことを特徴とする半導体装置の製造方法。

【符号の説明】

【0238】

１０…シリコン基板
１２，３０，３０ａ、３０ｂ…シリコン酸化膜
１４，８２，８４…シリコン窒化膜
１６，２２，２６，４０，５２，６０…フォトレジスト膜
１８，２８…素子分離溝
２０，５４，５８…Ｎ型拡散層
２４，５０，６２…Ｐ型拡散層
３２，３４…素子分離絶縁膜
３２ａ，３２ｂ，３４ａ…活性領域
３６，４４…Ｎウェル
３８，４２…Ｐウェル
４６…ゲート絶縁膜
４８…ゲート電極
５６，９４…サイドウォールスペーサ
６４，６６…ソース／ドレイン領域
６８，９２…金属シリサイド層
７０…層間絶縁膜
７２…コンタクトホール
７４…コンタクトプラグ
７６，７８…配線層
８０…埋め込み絶縁層
８６…溝
８８…シリコンゲルマニウム層
９０…シリコン層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】

【図48】

【図49】

【図50】

【図51】

【図52】

【図53】

【図54】