特許 5743462 高温環境での安全性が改善された駆動回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5743462

(24)【登録日】2015年5月15日

(45)【発行日】2015年7月1日

(54)【発明の名称】高温環境での安全性が改善された駆動回路

(51)【国際特許分類】

   G11C 19/28 20060101AFI20150611BHJP

   G11C 19/00 20060101ALI20150611BHJP

   G09G 3/36 20060101ALI20150611BHJP

   G09G 3/20 20060101ALI20150611BHJP

【ＦＩ】

   G11C19/28 D

   G11C19/00 G

   G11C19/00 J

   G09G3/36

   G09G3/20 622E

   G09G3/20 670E

【請求項の数】24

【全頁数】22

(21)【出願番号】特願2010-204241(P2010-204241)

(22)【出願日】2010年9月13日

(65)【公開番号】特開2011-65740(P2011-65740A)

(43)【公開日】2011年3月31日

【審査請求日】2013年9月10日

(31)【優先権主張番号】10-2009-0089124

(32)【優先日】2009年9月21日

(33)【優先権主張国】KR

(31)【優先権主張番号】12/847,990

(32)【優先日】2010年7月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】512187343

【氏名又は名称】三星ディスプレイ株式會社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000408

【氏名又は名称】特許業務法人高橋・林アンドパートナーズ

(72)【発明者】

【氏名】李 在 訓

(72)【発明者】

【氏名】文 勝 煥

【審査官】 堀田 和義

(56)【参考文献】

【文献】 米国特許出願公開第２００７／０２９６６８１（ＵＳ，Ａ１）

【文献】 特開２００９−５４２７３（ＪＰ，Ａ）

【文献】 特開２０１０−２６２２９６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １９／２８

Ｇ１１Ｃ １９／００

(57)【特許請求の範囲】

【請求項1】

複数のステージを備えるシフトレジスタを含む駆動回路において、
少なくとも１つのステージは、
第１ノードの電位によって出力信号を生成する第１回路と、
前記第１ノードの電位によってキャリー信号を生成する第２回路と、
前記第１ノードの電位及び前記出力信号を制御する制御回路と、
所定の電位に到達する第２ノードの電位に応答して前記出力信号を第１電圧に維持させ、前記キャリー信号を前記第１電圧よりも低い第２電圧に維持させる第１ホールディング回路と、
前記第２ノードの電位を制御する第２ホールディング回路と、を含み、
前記第２ホールディング回路は、
クロック信号を受信し、前記クロック信号に応答してハイレベルの電圧を前記第２ノードに出力するサブ回路と、
前記キャリー信号に応答して前記第２電圧を前記第２ノードに出力する第１トランジスタを含むことを特徴とする駆動回路。

【請求項2】

前記第１ホールディング回路は、
前記第１回路を前記第１電圧に接続する第２トランジスタと、
前記第２回路を前記第２電圧に接続する第３トランジスタと、
を含むことを特徴とする請求項１に記載の駆動回路。

【請求項3】

前記第１ホールディング回路の前記第２トランジスタ及び前記第３トランジスタは、前記第２ノードに接続された制御端子を備えることを特徴とする請求項２に記載の駆動回路。

【請求項4】

前記第２ホールディング回路の前記第１トランジスタがターンオンされ、前記キャリー信号が出力される間、前記第２トランジスタ及び前記第３トランジスタがターンオフされることを特徴とする請求項３に記載の駆動回路。

【請求項5】

前記第２ホールディング回路は前記キャリー信号に応答して前記サブ回路を前記第２電圧に接続する第４トランジスタをさらに含むことを特徴とする請求項１に記載の駆動回路。

【請求項6】

前記第２ホールディング回路は前のステージからのキャリー信号に応答して前記第２ノードの電位を前記第２電圧に設定する第５トランジスタをさらに含むことを特徴とする請求項５に記載の駆動回路。

【請求項7】

前記制御回路は、
次のステージからの次のキャリー信号に応答して前記第１回路を前記第１電圧に接続する第６トランジスタと、
前記次のステージからの前記次のキャリー信号に応答して前記第１ノードを前記第１電圧に接続する第７トランジスタと、
前のステージからの前のキャリー信号に応答して前記前のキャリー信号を前記第１ノードに供給する第８トランジスタと、
を含むことを特徴とする請求項２に記載の駆動回路。

【請求項8】

前記第２ノードの電位に応答して前記第１ノードを前記第２電圧に接続する第９トランジスタを有する安定化回路をさらに含むことを特徴とする請求項２に記載の駆動回路。

【請求項9】

前記安定化回路は次の次のステージからの前記キャリー信号に応答して前記第１ノードに前記第２電圧を接続する第１０トランジスタをさらに含むことを特徴とする請求項８に記載の駆動回路。

【請求項10】

前記第１回路は第１端子、第２端子及び制御端子を有する第１１トランジスタを含むことを特徴とする請求項１に記載の駆動回路。

【請求項11】

前記第２回路は第１端子、第２端子及び制御端子を含む第１２トランジスタを含むことを特徴とする請求項１に記載の駆動回路。

【請求項12】

前記複数のステージは、複数の非ダミーステージと、前記複数の非ダミーステージに続く複数のダミーステージとを含み、
前記複数のダミーステージは、最後の非ダミーステージと最後より１つ前の非ダミーステージに対して第１ダミー信号を供給する第１ダミーステージと、
前記最後の非ダミーステージ及び前記第１ダミーステージに第２ダミー信号を供給する第２ダミーステージと、
前記第１ダミーステージ及び前記第２ダミーステージに第３ダミー信号を供給する第３ダミーステージと、
を含むことを特徴とする請求項１に記載の駆動回路。

【請求項13】

前記第１ダミーステージは前記第２ダミー信号及び前記第３ダミー信号に応答して前記最後の非ダミーステージに前記第１ダミー信号を供給することを特徴とする請求項１２に記載の駆動回路。

【請求項14】

前記第２ダミーステージは前記第３ダミー信号によって前記最後の非ダミーステージに前記第２ダミー信号を供給することを特徴とする請求項１２に記載の駆動回路。

【請求項15】

前記第２ダミーステージは開始信号によって前記第１ダミーステージに前記第２ダミー信号を供給することを特徴とする請求項１２に記載の駆動回路。

【請求項16】

前記第３ダミーステージは開始信号によって前記第１ダミーステージ及び前記第２ダミーステージに前記第３ダミー信号を供給することを特徴とする請求項１２に記載の駆動回路。

【請求項17】

前記第３ダミーステージは開始信号によって前記第３ダミー信号を前記第２電圧に接続する第１３トランジスタを含むことを特徴とする請求項１２に記載の駆動回路。

【請求項18】

前記第３ダミーステージは前記第３ダミー信号に応答して前記第１ノードを前記第２電圧に接続する第１４トランジスタをさらに含むことを特徴とする請求項１７に記載の駆動回路。

【請求項19】

前記複数のステージは前記最後の非ダミーステージからのキャリー信号に応答して、前記最後の非ダミーステージと前記第２ダミーステージに第１ダミー信号を出力し、最後の放電トランジスタにダミー出力信号を出力する第４ダミーステージを含むことを特徴とする請求項１に記載の駆動回路。

【請求項20】

前記複数のステージは前記第１ダミー信号に応答して前記最後の非ダミーステージ及び前記第１ダミーステージに第２ダミー信号を出力する第５ダミーステージをさらに含むことを特徴とする請求項１９に記載の駆動回路。

【請求項21】

前記第２ダミーステージは、
クロック信号を受信し、前記クロック信号を前記第２ノードに出力するサブ回路を備える第２ダミーホールディング回路と、
前記第１ノードのハイ電位に応答して前記サブ回路を前記第２電圧に接続する第１５トランジスタと、
を含むことを特徴とする請求項１２に記載の駆動回路。

【請求項22】

ゲート線及びデータ線を含む表示パネルと、
複数のステージを備えるシフトレジスタを含むゲート駆動回路と、
前記データ線にデータ電圧を出力するデータ駆動チップと、を含み、
少なくとも１つのステージは、
第１ノードの電位によって出力信号を生成し、前記生成された出力信号を前記ゲート線のうちの１つに供給する第１回路と、
前記第１ノードの電位によってキャリー信号を生成する第２回路と、
前記出力信号と前記第１ノードの電位を制御する制御回路と、
第２ノードのハイ電位に応答して前記出力信号を第１電圧に維持させ、前記キャリー信号を前記第１電圧よりも低い第２電圧に維持させる第１ホールディング回路と、
前記第２ノードの電位を制御する第２ホールディング回路と、を含み、
前記第２ホールディング部は、
クロック信号を受信し、前記クロック信号に応答してハイレベルの電圧を前記第２ノードに出力するサブ回路と、
前記キャリー信号に応答して前記第２電圧を前記第２ノードに出力する第１トランジスタを含むことを特徴とする表示装置。

【請求項23】

前記ゲート駆動の前記複数のステージは、
最後の非ダミーステージと、最後より１つ前の非ダミーステージに対して第１ダミー信号を供給する第１ダミーステージと、
前記最後の非ダミーステージ及び前記第１ダミーステージに第２ダミー信号を供給する第２ダミーステージと、
前記第１ダミーステージ及び第２ダミーステージに第３ダミー信号を供給する第３ダミーステージと、
を含むことを特徴とする請求項２２に記載の表示装置。

【請求項24】

前記ゲート駆動の前記複数のステージは、
前記最後の非ダミーステージからの前記キャリー信号に応答して、前記最後の非ダミーステージと前記第２ダミーステージに第１ダミー信号を出力し、最後の放電トランジスタにダミー出力信号を出力する第４ダミーステージと、
前記第１ダミー信号に応答して前記最後の非ダミーステージ及び前記第１ダミーステージに第２ダミー信号を出力する第５ダミーステージと、
をさらに含むことを特徴とする請求項２２に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は駆動回路に関し、詳細には、高温環境で安定的に動作可能な駆動回路に関する。

【背景技術】

【0002】

最近、液晶表示装置（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ：ＬＣＤ）はＴＶ、コンピュータモニタ、携帯用個人情報端末機（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ：ＰＤＡ）、携帯電話、及び他の応用製品に使われる平板表示装置（ｆｌａｔ ｐａｎｅｌ ｄｉｓｐｌａｙ）のうちの１つである。液晶表示装置の開発によって、多様な製造方式の液晶表示装置が開発されている。例えば、従来には駆動回路と液晶パネルが互いに接続される２つの分離した層で形成された一方、現在のゲート駆動回路は薄膜工程を通じてＬＣＤパネル上に直接形成されている。

【0003】

ゲート駆動回路が薄膜工程を通じてＬＣＤパネル上に形成される装置において、ゲート駆動回路は互いに従属的に接続された複数のステージを含むシフトレジスタからなる。各ステージは互いに有機的に接続された複数のトランジスタからなり、該当ゲート線にゲート電圧を出力する。正常な条件下では正常なゲート電圧が出力される一方、温度が上昇すれば、誤動作が発生し、その結果、各ステージのメイントランジスタに漏洩電流が生成される。

【0004】

液晶表示装置が正常に駆動されるためには、メイントランジスタが温度に構わずにオフ状態に維持されるように設定された期間の間ターンオフ状態を維持しなければならない。したがって、高温環境でメイントランジスタをターンオフ状態に維持させるための方法が要求されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】韓国公開特許第２００８−０５７６０１号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明は上記課題に鑑みてなされたものであり、高温環境で安定的に動作可能な駆動回路を提供することにある。

【課題を解決するための手段】

【0007】

本発明の一実施形態に係る駆動回路は、複数のステージを備えるシフトレジスタを含む。前記複数のステージのうちの少なくとも１つは第１ノード（ノードＱ（ＮＱ））の電位によって出力信号を生成する第１回路と、前記ノードＱ（ＮＱ）の電位によってキャリー信号を生成する第２回路と、前記ノードＱ（ＮＱ）の電位及び前記出力信号を制御する制御回路と、所定の電位に到達する第２ノード（ノードＡ（ＮＡ））に応答して前記出力信号及び前記キャリー信号をロー（ｌｏｗ）電圧状態に維持させる第１ホールディング回路と、前記ノードＡ（ＮＡ）の電位を制御する第２ホールディング回路とを含む。前記第２ホールディング回路は前記キャリー信号に応答して前記ノードＡ（ＮＡ）の電位を低下させる第１トランジスタを含む。

【0008】

本発明の他の実施形態に係る表示装置は、ゲート線及びデータ線を含む表示パネルと、複数のステージを備えるシフトレジスタを含むゲート駆動回路と、前記データ線にデータ電圧を出力するデータ駆動チップとを含む。前記シフトレジスタの少なくとも１つの前記ステージは第１ノード（ノードＱ（ＮＱ））の電位によって出力信号を生成し、前記生成された出力信号を前記ゲート線のうちの１つに供給する第１回路と、前記ノードＱ（ＮＱ）の電位によってキャリー信号を生成する第２回路と、前記出力信号と前記ノードＱ（ＮＱ）の電位を制御する制御回路と、第２ノード（ノードＡ（ＮＡ））のハイ（ｈｉｇｈ）電位に応答して前記出力信号及び前記キャリー信号をロー電圧状態に維持させる第１ホールディング回路と、前記ノードＡ（ＮＡ）の電位を制御する第２ホールディング回路とを含む。前記第２ホールディング回路は前記キャリー信号に応答して前記ノードＡ（ＮＡ）の電位を低下させる第１トランジスタを含む。

【発明の効果】

【0009】

本発明によれば、各ステージはキャリー信号によってインバータ回路の出力を制御することによって、出力信号のプリチャージング及びブートストラップ動作を正常に実行することができ、高温環境で第１及び第１５トランジスタが非正常に動作することを防止する駆動回路を提供することができる。

【図面の簡単な説明】

【0010】

【図1】本発明の一実施形態に係る表示装置を示す図である。

【図2】本発明の一実施形態に係るゲート駆動回路のブロック図である。

【図3】本発明の一実施形態に係る駆動回路のシフトレジスタの複数のステージのうちの１つのステージを示す回路図である。

【図4】図２に示したシフトレジスタステージの出力信号を示す波形図である。

【図5】本発明の他の実施形態に係るゲート駆動回路を示すブロック図である。

【図6】図５に示したゲート駆動回路のステージを示す回路図である。

【図7】本発明のまた他の実施形態に係るゲート駆動回路示すブロック図である。

【図8】開始信号、第１〜第３ダミー信号を示す波形図である。

【図9】図７に示した第１ダミーステージを示す回路図である。

【図10】図７に示した第２ダミーステージを示す回路図である。

【図11】図７に示した第３ダミーステージを示す回路図である。

【図12】本発明のまた他の実施形態に係るゲート駆動回路を示すブロック図である。

【図13】開始信号、第１及び第２ダミー信号を示す波形図である。

【図14】図１２に示した第１ダミーステージを示す回路図である。

【図15】図１２に示した第２ダミーステージの一例を示す回路図である。

【図16】図１２に示した第２ダミーステージの他の一例を示す回路図である。

【図17】本発明の他の実施形態に係る表示装置を示す平面図である。

【発明を実施するための形態】

【0011】

以下、添付の図を参照して本発明の望ましい実施形態をより詳細に説明する。

【0012】

図１は、本発明の一実施形態に係る表示装置を示す平面図である。図１に示すように、本発明の一実施形態に係る表示装置１０は、第１基板２１と、第２基板２２と、第１基板２１と第２基板２２との間に介在された液晶層（図示せず）からなるＬＣＤパネル（ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｐａｎｅｌ）２０とを含む。液晶表示パネル２０は映像を表示する表示領域ＤＡ及び表示領域ＤＡに隣接した周辺領域ＰＡを含む。

【0013】

ＬＣＤパネル２０上には複数のデータ線ＤＬ１〜ＤＬｍにデータ電圧を出力する複数のデータ駆動チップ３０及び複数のゲート線ＧＬ１〜ＧＬｎにゲート信号を出力するゲート駆動回路１００を含む。データ線ＤＬ１〜ＤＬｍ及びゲート線ＧＬ１〜ＧＬｎは互いに実質的に垂直に延長され、互いに電気的に絶縁される。データ線ＤＬ１〜ＤＬｍ及びゲート線ＧＬ１〜ＧＬｎは表示領域ＤＡを定義する。各画素は薄膜トランジスタＴｒ及び液晶キャパシタＣｌｃを含む。薄膜トランジスタＴｒは対応するゲート線ＧＬｉ（ここで、ｉは１からｎ間の整数）に電気的に接続されたゲート電極と、対応するデータ線ＤＬj（ここで、ｊは１からｍ間の整数）に電気的に接続されたソース電極と、画素電極に電気的に接続されたドレイン電極とを含む。画素電極は液晶キャパシタＣｌｃを形成する電極のうちの１つである。

【0014】

ゲート駆動回路１００は周辺領域ＰＡに備え、ゲート線ＧＬ１〜ＧＬｎの一端部に隣接して備えられる。具体的に、ゲート駆動回路１００はゲート線ＧＬ１〜ＧＬｎにゲート信号を順に供給する。ゲート駆動回路１００は第１基板２１の画素の形成に用いられる薄膜工程を通じて第１基板２１の周辺領域ＰＡ上に直接形成される。このようにゲート駆動回路１００が第１基板２１上に集積されれば、ゲート駆動回路１００が内蔵された駆動チップを除去する必要がある。したがって、表示装置１０のサイズを減少させてもよい。

【0015】

複数のテープキャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ:ＴＣＰ）３１は複数のデータ線ＤＬ１〜ＤＬｍの一端部に隣接して周辺領域ＰＡに付着する。データ駆動チップ３０はＴＣＰ３１上に実装される。データ駆動チップ３０は複数のデータ線ＤＬ１〜ＤＬｍの一端部に電気的に接続されて複数のデータ線ＤＬ１〜ＤＬｍにデータ電圧を出力する。

【0016】

表示装置１０はゲート駆動回路１００及びデータ駆動チップ３０の駆動を制御するための印刷回路基板３３をさらに含む。印刷回路基板３３はデータ駆動チップ３０の駆動を制御するためのデータ制御信号及びイメージデータを出力する。印刷回路基板３３はゲート駆動回路１００の駆動を制御するためのゲート制御信号を出力する。データ駆動チップ３０はデータ制御信号に同期してイメージデータを受信し、イメージ信号をデータ電圧に変換して出力する。ゲート駆動回路１００はＴＣＰ３１を通じてゲート制御信号を受信し、ゲート制御信号に応答してゲート信号を順に出力する。液晶表示パネル２０はゲート信号に応答してデータ電圧を液晶キャパシタＣｌｃに充電して液晶層の透過度を制御し、その結果、所望する映像を表示することが好ましい。

【0017】

図２は、本発明の一実施形態に係るゲート駆動回路１００を示すブロック図である。図２に示すように、ゲート駆動回路１００は互いに従属的に接続された複数のステージＳＲＣ１〜ＳＲＣｎからなる１つのシフトレジスタを含む。各ステージＳＲＣ１〜ＳＲＣｎは複数のゲート線ＧＬ１〜ＧＬｎのうちの１つに接続される。ｉ番目のステージＳＲＣｉ（ここで、ｉは１からｎの整数）の入力端子ＩＮ、第１及び第２クロック端子ＣＫ１、ＣＫ２、第１及び第２電圧入力端子Ｖ１、Ｖ２、第１及び第２制御端子ＣＴ１、ＣＴ２、出力端子ＯＵＴ及びキャリー端子ＣＲを含む。

【0018】

ｉ番目のステージＳＲＣｉの入力端子ＩＮは前のステージ（ｉ−１）のキャリー端子ＣＲに電気的に接続され、前のステージ（ｉ−１）からキャリー信号を受信する（以下、前のステージ（ｉ−１）からのキャリー信号を前のキャリー信号Ｃｒ（ｉ−１）と言う）。但し、複数のステージＳＲＣ１〜ＳＲＣｎのうち１番目のステージＳＲＣ１には前のステージが存在しないので、ゲート駆動回路１００の駆動を開始する開始信号ＳＴＶが１番目のステージＳＲＣ１の入力端子ＩＮに供給される。

【0019】

ｉ番目のステージＳＲＣｉの第１制御端子ＣＴ１は次のステージ（ｉ＋１）のキャリー端子ＣＲに電気的に接続されてキャリー信号Ｃｒ（ｉ＋１）を受信する。各ステージＳＲＣｉの第２制御端子ＣＴ２は次のステージｉ＋１の次のステージＳＲＣｉ＋２のキャリー端子ＣＲに電気的に接続されてキャリー信号Ｃｒ（ｉ＋２）を受信する。但し、複数のステージＳＲＣ１〜ＳＲＣｎのうち最後のステージＳＲＣｎの第１及び第２制御端子ＣＴ１、ＣＴ２に入力される信号については後述する。

【0020】

ステージＳＲＣｉの第１制御端子ＣＴ１は、次のステージ（ｉ＋１）からキャリー端子ＣＲを受ける。複数のステージＳＲＣ１〜ＳＲＣｎのうち奇数番目のステージＳＲＣ１、ＳＲＣ３の第１クロック端子ＣＫ１にはクロック信号ＣＫＶが供給され、奇数番目のステージＳＲＣ１、ＳＲＣ３、ＳＲＣ_ｎ−１の第２クロック端子ＣＫ２にはクロック信号ＣＫＶと反転した位相を有するクロックバー信号ＣＫＶＢが供給される。複数のステージＳＲＣ１〜ＳＲＣｎのうち偶数番目のステージＳＲＣ２、ＳＲＣ４、．．．の第１クロック端子ＣＫ１にはクロックバー信号ＣＫＶＢが供給され、偶数番目のステージＳＲＣ２、ＳＲＣ４、．．．の第２クロック端子ＣＫ２にはクロック信号ＣＫＶが供給される。

【0021】

複数のステージＳＲＣ１〜ＳＲＣｎの第１電圧入力端子Ｖ１には第１電圧Ｖｓｓ１が印加され、第２電圧入力端子Ｖ２には第１電圧Ｖｓｓ１より低い電圧レベルを有する第２電圧Ｖｓｓ２が印加される。第１電圧Ｖｓｓ１はグランド電圧レベルまたはマイナス電圧レベルを有してもよい。本実施形態の一例として、第１電圧Ｖｓｓ１は−６Ｖであってもよく、第２電圧Ｖｓｓ２は−１２Ｖであってもよい。

【0022】

各ステージＳＲＣｉの出力端子ＯＵＴ（ｉ）は対応するゲート線が接続されてゲート信号を供給する。

【0023】

各ステージＳＲＣｉのキャリー端子ＣＲ（ｉ）は次のステージの入力端子ＩＮ（ｉ＋１）に電気的に接続され、前のステージの第１制御端子ＣＴ１（ｉ−１）に電気的に接続され、２つ前のステージから第２制御端子ＣＴ２（ｉ−２）に電気的に接続されてキャリー信号を供給する。第１ステージＳＲＣ１のキャリー端子ＣＲ（１）は、次のステージ（ｉ＋１）の入力端子ＩＮに接続されるが、前のステージがなく供給されず、第２ステージＳＲＣ２のキャリー端子ＣＲは、入力端子ＩＮと第１制御端子に接続される。

【0024】

ゲート線ＧＬ１〜ＧＬｎの第２端部には複数の放電トランジスタＮＴ＿Ｄが各々接続される。複数の放電トランジスタＮＴ＿Ｄの各々は対応する次のゲート線ＧＬ（ｉ＋１）に接続された制御端子を含んでいる。第１電圧Ｖｓｓ１を受信する入力端子と、対応するゲート線に接続された出力端子とを備える。放電トランジスタＮＴ＿Ｄ（ｉ）は、対応するステージＯＵＴ（２）の出力端子に接続され、第１電圧Ｖｓｓ１に結合される。したがって、各放電トランジスタＮＴ＿Ｄは、次のステージから次のゲート信号に応答して、対応するゲート線ＧＬ（ｉ）のゲート信号を第１電圧Ｖｓｓ１に放電させる。

【0025】

図３は図２に示した複数のステージのうちｉ番目のステージＳＲＣ（ｉ）を示す回路図である。図２に示した複数のステージの各々は同一の回路構成を有する。図３に示すように、各ステージＳＲＣ（ｉ）の回路は多様な大きさを有する１５個のトランジスタと４個のキャパシタからなる。また、図２と同様に各ステージＳＲＣｉは７個の入力端子と２個の出力端子とを有する。

【0026】

図３に示すように、第１トランジスタＴ１は駆動回路のメイントランジスタとして第１回路１１１に含まれる。第１トランジスタＴ１はクロック信号ＣＫＶを受信する入力端子と、出力信号Ｏ（ｉ）（ゲート信号でもよい）に出力する出力端子と、ノードＱ（ＮＱ）に接続された制御端子とを含む。第１５トランジスタＴ１５は第２回路１１２に含まれ、クロック信号ＣＫＶを受信する入力端子と、キャリー信号Ｃｒ（ｉ）に出力する出力端子と、ノードＱ（ＮＱ）に接続された制御端子とを含む。ここで、キャリー信号Ｃｒ（ｉ）は出力信号Ｏ（ｉ）と実質的に同一の電圧レベルを有する。キャパシタＣ１は第１トランジスタＴ１の制御端子と出力端子との間に接続され、第２キャパシタＣ２は第１５トランジスタＴ１５の制御端子と出力端子との間に接続される。

【0027】

制御回路１１３は第２、第４及び第９トランジスタＴ２、Ｔ４、Ｔ９、キャリー端子Ｃｒ（ｉ）に接続されたキャパシタＣ２からなり、第１及び第１５トランジスタＴ１、Ｔ１５の動作を制御する。第４トランジスタＴ４は前のステージＳＲＣ（ｉ−１）の第１５トランジスタＴ１５からキャリー信号Ｃｒ（ｉ−１）を受信する制御端子及び第１端子を含む。第４トランジスタＴ４の第２端子はノードＱ（ＮＱ）及び第１トランジスタＴ１の制御端子に接続される。前のキャリー信号Ｃｒ（ｉ−１）がハイ（ｈｉｇｈ）になれば、第４トランジスタＴ４はノードＱ（ＮＱ）の電位をハイに上昇させ、クロック信号ＣＫＶが上昇する（クロック信号ＣＫＶはｉ−１においてロー（ｌｏｗ）である）ときにそなえて第１及び第１５トランジスタＴ１、Ｔ１５をターンオンさせる。第１及び第１５トランジスタＴ１、Ｔ１５がターンオンされるのは第１及び第１５トランジスタＴ１、Ｔ１５の第１端子に供給されるクロック信号ＣＫＶがハイになったとき、出力信号Ｏ（ｉ）及びキャリー信号Ｃｒ（ｉ）がハイに上昇するということを意味する。したがって、クロック信号ＣＫＶがハイになれば、ノードＱ（ＮＱ）の電位が第１及び第２キャパシタＣ１、Ｃ２のカップリング（ｃｕｐｌｉｎｇ）によってブートストラップ（ｂｏｏｔｓｔｒａｐ）される。ノードＱ（ＮＱ）のブートストラップによって第１及び第１５トランジスタＴ１、Ｔ１５はターンオン状態を維持し、出力信号Ｏ（ｉ）及びキャリー信号Ｃｒ（ｉ）はクロック信号ＣＫＶがハイ状態の間ハイ状態を維持する。

【0028】

第２トランジスタＴ２は第１トランジスタＴ１の第２端子に接続される第１端子と、次のステージのキャリー信号Ｃｒ（ｉ＋１）を受信する制御端子と、第１電圧Ｖｓｓ１に接続された第２端子とを含む。したがって、第２トランジスタＴ２は次のステージからのキャリー信号Ｃｒ（ｉ＋１）に応答して出力信号Ｏ（ｉ）を第１電圧Ｖｓｓ１までプルダウンさせる。第９トランジスタＴ９はノードＱ（ＮＱ）に接続された第１端子と、次のステージからキャリー信号Ｃｒ（ｉ＋１）を受信する制御端子と、第１電圧Ｖｓｓ１に接続された第２端子とを含む。したがって、第２トランジスタＴ２及び第９トランジスタＴ９を各々プルダウンし、キャリー信号Ｃｒ（ｉ）がハイであるとき、ノードＱ（ＮＱ）を第１電圧Ｖｓｓ１までダウンさせる。

【0029】

一方、クロック信号ＣＫＶがロー状態にダウンされれば、第２トランジスタＴ２はキャリー信号Ｃｒ（ｉ＋１）に応答して出力信号Ｏ（ｉ）を第１電圧Ｖｓｓ１までダウンさせる。同様に、第９トランジスタＴ９はキャリー信号Ｃｒ（ｉ＋１）に応答してノードＱ（ＮＱ）の電位を第１電圧Ｖｓｓ１までダウンさせる。ノードＱ（ＮＱ）の電位がダウンされれば、第１及び第１５トランジスタＴ１、Ｔ１５はターンオフされる。第１及び第１５トランジスタＴ１、Ｔ１５のＶｇｓはほとんどゼロに近くなる。しかし、上述のように高温環境ではトランジスタの漏洩電流が上昇する。したがって、出力信号Ｏ（ｉ）はステージＳＲＣｉが活性化されるとき、ハイ状態になり、フレーム（例えば、ｉ＋１）の残り区間の間にはロー状態に維持されなければならないが、高温環境ではそうではないことがある。高温環境での漏洩電流を減少させるか、または除去するためにはＶｇｓをゼロより下げなければならないために、第２電圧Ｖｓｓ２が供給される。

【0030】

第１ホールディング回路１１４は第３及び第１１トランジスタＴ３、Ｔ１１を含む。第３及び第１１トランジスタＴ３、Ｔ１１の制御端子は第２ホールディング回路１１５によって制御されるノードＡ（ＮＡ）に接続される。より詳細には、第３トランジスタＴ３は第１トランジスタＴ１の第２端子に接続された第１端子と、ノードＡ（ＮＡ）に接続された制御端子と、第１電圧Ｖｓｓ１に接続された第２端子とを含む。第１１トランジスタＴ１１は第１５トランジスタＴ１５の第２端子に接続された第１端子と、ノードＡ（ＮＡ）に接続される制御端子と、第２電圧Ｖｓｓ２に接続される第２端子とを含む。第３トランジスタＴ３は第１トランジスタＴ１がターンオフされる間出力信号Ｏ（ｉ）を第１電圧Ｖｓｓ１にホールディングさせる。第１１トランジスタＴ１１は第１５トランジスタＴ１５がターンオフされる間キャリー信号Ｃｒ（ｉ）を第２電圧Ｖｓｓ２にホールディングさせる。ｉ＋２番目のステージＳＲＣ（ｉ＋２）に印加されるクロック信号ＣＫＶが上昇するとき、第６トランジスタＴ６はｉ＋２番目のステージＳＲＣ（ｉ＋２）からのキャリー信号Ｃｒ（ｉ＋２）に応答してターンオンされ、その結果、ノードＱ（ＮＱ）の電位は第２電圧Ｖｓｓ２までダウンされ、第１トランジスタＴ１のＶｇｓはネガティブ値を有する。

【0031】

第２ホールディング回路１１５は第７、第８、第１２、第１３及び第１６トランジスタＴ７、Ｔ８、Ｔ１２、Ｔ１３、Ｔ１６、第３及び第４キャパシタＣ３、Ｃ４からなり、ノードＡ（ＮＡ）を通じて第３及び第１１トランジスタＴ３、Ｔ１１を制御する。第２ホールディング回路１１５は第７及び第１２トランジスタＴ７、Ｔ１２、第３及び第４キャパシタＣ３、Ｃ４からなるサブ回路を含む。第１６トランジスタＴ１６はノードＡ（ＮＡ）に接続された第１端子と、キャリー信号Ｃｒ（ｉ）を受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを含む。第８トランジスタＴ８は第３トランジスタＴ３の制御端子に接続された第１端子と、キャリー信号Ｃｒ（ｉ）を受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを含む。第１３トランジスタＴ１３はノードＢ（ＮＢ）に接続された第１端子と、キャリー信号Ｃｒ（ｉ）を受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを含む。第１２トランジスタＴ１２はクロック信号ＣＫＶを受信する第１端子と、制御端子と、ノードＢ（ＮＢ）に接続された第２端子とを含む。第７トランジスタＴ７はクロック信号ＣＫＶを受信する第１端子と、ノードＢ（ＮＢ）に接続される制御端子と、ノードＡ（ＮＡ）に接続された第２端子とを含む。第３キャパシタＣ３は第７トランジスタＴ７の第１端子と制御端子との間に接続され、第４キャパシタＣ４は第１２トランジスタＴ１２の第２端子と第７トランジスタＴ７の第２端子との間に接続される。

【0032】

第１６トランジスタＴ１６はキャリー信号Ｃｒ（ｉ）に応答してノードＡ（ＮＡ）に第２電圧Ｖｓｓ２を供給する。したがって、第１６トランジスタＴ１６はキャリー信号Ｃｒ（ｉ）がハイであるとき、第１ホールディング回路１１４によって出力信号Ｏ（ｉ）及びキャリー信号Ｃｒ（ｉ）がロー状態にダウンされないようにする。第８トランジスタＴ８はｉ−１番目のステージＳＲＣ（ｉ−１）からのキャリー信号Ｃｒ（ｉ−１）に応答してノードＡ（ＮＡ）に第２電圧Ｖｓｓ２を供給する。したがって、ｉ−１番目のステージＳＲＣ（ｉ−１）が活性化される間第３及び第１１トランジスタＴ３、Ｔ１１は第８トランジスタＴ８によってターンオフさせ、その結果、（ｉ−１）によって出力信号Ｏ（ｉ）がプリチャージされる。

【0033】

第１３トランジスタＴ１３はキャリー信号Ｃｒ（ｉ）に応答してターンオンされ、第１２トランジスタＴ１２から出力されたクロック信号ＣＫＶ、ただし、クロック信号ＣＫＶがハイであるときは第１３トランジスタＴ１３によって第２電圧Ｖｓｓ２まで低くなる。したがって、クロック信号ＣＫＶが第７トランジスタＴ７を通じてノードＡ（ＮＡ）まで到達することを防止し、ノードＡ（ＮＡ）はキャリー信号Ｃｒ（ｉ）がハイであるとき、ロー状態に残る。その結果、第１トランジスタＴ１のブートストラップ動作が正常に行われる。

【0034】

クロック信号ＣＫＶがハイであるとき、第３及び第４キャパシタＣ３、Ｃ４が充電され、それによって、第７トランジスタＴ７がターンオンされる。その後、第７トランジスタＴ７がターンオンされる間、第１６、第１３及び第８トランジスタＴ１６、Ｔ１３、Ｔ８はターンオフされ、その結果、ノードＡ（ＮＡ）の電位が上昇する。ノードＡ（ＮＡ）の電位が上昇すれば、第３及び第１１トランジスタＴ３、Ｔ１１がターンオンされる。第３及び第１１トランジスタＴ３、Ｔ１１がターンオンされれば、第３トランジスタＴ３は出力信号Ｏ（ｉ）を第１電圧Ｖｓｓ１にホールディングさせ、第１１トランジスタＴ１１はキャリー信号Ｃｒ（ｉ）を第２電圧Ｖｓｓ２にホールディングさせる。各ステージの第２ホールディング回路１１５はキャリー信号Ｃｒ（ｉ）に応答してノードＡ（ＮＡ）の電位を第２電圧Ｖｓｓ２にホールディングさせるために第１６トランジスタＴ１６を含み、その結果、正常なブートストラップ動作が実行される。

【0035】

安定化回路１１６はノードＱ（ＮＱ）の電位を安定させるために第６、第１０及び第５トランジスタＴ６、Ｔ１０、Ｔ５を含む。第６トランジスタＴ６はノードＱ（ＮＱ）に接続された第１端子と、２つ後のステージＳＲＣ（ｉ＋２）からキャリー信号Ｃｒ（ｉ＋２）を受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを含む。したがって、２つ後のステージＳＲＣ（ｉ＋２）が活性化されれば、第６トランジスタＴ６によって第１トランジスタＴ１の制御端子は第２電圧Ｖｓｓ２までダウンされ、その結果、ノードＱ（ＮＱ）は安定する。第１０トランジスタＴ１０はノードＱ（ＮＱ）に接続された第１端子と、ノードＡ（ＮＡ）に接続された制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを含む。ノードＡ（ＮＡ）の電位が第２電圧Ｖｓｓ２までダウンされれば、第１０トランジスタＴ１０はターンオフされ、クロック信号ＣＫＶの上昇によってノードＡ（ＮＡ）の電位が上昇すれば、第１０トランジスタＴ１０はターンオンされる。第１０トランジスタＴ１０がターンオンされることによって、ノードＱ（ＮＱ）の電位は第２電圧Ｖｓｓ２まで低くなる。したがって、ノードＱ（ＮＱ）の電位はクロック信号ＣＫＶがローであるときは第６トランジスタＴ６によって第２電圧Ｖｓｓ２までダウンされ、クロック信号ＣＫＶがハイであり、キャリー信号Ｃｒ（ｉ）がローであるときには第１０トランジスタＴ１０によって第２電圧Ｖｓｓ２までダウンされる。第５トランジスタＴ５は出力信号Ｏ（ｉ）に接続された第１端子と、クロックバー信号ＣＫＶＢを受信する制御端子と、第１電圧Ｖｓｓ１に接続された第２端子とを含む。第５トランジスタＴ５はクロックバー信号ＣＫＶＢに応答して出力信号Ｏ（ｉ）を第１電圧Ｖｓｓ１に維持させる。

【0036】

安定化回路１１６によってノードＱ（ＮＱ）の電位が安定することによって、第１トランジスタＴ１の漏洩電流を減少させ、高温環境で第１トランジスタＴ１が非正常にターンオンされるのを防止する。

【0037】

図４は、図２に示したｉ番目のステージの出力信号を示す波形図である。図４において、第１グラフはｉ番目のステージの出力信号Ｏ（ｉ）を示し、第２グラフはクロック信号ＣＫＶを示し、第３グラフはノードＡ（ＮＡ）の電位を示し、第４グラフはノードＢ（ＮＢ）の電位を示す。

【0038】

図４に示すように、第２ホールディング回路１１５がキャリー信号Ｃｒ（ｉ）に応答してノードＡ（ＮＡ）の電位を第２電圧Ｖｓｓ２にホールディングさせる第１６トランジスタＴ１６を含む場合、ノードＡ（ＮＡ）の電位が安定する。これによって、第１トランジスタＴ１のブートストラップ動作が正常に実行でき、出力信号Ｏ（ｉ）が正常に出力できる。

【0039】

図５は、本発明の他の実施形態に係るゲート駆動回路１５０のブロック図である。ゲート駆動回路１５０は、図２に示したゲート駆動回路１００の構成と実質的に同様の構成である。図５に示した構成要素のうち図２に示した構成要素と同一の構成要素については同一の符号を付し、それに対する具体的な説明は省略する。図５に示すように、本発明の他の実施形態に係るゲート駆動回路１５０は各ステージＳＲＣ１〜ＳＲＣｎが２つのクロック端子ＣＫ１、ＣＫ２に代わって１つのクロック端子ＣＫを備えるという側面で図２に示したゲート駆動回路１００と異なる構造を有する。複数のステージＳＲＣ１〜ＳＲＣｎ（ｎは偶数）のうち奇数番目のステージＳＲＣ１、ＳＲＣ３、．．．ＳＲＣｎ−１のクロック端子ＣＫにはクロック信号ＣＫＶが供給され、偶数番目のステージＳＲＣ２、．．．ＳＲＣｎのクロック端子ＣＫにはクロックバー信号ＣＫＶＢが供給される。ここで、クロックバー信号ＣＫＶＢはクロック信号ＣＫＶに反転した位相を有する。

【0040】

図６は、図５に示したゲート駆動回路１５０の複数のステージのうちｉ番目のステージを示す回路図である。図６に示すように、本発明の他の実施形態に係るゲート駆動回路１５０のｉ番目のステージＳＲＣｉは第５トランジスタＴ５が削除された点だけが異なり、残りの構成は図３に示したｉ番目のステージＳＲＣｉと同一である。

【0041】

図６において、ｉ番目のステージＳＲＣｉが奇数番目のステージであると仮定すれば、ｉ番目のステージＳＲＣｉにはクロック信号ＣＫＶが供給される。一方、ｉ番目のステージＳＲＣｉが偶数番目のステージであると仮定すれば、ｉ番目のステージＳＲＣｉにはクロックバー信号ＣＫＶＢが供給される。

【0042】

図７は、本発明のまた他の実施形態に係るゲート駆動回路１００−１を示すブロック図である。図７に示すように、本発明のまた他の実施形態に係るゲート駆動回路１００−１は上述の複数の非ダミーステージＳＲＣ１〜ＳＲＣｎの以外に第１〜第３ダミーステージＤｕｍ１、Ｄｕｍ２、Ｄｕｍ３をさらに含む。第１ダミーステージＤｕｍ１は前のステージＳＲＣｎのキャリー信号ＣＲｎに応答して自己のキャリー端子ＣＲから第１ダミー信号Ｃｒ（ｎ＋１）及び出力端子ＯＵＴから第１ダミー出力信号Ｏ（ｎ＋１）を出力する。

【0043】

第１ダミーステージＤｕｍ１のキャリー端子ＣＲは前のステージＳＲＣｎの第１制御端子ＣＴ１及び第２ダミーステージＤｕｍ２の入力端子ＩＮに第１ダミー信号ＣＲ（ｎ＋１）を供給する。図示しないが、第１ダミーステージＤｕｍ１のキャリー端子ＣＲはまたｎ−１番目のステージＳＲＣｎ−１の第２制御端子ＣＴ２に第１ダミー信号Ｃｒ（ｎ＋１）を供給してもよい。

【0044】

第１ダミーステージＤｕｍ１の出力端子ＯＵＴは第１端子が最後のゲート線ＧＬｎに接続された最後の放電トランジスタＮＴ＿Ｄの制御端子に接続される。したがって、最後の放電トランジスタＮＴ＿Ｄが第１ダミーステージＤｕｍ１の出力端子ＯＵＴを通じて出力された第１ダミー信号ＣＲ（ｎ＋１）に応答してターンオンされれば、ターンオンされた最後の放電トランジスタＮＴ＿Ｄは最後のゲート線ＧＬｎの電位を第１電圧Ｖｓｓ１にダウンさせる。第２ダミーステージＤｕｍ２は第１ダミー信号ＣＲ（ｎ＋１）に応答して自己のキャリー端子ＣＲを通じて第２ダミー信号ＣＲ（ｎ＋２）を出力する。

【0045】

第２ダミーステージＤｕｍ２のキャリー端子ＣＲはｎ番目のステージＳＲＣｎの第２制御端子ＣＴ２、第１ダミーステージＤｕｍ１の第１制御端子ＣＴ１、及び第３ダミーステージＤｕｍ３の入力端子に第２ダミー信号ＣＲ（ｎ＋２）を供給する。このように、ｎ番目のステージＳＲＣｎの第１及び第２制御端子ＣＴ１、ＣＴ２は第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２から各々第１及び第２ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）を受信することで、最後のゲート線ＧＬｎに出力信号（例えば、ゲート信号）を供給する。第３ダミーステージＤｕｍ３は第２ダミー信号ＣＲ（ｎ＋２）に応答して第３ダミー信号ＣＲ（ｎ＋３）を出力する。

【0046】

第３ダミーステージＤｕｍ３のキャリー端子ＣＲは第１ダミーステージＤｕｍ１の第２制御端子ＣＴ２及び第２ダミーステージＤｕｍ２の第１制御端子ＣＴ１に第３ダミー信号Ｃｒ（ｎ＋３）を供給する。第２ダミーステージＤｕｍ２の第２制御端子ＣＴ２は１番目のステージＳＲＣ１の入力端子ＩＮに供給される開始信号ＳＴＶが供給される。また、開始信号ＳＴＶは第３ダミーステージＤｕｍ３の第１制御端子ＣＴ１に供給されてもよい。

【0047】

第２及び第３ダミーステージＤｕｍ２、Ｄｕｍ３は、ダミーステージのゲート信号を出力しないため、出力信号を出力する必要がなく出力端子ＯＵＴを具備しない。

【0048】

第３ダミーステージＤｕｍ３は第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２とは異なり、第２制御端子ＣＴ２を具備しない。このような第３ダミーステージＤｕｍ３の構造については後述する。

【0049】

図８は、開始信号ＳＴＶ、第１ダミー信号Ｃｒ（ｎ＋１）、第２ダミー信号Ｃｒ（ｎ＋２）、第３ダミー信号Ｃｒ（ｎ＋３）を示す波形図である。図８に示すように、開始信号ＳＴＶは１フレームＦＲＡ１単位で１Ｈ区間の間ハイ状態になる。１フレーム区間ＦＲＡ１は第１〜第ｎステージＳＲＣ１〜ＳＲＣｎ（図示せず）及び第１〜第３ダミーステージＤｕｍ１、Ｄｕｍ２、Ｄｕｍ３の各々の１Ｈ区間を含み、ブランク区間ＢＬＡ１の間、データ電圧はデータ線ＤＬ１〜ＤＬｍに供給される。

【0050】

第１〜第３ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）、ＣＲ（ｎ＋３）は順に発生され、第１〜第３ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）、ＣＲ（ｎ＋３）の各々は１Ｈ区間の間ハイ状態を維持する。図８に示すように、第１〜第３ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）、ＣＲ（ｎ＋３）は隣接するステージの駆動を制御するために使われる。しかし、図８に示すように、次のフレームの開始信号ＳＴＶは現在のフレーム（及びブランク区間ＢＬＡ１）の第３ダミー信号ＣＲ（ｎ＋３）の後に発生する。したがって、次のフレームの開始信号ＳＴＶは次のフレームの第２及び第３ダミーステージＤｕｍ２、Ｄｕｍ３の駆動を制御するために使用してもよい。

【0051】

図９は、図７に示した第１ダミーステージを示す回路図である。図９に示すように、第１ダミーステージＤｕｍ１は実質的に図３に示したｉ番目のステージＳＲＣｉのトランジスタと同一の構成を有する。第１５トランジスタＴ１５はｎ番目のステージＳＲＣｎの第１制御端子ＣＴ１に第１ダミー信号ＣＲ（ｎ＋１）を出力する。第１トランジスタＴ１を含む第１回路１２１は、図７に示したように、放電トランジスタＮＴ＿Ｄの制御端子に出力信号Ｏ（ｎ＋１）を出力する。

【0052】

第１ダミー制御回路１２３は第２及び第３ダミー制御信号に応答して第１及び第１５トランジスタＴ１、Ｔ１５の動作を制御する。

【0053】

第１ダミーホールディング回路１２４は第１トランジスタＴ１のターンオフ区間の間、第１ダミー信号ＣＲ（ｎ＋１）を第１電圧Ｖｓｓ１にホールディングさせる。第２ダミーホールディング回路１２５は第１トランジスタＴ１のターンオン区間の間第１５トランジスタＴ１５からの第１ダミー信号ＣＲ（ｎ＋１）に応答して第２電圧Ｖｓｓ２を第１ダミーホールディング回路１２４に供給して、第１ダミーホールディング回路１２４をターンオフさせる。

【0054】

第６及び第１０トランジスタＴ６、Ｔ１０は第１トランジスタＴ１及び第１５トランジスタＴ１５のターンオフ区間の間第３ダミー信号ＣＲ（ｎ＋３）及び第２ダミーホールディング回路１２５の出力信号に応答して第２電圧Ｖｓｓ２を第１及び第１５トランジスタＴ１、Ｔ１５に供給することによって、第１及び第１５トランジスタＴ１、Ｔ１５をターンオフさせる。第２ダミーホールディング回路１２５は第７、第１２トランジスタＴ７、Ｔ１２、第３及び第４キャパシタＣ３、Ｃ４からなるサブ回路を構成する。

【0055】

図１０は、図６に示した第２ダミーステージＤｕｍ２を示す回路図である。図１０に示すように、第２ダミーステージＤｕｍ２は上述のｉ番目のステージＳＲＣｉと実質的に同一の回路構成を有する。第１５トランジスタＴ１５は第１ダミーステージＤｕｍ１及びｎ番目のステージＳＲＣｎに第２ダミー信号Ｃｒ（ｎ＋２）を出力する。第２ダミー制御回路１３３は第３ダミー制御信号Ｃｒ（ｎ＋３）及び開始信号ＳＴＶに応答して第１及び第１５トランジスタＴ１、Ｔ１の動作を制御する。

【0056】

第１ダミーホールディング回路１３４は第１トランジスタＴ１のターンオフ区間の間第１トランジスタＴ１からの第２ダミー信号Ｃｒ（ｎ＋２）を第１電圧Ｖｓｓ１にホールディングさせる。第２ダミーホールディング回路１３５は第１トランジスタＴ１のターンオン区間の間第２ダミー信号ＣＲ（ｎ＋２）に応答して第２電圧Ｖｓｓ２を第１ダミーホールディング回路１３４に供給して、第１ダミーホールディング回路１３４をターンオフ状態に維持させる。第７トランジスタＴ７、第１２トランジスタＴ１２キャパシタＣ３及びキャパシタＣ４は第２ホールディング回路１３５のサブ回路を形成する。

【0057】

第６及び第１０トランジスタＴ６、Ｔ１０は第１トランジスタＴ１のターンオフ区間の間開始信号ＳＴＶ及び第２ダミーホールディング回路１３５の出力信号に応答して第２電圧Ｖｓｓ２を第１及び第１５トランジスタＴ１、Ｔ１５に供給する。これによって、第１及び第１５トランジスタＴ１、Ｔ１５は第２電圧Ｖｓｓ２によってターンオフ状態を維持する。

【0058】

図１１は、図７に示した第３ダミーステージＤｕｍ３の回路図である。図１１に示すように、第３ダミーステージＤｕｍ３は第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２と類似の構成を有するが、異なる点が幾つかある。具体的に、第６トランジスタＴ６は第３ダミーステージＤｕｍ３が省略される。第２回路１４２の第１５トランジスタＴ１５は第１ダミーステージＤｕｍ１の第２制御端子ＣＴ２及び第２ダミーステージＤｕｍ２の第１制御端子ＣＴ１に第３ダミー信号ＣＲ（ｎ＋３）を出力する。さらに、第９トランジスタの第２端子は第１電圧Ｖｓｓ１に代わって第２電圧Ｖｓｓ２に接続される。このように、ノードＱ（ＮＱ）の電位は第１電圧Ｖｓｓ１より低い第２電圧Ｖｓｓ２に安定される。これによって、第１及び第１５トランジスタＴ１、Ｔ１５（第１回路１４１の）が高温環境でターンオンされるのを防止する。また、第３ダミーステージＤｕｍ３の第１６及び第１７トランジスタＴ１６、Ｔ１７については後述する。

【0059】

第３ダミー制御回路１４３は開始信号ＳＴＶに応答して第１及び第１５トランジスタＴ１、Ｔ１５の動作を制御する。

【0060】

第３ダミーホールディング回路１４４は第３トランジスタＴ３、第１１トランジスタＴ１１及び第１６トランジスタＴ１６を含む。第３及び第１１トランジスタＴ３、Ｔ１１は図３に示した第１及び第２ホールディングトランジスタＴ３、Ｔ１１と実質的に同一の方式で接続される。したがって、第１ホールディングトランジスタＴ３は第１トランジスタＴ１のターンオフ区間で第１トランジスタＴ１からの第３ダミー信号Ｃｒ（ｎ＋３）を第１及び第２キャパシタＣ１、Ｃ２を通って第１電圧Ｖｓｓ１にホールディングさせてもよい。さらに、第２ダミーホールディング回路１４５によってノードＡ（ＮＡ）の電位が上昇され、第１１トランジスタＴ１１がターンオンされれば、第１１トランジスタＴ１１は第３ダミー信号ＣＲ（ｎ＋３）を第２電圧Ｖｓｓ２にホールディングさせてもよい。

【0061】

第１６トランジスタＴ１６は第３ダミーステージＤｕｍ３に新たに追加されたものである。第１６トランジスタＴ１６は第１５トランジスタＴ１５から第３ダミー信号ＣＲ（ｎ＋３）を受信する第１端子と、開始信号ＳＴＶを受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを備える。したがって、第１６トランジスタＴ１６は開始信号ＳＴＶに応答して第１５トランジスタＴ１５から出力される第３ダミー信号ＣＲ（ｎ＋３）を第２電圧Ｖｓｓ２にホールディングさせてもよい。

【0062】

第２ダミーホールディング回路１４５は第１トランジスタＴ１のターンオン区間の間第２トランジスタＴ２からの第３ダミー信号ＣＲ（ｎ＋３）に応答して、第２電圧Ｖｓｓ２を第１ダミーホールディング回路１４４に供給して第１ダミーホールディング回路１４４をターンオフさせる。第２ダミーホールディング回路１４５は図３に示した第２ホールディング回路１１５と同一の構成を有する。第２ダミーホールディング回路１４５は第７及び第１２トランジスタＴ７、Ｔ１２、第３及び第４キャパシタＣ３、Ｃ４からなるサブ回路を含む。

【0063】

第３ダミー安定化回路１４６は第１０トランジスタＴ１０及び新たな第１７トランジスタＴ１７を含む。第３ダミー安定化回路１４６は第６及び第５トランジスタＴ６、Ｔ５が削除され、第１７トランジスタＴ１７が追加された点で図３に示した安定化回路１１６と異なる。第１７トランジスタＴ１７はノードＱ（ＮＱ）に接続された第１端子と、第３ダミー信号ＣＲ（ｎ＋３）を受信する制御端子と、第２電圧Ｖｓｓ２に接続された第２端子とを備える。したがって、第１７トランジスタＴ１７は第３ダミー信号ＣＲ（ｎ＋３）に応答してノードＱ（ＮＱ）の電位を第２電圧Ｖｓｓ２に安定させる。

【0064】

図１２は、本発明のまた他の実施形態に係るゲート駆動回路のブロック図であり、図１３は、開始信号ＳＴＶ、第１ダミー信号Ｃｒ（ｎ＋１）及び第２ダミー信号Ｃｒ（ｎ＋２）を示す波形図である。

【0065】

図１２に示すように、本発明のまた他の実施形態に係るゲート駆動回路１００−２は複数のステージＳＲＣ１〜ＳＲＣｎの以外に第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２をさらに含む。第１ダミーステージＤｕｍ１はｎ番目のステージＳＲＣｎのキャリー信号に応答してキャリー端子ＣＲを通じて第１ダミー信号ＣＲ（ｎ＋１）を出力し、出力端子ＯＵＴを通じて出力信号を出力する。特に、第１ダミーステージＤｕｍ１のキャリー端子ＣＲはｎ番目のステージＳＲＣｎの第１制御端子ＣＴ１及び第２ダミーステージＤｕｍ２の入力端子ＩＮに接続されて、第１ダミー信号ＣＲ（ｎ＋１）を供給する。図示しないが、第１ダミーステージＤｕｍ１のキャリー端子ＣＲは複数のステージＳＲＣ１〜ＳＲＣｎのうちｎ−１番目のステージＳＲＣｎ−１の第２制御端子ＣＴ２に接続されて第１ダミー信号ＣＲ（ｎ＋１）を供給してもよい。

【0066】

また、第１ダミーステージＤｕｍ１の出力端子ＯＵＴは複数のゲート線ＧＬ１〜ＧＬｎのうち最後のゲート線ＧＬｎに接続された放電トランジスタＮＴ＿Ｄの制御端子に接続される。したがって、最後の放電トランジスタＮＴ＿Ｄは第１ダミーステージＤｕｍ１の出力端子ＯＵＴを通じて出力された第１ダミー信号ＣＲ（ｎ＋１）に応答してターン−オンされる。ターンオンされた最後の放電トランジスタＮＴ＿Ｄは最後のゲート線ＧＬｎの電位を第１電圧Ｖｓｓ１にダウンさせる。

【0067】

一方、第２ダミーステージＤｕｍ２は第１ダミー信号ＣＲ（ｎ＋１）に応答して自己のキャリー端子ＣＲを通じて第２ダミー信号ＣＲ（ｎ＋２）を出力する。第２ダミーステージＤｕｍ２のキャリー信号ＣＲはｎ番目のステージＳＲＣｎの第２制御端子ＣＴ２及び第１ダミーステージＤｕｍ１の第１制御端子ＣＴ１に接続されて第２ダミー信号ＣＲ（ｎ＋２）を供給する。したがって、ｎ番目のステージＳＲＣｎの第１及び第２制御端子ＣＴ１、ＣＴ２は第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２から各々第１及び第２ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）を受信することによって、正常に最後のゲート線ＧＬｎにゲート信号を出力することができる。

【0068】

図１２に示すように、開始信号ＳＴＶは、第１ダミーステージＤｕｍ１の第２制御端子ＣＴ２及び第２ダミーステージＤｕｍ２の第１制御端子ＣＴ１に複数のステージＳＲＣ１〜ＳＲＣｎのうち１番目のステージＳＲＣ１の入力端子ＩＮに供給される開始信号ＳＴＶが供給される。一方、第２ダミーステージＤｕｍ２は第１ダミーステージＤｕｍ１とは異なり、第２制御端子ＣＴ２を具備しない。このような第２ダミーステージＤｕｍ２の構造については後述する。

【0069】

図１３に示すように、開始信号ＳＴＶは１フレームＦＲＡ１単位で１Ｈ区間の間ハイ状態に発生される。１フレーム区間ＦＲＡ１は各々の第１〜第ｎステージＳＲＣ１〜ＳＲＣｎ、第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２及びブランク区間ＢＬＡ１及び次の第２ダミー信号Ｃｒ（ｎ＋２）を含む。ブランク区間ＢＬＡ１の間第１及び第２ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）はゲート駆動回路１００−２から出力されない。

【0070】

第１及び第２ダミー信号Ｃｒ（ｎ＋１）、Ｃｒ（ｎ＋２）は順に発生して、第１及び第２ダミー信号Ｃｒ（ｎ＋１）、Ｃｒ（ｎ＋２）の各々は１Ｈ区間の間ハイ状態を維持する。図１１に示すように、第１及び第２ダミー信号ＣＲ（ｎ＋１）、ＣＲ（ｎ＋２）は隣接するステージの駆動を制御するために使われる。しかし、図１３に示すように、次のフレームの開始信号ＳＴＶが現在フレームの第２ダミー信号ＣＲ（ｎ＋２）の後に発生されるので、次のフレームの開始信号ＳＴＶは第１及び第２ダミーステージＤｕｍ１、Ｄｕｍ２の駆動を制御するために使用されてもよい。

【0071】

図１４は、図１２に示した第１ダミーステージを示す回路図である。図１４に示すように、第１ダミーステージＤｕｍ１は第１回路１５１の第１トランジスタＴ１と、第２回路１５２の第１５トランジスタＴ１５と、ダミー制御回路１５３と、第１ダミーホールディング回路１５４と、第２ダミーホールディング回路１５５と、ダミー安定化回路１５６とを含む。第１ダミーステージＤｕｍ１は複数のステージＳＲＣ１〜ＳＲＣｎの各々と同一の回路構成を有する。しかし、ダミー安定化回路１５６が開始信号ＳＴＶを受信するという点において図６に示した安定化回路１１６と異なる。

【0072】

図１５は、図１２に示した第２ダミーステージの一例を示す回路図である。図１５に示すように、第２ダミーステージＤｕｍ２は第１回路１６１の第１トランジスタＴ１と、第２回路１６２の第１５トランジスタＴ１５と、ダミー制御回路１６３と、第１ダミーホールディング回路１６４と、第２ダミーホールディング回路１６５と、ダミー安定化回路１６６とを含む。本実施形態の一例として、第２ダミーステージＤｕｍ２は図１１に示した第３ダミーステージＤｕｍ３と同一の回路構成を有する。

【0073】

図１６は、図１２に示した第２ダミーステージの他の一例を示す回路図である。図１６に示すように、第２ダミーステージＤｕｍ２は第１トランジスタＴ１と、第１５トランジスタＴ１５と、ダミー制御回路１６３と、第１ダミーホールディング回路１６４と、第２ダミーホールディング回路１６７と、ダミー安定化回路１６６とを含む。

【0074】

本実施形態の第２ダミーホールディング回路１６７は図１５に示した第２ダミーステージＤｕｍ２の第２ダミーホールディング回路１６５と異なる構成を有する。図１５に示した第１６及び第１３トランジスタＴ１６、Ｔ１３の制御端子は第１５トランジスタＴ１５から第２ダミー信号ＣＲ（ｎ＋２）を受信する一方、本実施形態の図１６に示した第１６及び第１３トランジスタＴ１６、Ｔ１３の制御端子はノードＱ（ＮＱ）に接続される。第２ダミーステージＤｕｍ２−１のノードＱ（ＮＱ）の電位は第１０及び第１７トランジスタＴ１０、Ｔ１７によって第２電圧Ｖｓｓ２に安定する。したがって、第１６及び第１３トランジスタＴ１６、Ｔ１３の誤動作を防止する。

【0075】

図１７は、本発明の他の実施形態に係る表示装置４１０を示す平面図である。表示装置４１０の構造は、図１に示したデータ駆動チップ３０がと１つの駆動チップ３４に組み込まれている。液晶表示パネル２０の第１基板２１は、第１周辺領域ＰＡ１と第２周辺領域ＰＡ２とが分割される。第１周辺領域ＰＡ１はゲート駆動回路１００を含んでもよく、第２周辺領域ＰＡ２は駆動チップ３４を含んでもよい。

【0076】

図１７に示すように、本実施形態に係る表示装置４１０は駆動チップ３４を印刷回路基板３６に接続するためのフレキシブル印刷回路基板３５を含む。したがって、印刷回路基板３６から出力された制御信号はフレキシブル印刷回路基板３５を通じて駆動チップ３４及びゲート駆動回路１００に供給されてもよい。

【0077】

以上、実施形態を参照して説明したが、該当の技術分野の熟練された当業者は下記の特許請求の範囲に記載した本発明の思想及び領域から逸脱しない範囲内で本発明を多様に修正及び変更させることができることを理解することができる。

【符号の説明】

【0078】

１００ ゲート駆動回路
１１１ 第１回路
１１２ 第２回路
１１３ 制御回路
１１４ 第１ホールディング回路
１１５ 第２ホールディング回路
１１６ 安定化回路
２００ 液晶表示パネル
４００、４１０ 表示装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】