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特許5745214異なるパターンを有するセミコンダクターオンインシュレータタイプの微細電子構造体の製造方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5745214
(24)【登録日】2015年5月15日
(45)【発行日】2015年7月8日
(54)【発明の名称】異なるパターンを有するセミコンダクターオンインシュレータタイプの微細電子構造体の製造方法
(51)【国際特許分類】
H01L 27/12 20060101AFI20150618BHJP
H01L 21/02 20060101ALI20150618BHJP
【ＦＩ】
H01L27/12 L
H01L27/12 B
【請求項の数】10
【外国語出願】
【全頁数】16
(21)【出願番号】特願2009-73030(P2009-73030)
(22)【出願日】2009年3月25日
(65)【公開番号】特開2009-246364(P2009-246364A)
(43)【公開日】2009年10月22日
【審査請求日】2012年3月2日
(31)【優先権主張番号】0852106
(32)【優先日】2008年3月31日
(33)【優先権主張国】FR
(73)【特許権者】
【識別番号】311015001
【氏名又は名称】コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ
(74)【代理人】
【識別番号】110001173
【氏名又は名称】特許業務法人川口國際特許事務所
(74)【代理人】
【識別番号】100103920
【弁理士】
【氏名又は名称】大崎 勝真
(74)【代理人】
【識別番号】100114188
【弁理士】
【氏名又は名称】小野 誠
(74)【代理人】
【識別番号】100140523
【弁理士】
【氏名又は名称】渡邉 千尋
(74)【代理人】
【識別番号】100119253
【弁理士】
【氏名又は名称】金山 賢教
(74)【代理人】
【識別番号】100124855
【弁理士】
【氏名又は名称】坪倉 道明
(72)【発明者】
【氏名】エマニユエル・オジヤンドル
(72)【発明者】
【氏名】トーマス・エルンスト
(72)【発明者】
【氏名】マレク・コストシエバ
(72)【発明者】
【氏名】ユベール・モリソー
【審査官】
綿引 隆
(56)【参考文献】
【文献】
特開２００７−１２３８９２（ＪＰ，Ａ）
【文献】
特表２００７−５３４１４２（ＪＰ，Ａ）
【文献】
特開平０８−２２２７０５（ＪＰ，Ａ）
【文献】
特開２００４−２０７７０５（ＪＰ，Ａ）
【文献】
特表２００８−５２３６２０（ＪＰ，Ａ）
【文献】
特開平０５−１２１６８１（ＪＰ，Ａ）
【文献】
特開２００６−０４１４２２（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／０２
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２７／１２
Ｈ０１Ｌ ２９／７８６
(57)【特許請求の範囲】
【請求項1】
異なるパターンを有するセミコンダクターオンインシュレータタイプの微細構造体の製造方法であって、
基板（１１）を形成する板材と、この基板と密着している連続的な絶縁層（１２、１３、１４）と、この絶縁層によって基板から離隔されている、この絶縁層と密着している半導体層（１５）とを含む構造体（１０）であって、これを構成する複数の層が連続的であり、１センチメートルよりも長い距離に亘って厚さが一定である積層構造をなす、セミコンダクターオンインシュレータタイプの積層された均一な構造体（１０）が形成される工程であって、連続的な絶縁層が、最下基本層（１２）と、少なくとも１つの中間基本層（１３）と、半導体層と密着している最上基本層（１４）とを含む、少なくとも３つの基本層の積層体から形成されており、最下基本層及び最上基本層のうち少なくとも１つが絶縁材料からなる、前記均一な構造体が形成される工程と、
前記積層された均一な構造体内に、少なくとも２つのパターン（Ｍ１、Ｍ２、Ｍ３、Ｍ４）が形成される工程であって、各パターンが、基板（１１）に密着している絶縁層の一部と、基板（１１）からこの絶縁層の一部により隔離された、前記半導体層（１５）の一部とを含み、各絶縁層の一部が、これらのパターンの１つの当該絶縁層の基本層の１つを、この基本層がこれら２つのパターン間で、これらのパターンが互いに区別されるように、物理的又は化学的性質の有意差を有するように変更することによって、元の絶縁層から得られ、絶縁材料からなる最下及び最上基本層のうち少なくとも１つが、これら２つのパターンで変化しないままとされる、前記均一な構造体が形成される工程後の工程と
を含む方法。
基板（１１）を形成する板材と、この基板と密着している連続的な絶縁層（１２、１３、１４）と、この絶縁層によって基板から離隔されている、この絶縁層と密着している半導体層（１５）とを含む構造体（１０）であって、これを構成する複数の層が連続的であり、１センチメートルよりも長い距離に亘って厚さが一定である積層構造をなす、セミコンダクターオンインシュレータタイプの積層された均一な構造体（１０）が形成される工程であって、連続的な絶縁層が、最下基本層（１２）と、少なくとも１つの中間基本層（１３）と、半導体層と密着している最上基本層（１４）とを含む、少なくとも３つの基本層の積層体から形成されており、最下基本層及び最上基本層のうち少なくとも１つが絶縁材料からなる、前記均一な構造体が形成される工程と、
前記積層された均一な構造体内に、少なくとも２つのパターン（Ｍ１、Ｍ２、Ｍ３、Ｍ４）が形成される工程であって、各パターンが、基板（１１）に密着している絶縁層の一部と、基板（１１）からこの絶縁層の一部により隔離された、前記半導体層（１５）の一部とを含み、各絶縁層の一部が、これらのパターンの１つの当該絶縁層の基本層の１つを、この基本層がこれら２つのパターン間で、これらのパターンが互いに区別されるように、物理的又は化学的性質の有意差を有するように変更することによって、元の絶縁層から得られ、絶縁材料からなる最下及び最上基本層のうち少なくとも１つが、これら２つのパターンで変化しないままとされる、前記均一な構造体が形成される工程後の工程と
を含む方法。
【請求項2】
最下及び最上基本層のそれぞれが、絶縁材料から形成されていることを特徴とする、請求項１に記載の方法。
【請求項3】
変更される基本層が中間基本層であることを特徴とする、請求項１又は２に記載の方法。
【請求項4】
積層された均一な構造体が、
半導体材料からなる第１の基板（１６）が用意される工程と、
第２の基板（１１）が用意される工程と、
第１及び／又は第２の基板上に前記積層体からなる基本層（１２、１３、１４）が形成される工程と、
最上基本層（１４）が第１の基板（１６）と密着し且つ最下基本層（１２）が第２の基板（１１）と密着して積層体が２つの基板間にあるように、第１の基板（１６）及び第２の基板（１１）が互いに接着される工程と、
前記積層体に付着される前記半導体層（１５）を形成するように第１の半導体基板（１６）が薄化される工程とからなる方法によって形成されることを特徴とする、請求項１から３のいずれか一項に記載の方法。
半導体材料からなる第１の基板（１６）が用意される工程と、
第２の基板（１１）が用意される工程と、
第１及び／又は第２の基板上に前記積層体からなる基本層（１２、１３、１４）が形成される工程と、
最上基本層（１４）が第１の基板（１６）と密着し且つ最下基本層（１２）が第２の基板（１１）と密着して積層体が２つの基板間にあるように、第１の基板（１６）及び第２の基板（１１）が互いに接着される工程と、
前記積層体に付着される前記半導体層（１５）を形成するように第１の半導体基板（１６）が薄化される工程とからなる方法によって形成されることを特徴とする、請求項１から３のいずれか一項に記載の方法。
【請求項5】
第１の基板（１６）が、事前に形成された脆弱埋め込み領域（１８）の破壊によって薄化されることを特徴とする、請求項４に記載の方法。
【請求項6】
パターンにおいて変更される前記基本層が、半導体材料から構成され、この基本層の変更が、ドープ工程を含むことを特徴とする、請求項１から５のいずれか一項に記載の方法。
【請求項7】
パターンにおいて変更される前記基本層が、半導体材料から構成され、この基本層の変更が、合金元素を導入する工程を含むことを特徴とする、請求項１から６のいずれか一項に記載の方法。
【請求項8】
パターンにおいて変更される前記基本層が、半導体材料又は金属から構成され、この基本層の変更が、この基本層の材料の結晶相を変化させる工程を含むことを特徴とする、請求項１から７のいずれか一項に記載の方法。
【請求項9】
パターンの基本層の前記変更が、前記基本層を局所的に除去する工程を含むことを特徴とする、請求項１から８のいずれか一項に記載の方法。
【請求項10】
前記基本層の変更が、基本層の局所的な除去によって残された空間を新たな材料で満たす工程をさらに含むことを特徴とする、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、同一基板上で、例えば、異なる導電率又は熱伝導率を有し且つ独立に活性化可能なパターンの形成を利用した、セミコンダクターオンインシュレータ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎ ｉｎｓｕｌａｔｏｒ）タイプからなり且つ異なるパターンを含む微細電子構造体の製造に関する。
【背景技術】
【0002】
省略形「ＳＯＩ」は、「シリコンオンインシュレータ」を表す。ＳＯＩは、絶縁体上に半導体材料を含むより大きな製造物の群からなる（現実に大きな重要性がある）特有のケースである。セミコンダクターオンインシュレータタイプの基板は、したがって、それ自体が基板上に置かれている絶縁体上への薄い半導体膜の積層体からなる。それらは、電気的絶縁性及び耐放射線性の当初の特性の結果、バルク半導体基板に対する代替として現れている。
【0003】
ここで状況を考慮すると、ＳＯＩは、シリコンオンインシュレータを、拡張すればセミコンダクターオンインシュレータを、同様に意味することができる。
【0004】
将来の産業化の観点で現在検討されているＳＯＩ構造体は、以下の基板を含む：静電制御性を最適化する極薄絶縁体（最大で約１０ナノメートル厚）を有する基板、
排熱を改善する又は電荷トラップを可能とする、いわゆる「特殊」絶縁基板（例えば、通常のバルクシリカの代わりに、窒化ケイ素、酸化アルミニウム、ダイヤモンド、又は、そのような層の積層体等）、
不均一系の一体化の制約に対する最良の応答性を提示するために、絶縁体の厚みが均一でない基板。
【0005】
現在、これらの特有の基板は、２つの基板を互いに分子接着した後、例えば、グラインドによってそれらのうちの一方を薄化する（これらのプロセスは、ＢＳＯＩ（貼り合わせＳＯＩ）、ＢＥＳＯＩ（貼り合わせ及びエッチバックＳＯＩ）、及び、Ｅｌｔｒａｎ（エピタキシャル層転写）を含む）ことによって製造（及び販売）され得る。これらのプロセスは、１つのみを製造するために２つの基板を消費するという欠点を有する（基板のうちの一方は、大部分が薄化工程中に消費される）。
【0006】
これに並行して、Ｓｍａｒｔ Ｃｕｔ（ＴＭ）プロセスは、材料の質と同様にコストの理由で現在優れている（５０ｎｍを超える厚みを有する絶縁体としてシリカを使用して）標準的なＳＯＩ基板を製造するためのプロセスである。要約すれば、このＳｍａｒｔ Ｃｕｔ（ＴＭ）プロセスは、例えば、絶縁体を形成する酸化物層が表面に形成されており、絶縁体層が形成された表面上に第２の基板を接着した基板における所与の深さに所与の種を注入することに本質がある。この接着は、大抵は分子接着であり、有利には硬化熱処理が後に続く。そして、上述した第１の基板の薄層が接着されて絶縁体層と密着した基板（上述した第２の基板）が得られるように、注入された層の高さに、実際には熱処理によって少なくとも一部に、破壊部が形成される。
【0007】
しかしながら、様々な知られているアプローチは、様々な制限を有する。
【0008】
このように、Ｓｍａｒｔ Ｃｕｔ（ＴＭ）プロセスは、ＳＯＩ基板をドナー基板の残余から切り離すのに必要である破壊工程を含み、この工程は、他のプロセス（ＢＳＯＩ、ＢＥＳＯＩ、Ｅｌｔｒａｎ等）には存在しておらず、この追加の工程が、最終ＳＯＩ構造体の一部を形成する膜を除いて薄化が基板の一方の全部を消費する他のプロセスとは異なり、ドナー基板の残余の再利用を可能とするのは事実である。しかしながら、このＳｍａｒｔ Ｃｕｔ（ＴＭ）プロセスの特有の工程は、例えば、ある薄い絶縁体の場合に、接着工程において水分が捕捉される場合等、特定の予防措置が採られない場合には、特有の欠陥を引き起こす可能性がある。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】仏国特許公開第２９０６０７８号明細書
【特許文献2】国際公開第２００７／０３０３６８号パンフレット
【特許文献3】欧州特許公開第０７６７４８６号明細書
【発明の概要】
【発明が解決しようとする課題】
【0010】
実際には、ＳＯＩ基板の絶縁体は、基板にわたって厚み変化を有することがあり、最終製造物は、通常、（特に絶縁体が関係している場合に）特有の特性が様々なパターンの特有の将来の役割に依存するこれらのパターンを含むことができる。現在、絶縁体が均一な厚みから構成されていない基板の製造は、後にそれが用いられる際の用途によって決められる。すなわち、様々なパターンの絶縁体間の差異は、最終製造物によって決められるスキームにしたがって、基板の製造中に引き起こされる。この特異性は、（基板自体の製造段階から）基板の多用途性を制限し、（目的とする用途を除いてはもはや利用できず、実際には、それらの事前の目的とする使用を知ることなしでは、基板の製造を阻害し）、また、基板の製造段階において、（通常は集積回路の製造のために予定されている）フォトリソグラフィ及びエッチング工程を導入し、これらの工程を実施するのを可能とするために、ハードウェア及び技術的ノウハウにおけるそれらの投資が増加することを基板製造業者に強いる。さらに、基板のユーザは、それらの基板の供給業者とそれらの製造物の使用に関する情報を共有しなければならず、それらの供給業者から注文された基板の用途に関して機密性を危うくする可能性がある。
【0011】
本発明の目的は、形成されるべき構造体の特有の特徴が、（特に、目的とするパターンからなる絶縁体の導電率及び／又は熱伝導率が関係している場合）均一な基板の製造工程後にのみ考慮されるような異なるパターンを有するセミコンダクターオンインシュレータタイプの微細電子構造体の製造である。ここでの「均一」は、少なくとも２つの異なるパターンの規模において均一であることを意味することに留意すべきである。したがって、均一性は、複数のパターンの規模において、又は、基板の一部の規模若しくは基板の全体の規模においてさえも有効であり得る。
【0012】
付随する方法において、本発明はまた、この初期の製造が、絶縁体の選択に関しては制約なしで、Ｓｍａｒｔ Ｃｕｔ（ＴＭ）プロセス等のプロセスを適用して実施可能であるべきであるという目的を有する。
【課題を解決するための手段】
【0013】
この目的のために、本発明は、異なるパターンを有するセミコンダクターオンインシュレータタイプの微細構造体の製造方法であって：基板を形成する板材と、この基板と密着している連続的な絶縁層と、この絶縁層によって基板から離隔されておりこの絶縁層と密着している半導体層とを含むセミコンダクターオンインシュレータタイプの積層された均一な構造体が形成される工程であって、この連続的な絶縁層は、最下基本層と、少なくとも１つの中間基本層と、半導体層と密着している最上基本層とを含む少なくとも３つの基本層の積層体から形成されており、最下基本層及び最上基本層のうち少なくとも１つは、（電気的に）絶縁材料からなる、前記均一な構造体が形成される工程と、
この積層された均一な構造体内に、複数の少なくとも２つのパターンが形成される工程であって、この基本層が、これらの２つのパターン間において物理的又は化学的性質の有意差を有するように、これらのパターンのうちの１つにおいてこれらの基本層のうちの１つを変更することによって該パターンが区別される、前記複数の少なくとも２つのパターンが形成される工程とを含み、
絶縁材料からなる最下及び最上基本層のうち少なくとも１つは、これらの２つのパターンにおいて変化しないままとされる、製造方法を提案する。
【0014】
したがって、積層された均一な中間構造体が使用されることから、２つの工程、すなわち、（製造業者によってもたらされた）積層された均一な構造体を製造する工程と、（エンドユーザによってもたらされ得る）変更して特殊化又はカスタマイズする工程とが区別され得ることは明らかである。これは、製造及び保管に関してコスト減を実現する。
【0015】
この第１の工程の後、パターンは、基本層を変化させることによって自由に区別され得る。この層の変化、構成、変更、又は、調整という用語は、他の材料による除去又は置換を含み、この層の物理的及び／又は化学的性質の局所的な変更を修飾するために同義で使用されるであろう。
【0016】
最後に、この積層された均一な構造体が、一方が基板と密着し且つ他方が半導体層と密着している少なくとも２つの層の積層体から形成された絶縁層を含むことを考えると、異なる材料が、特に最上基本層と半導体層との間及び最下基本層と基板との間における良好な接着を可能とするように、これらの２つの層について選択され得る。少なくとも１つが絶縁体である最下及び最上基本層の材料の選択はまた、例えば、ウェットエッチング作業と関連して特殊化時に行われる工程に応じて行われ得る。
【0017】
最下及び最上基本層は、有利には、双方とも絶縁材料から構成され、これは、双方の層について同一の絶縁材料又は異なる材料であり得る。
【0018】
有利には、中間基本層が変更される。
【0019】
最終構造体のパターンを区別するように１つの基本層のみが変更されるのが好ましいが、代わりに、変更が複数の基本層に影響を及ぼし得ることに留意すべきである。
【0020】
積層された均一な構造体は、有利には：半導体材料からなる第１の基板が用意される工程と、
第２の基板が用意される工程と、
第１及び／又は第２の基板上に前記積層体からなる基本層が形成される工程と、
最上基本層が第１の基板と密着し且つ最下基本層が第２の基板と密着して積層体が２つの基板間にあるように、第１の基板及び第２の基板が互いに接着、有利には分子接着される工程と、
前記積層体に付着される前記半導体層を形成するように第１の半導体基板が薄化される工程とによって形成される。
【0021】
この薄化は、事前に形成された、有利には接着工程前に形成された、例えば、１つ以上のガス種の注入によって形成された多孔質領域又は脆弱領域である基板の脆弱な埋め込み領域の高さにおける機械化学薄化又は破壊の結果であり得る。
【0022】
これは、材料の選択、特に積層体の材料の選択における大きな自由度を維持しながら、半導体層を形成するためのＳｍａｒｔ Ｃｕｔ（ＴＭ）プロセス等、薄層を形成するための方法の効果を得る。
【0023】
組み合わせて適用可能な本発明の方法の他の有利な特徴によれば：パターンにおいて変更される前記基本層は、半導体材料から構成され、前記パターンのこの基本層の変更は、（例えば、イオン照射及び熱活性化によって）導電率特性の変更を促進するドープ工程を含む。
パターンにおいて変更される前記基本層は、半導体材料から構成され、前記パターンのこの基本層の変更は、合金元素（照射によって又は拡散によって得られることもできる）を導入する工程を含み、合金元素の導入は、当初材料及び合金元素のそれぞれの特性（例えば、導電率及び／又は熱伝導率）の選択によって、このように形成されて変更される（積層体によって形成された）絶縁体の全層の特性の調整を可能とする。
パターンにおいて変更される前記基本層は、半導体材料又は金属から構成され、前記パターンのこの基本層の変更は、例えば、レーザを用いた局所的な加熱等によってこの基本層の材料の結晶相を（材料の様々な相に）変化させる工程を含む（例えば、炭素の場合、結晶体であるかアモルファスであるか否かに応じて異なる電気又は熱特性に対応することができる）。
パターンの基本層の前記変更は、前記基本層を局所的に除去する工程をさらに含み、好ましくは基本層の局所的な除去によって残された空間を新たな材料で満たす工程が後に続き、マイクロエレクトロニクスの分野が提供している標準プロセスの使用のおかげで、基本層の位置に応じて完全に異なる材料から構成される基本層を形成するのを可能とする。
【0024】
勿論、様々なタイプの変更が同一の構造体内で組み合わせ可能である。これらの変更は、好ましくは、積層された構造体の同一の基本層に関係するが、本発明は、変更が複数の基本層に影響を及ぼす全てのケースに一般的である（パターンあたり１つの変更のみ、又は、あるパターンの範囲内で２つ以上の変更があり得る）。
【0025】
上述した方法によって得られる構造体は、支持基板上に、基板と密着している絶縁領域と、この絶縁領域によって基板から離隔された半導体領域とをそれぞれ含む複数のパターンを含む積層されたセミコンダクターオンインシュレータタイプの構造体であって、複数の少なくとも２つの前記パターンのうちの絶縁領域が、基板と密着し且つ第１の材料から形成されている最下基本層と、少なくとも１つの中間基本層と、第２の材料から形成されている半導体層と密着している最上基本層とを含む少なくとも３つの基本層の積層体からそれぞれ形成されており、第１及び／又は第２の材料が絶縁材料であり、前記２つのパターンのうちの絶縁領域の２つの基本層が、それぞれ、物理的又は化学的性質の有意差を有するこれらの２つのパターンの構成積層体において同一平面を占有し、前記絶縁材料が、前記２つのパターンのうちの絶縁領域において同一であることを特徴とする、構造体であるという事実によって認められ得る。
【0026】
そのような積層された構造体が、異なるパターン、すなわち、それらの基本層のうちの１つの組成においてのみ主として異なるものの、異なる特性を有するパターンを形成することは明らかであり、本方法に関する上述した効果は、特にこれから生じる。
【0027】
組み合わせて適用可能な本発明のこの構造体の有利な特徴によれば（実際には、本方法に関して上述したものと一致する）：絶縁領域からなる前記基本層間の差異は、導電率及び／又は熱伝導率の差異から生じる。
前記２つのパターンの絶縁領域からなる前記基本層は、それぞれ、半導体材料又は金属と、絶縁材料又は空隙とから形成されている。
前記２つのパターンの絶縁領域からなる前記基本層は、それぞれ、第１の材料と、ドープされた後の同一の材料とから形成されており、この第１の材料は、有利には、電気抵抗である。
前記２つのパターンの絶縁領域からなる前記基本層は、それぞれ、第１の材料と、空隙とから形成されている。
前記２つのパターンの絶縁領域からなる前記基本層は、それぞれ、第１の材料と、第１の材料と他の元素との合金から構成された他の材料とから形成されており、第１の材料は、有利には、抵抗材料であり、前記他の元素は、有利には、金属元素である。
前記２つのパターンの絶縁領域からなる前記基本層は、それぞれ、２つの異なる結晶相を有する同一材料から形成されている。
【0028】
前記から、本発明の１つの態様は、特に最下及び最上基本層が双方とも絶縁材料からなる場合に、上述した方法が先に定義された構造体に到達するように使用する、積層された均一な中間構造体に関する、ということになる。
【0029】
本発明のこの態様は、基板を形成する板材と、この基板と密着している連続的な絶縁層と、基板から離隔されることによってこの絶縁層と密着している半導体層とを含む積層された均一な構造体であって、この連続的な絶縁層は、基板を形成する板材と密着している第１の絶縁材料からなる最下基本層と、少なくとも１つの中間基本層と、半導体層と密着している第２の絶縁材料からなる最上基本層とを含む少なくとも３つの基本層の積層体から形成されており、最下基本層及び／又は最上基本層は、絶縁材料からなることを特徴とする、構造体を提案する。
【0030】
本発明の目的、特徴、及び利点は、添付された図面を参照して具体的且つ限定されない例として与えられる以下の記述から明らかになる。
【図面の簡単な説明】
【0031】
【図1】本発明の特有の微細電子構造体を得るために本発明の方法を使用してカスタマイズできるセミコンダクターオンインシュレータタイプの本発明の積層された均一な構造体の図である。
【発明を実施するための形態】
【0032】
図１は、積層された均一な構造体（パターンが今のところはまだない）を示しており、図３（Ａ）から図３（Ｆ）及び図４Ａから図４Ｇは、そのような構造体を使用する方法を示しており、図２（及び同様に図４Ｇ）は、積層された均一な構造体に対する本方法の応用から得られた最終構造体を示していることから、添付された図面は、このように、本発明の３つの態様を示している。
【0033】
積層された均一な構造体は、それから得られる特有の構造体の最終目的からなお独立しているという意味において一般的であるといえる。したがって、それは、将来の使用の非常に様々な多様性に応じて、特殊化、カスタマイズ、又は、変更され得る。
【0034】
均一としてこの構造体を参照すると、それを構成する様々な層は、連続的であり、少なくとも２つのパターンのもの、又は、さらには基板の一部若しくは基板の全部よりも大きい距離にわたって、すなわち、一般的に１センチメートル又はさらには数十センチメートルを超える規模で略一定の厚みからなる、という事実を反映する。そのため、それは、使用可能な一部が連続的且つ一定厚みの上述した積層体を含む、板材であるといえる。
【0035】
より正確には、図１は、一般符号１０のもとに示されたセミコンダクターオンインシュレータタイプの積層された構造体を示している。それは、例えば、最も外側の層１２、１４の一方又は双方が絶縁体である層１２、１３、１４と、半導体膜１５とからなる積層体を載置した板材の大きさである基板１１を含む。
【0036】
このような構造体は、基板と半導体膜との間において、絶縁材料からなる最も外側の層の一方又は双方の基本層の積層体によってバルク絶縁体が置換されるという点で、標準的なＳＯＩ基板とは異なる。ここで考慮される例において、２つの最も外側の層は、双方とも、絶縁材料からなる。すなわち、板材１１と密着している最下層１２は、第１の絶縁材料からなるとともに、半導体膜１５と密着している最上層１４は、第２の絶縁材料からなり、第１及び第２の絶縁材料は、同一であっても異なっていてもよい。これらの様々な層は、一定の厚みを有する。
【0037】
本発明によれば、以下に詳細に述べるように、絶縁体である最も外側の層のうちの少なくとも１つは、積層された均一な構造体の変更工程中に変化しないままとされる。
【0038】
層数は、奇数が好ましく、有利には絶縁層と導電（電気的に抵抗があるが、絶縁体よりも高い導電率を有する）層とを交互に有する。換言すれば、Ｎが整数である場合、積層体は、任意の材料であるＮ個の層と交互になっているＮ＋１個までの絶縁層を含むことができ、材料は、したがって、他の基準に応じて選択され得る。図１の例において、数Ｎは、１に等しく、本発明の最も単純な適用に対応する。
【0039】
より一般的には、偶数又は奇数の基本中間層を有して第１及び／又は最後の層が絶縁体である積層体がある。
【0040】
有利には、Ｓｍａｒｔ Ｃｕｔ（ＴＭ）プロセス等のプロセスの使用に適合する材料（例えば、シリカからなる厚い層）からなる基板１１と密着している層１２の材料として選択される。これは、Ｓｍａｒｔ Ｃｕｔ（ＴＭ）プロセスの制約から独立している最上層の材料を選択させる。したがって、（任意の種類、任意の厚みからなる）任意の材料が、技術的なプロセスの利益を保持しながら、最終構造体についての目的とする用途に応じて、この最上層１４のために使用され得る。
【0041】
以下、必要性に応じて、この層の特性、したがって、積層体（１２−１３−１４）の特性を局所的に「適合する」ために、事後のカスタマイズ化の間に、この層の物理的又は化学的性質が変更され得る、という事実を反映するように、表現変更可能な材料が、基本層１２、１３、１４を構成する材料のために使用される。
【0042】
このように、本発明によれば、積層された構造体１０のカスタマイズ（又は特殊化）時に、空隙による又は他の材料によるその置換を含む、この基本層１２、１３、１４を局所的に変更することにより、基本層の変更可能な材料の存在は、特にその層の導電率又は熱伝導率の観点から、異なる種類の領域を形成する。したがって、その製造後において、積層された均一な構造体１０を、図１から、図２において示されているように（全体として見ると）絶縁体の積層体が用途の必要性にしたがってもはや均一でない構造体に変化させることが可能である。
【0043】
中間層１３の材料は、一般に、例えば、シリコン（特に多結晶シリコン）等の半導体であり、最上層１４の材料は、有利には、下にある中間層を構成する材料の酸化物（シリコンの例においてはシリカ）である。最下層１２の材料に関しては、それは、有利には、酸化物、窒化物、及び、広い電子ギャップを有する材料から選択される材料である。
【0044】
図２は、概略的に、基本層のうちの１つ（ここでは中間層１３）を構成する材料の図１からの局所的な変更により、積層された均一な構造体１０から得られた異なるパターンを有するセミコンダクターオンインシュレータタイプの最終構造体２０を示している。
【0045】
このように、４つのパターンＭ１、Ｍ２、Ｍ３、及びＭ４が、図１におけるもののような同じ支持基板１１上に区別され得る。
【0046】
実際には、基板１１と密着している絶縁領域と、この絶縁領域によって基板から離隔されている半導体領域１５の一部とをそれぞれ含む複数のパターンが識別され得る。
【0047】
パターンＭ３は、明らかに、図１の積層された均一な構造体におけるパターンの単純な画定に由来する。したがって、その半導体領域Ｚ３は、図１の半導体層１５の一部であるのに対して、その絶縁領域は、図１の最下層１２の一部と、中間層１３の一部と、最上層１４の一部とを含む積層体Ｅ３から形成されている。
【0048】
図２において示される例において、他のパターンＭ１、Ｍ２、及びＭ４は、全て、中間層１３に関してのみ、ここで考慮される例においてはパターンＭ３とは異なる。したがって、絶縁領域Ｅ１からＥ４は、全て略同一の厚みを有し、基板と密着しており且つ各パターンにおいて同一厚みからなり各パターンについて同一の第１の材料（例えば、絶縁体）から形成されている最下層と、少なくとも１つの中間層と、半導体領域と密着しており且つ各パターンにおいて同一厚みからなる第２の材料（例えば、これも絶縁体）から形成されている最上層とを有する、同一層数の積層体から全て形成されている。さらにまた、半導体領域Ｚ１からＺ４は、同一材料の同一厚みから形成されている（これらは、層１５の一部である）。
【0049】
換言すれば、各パターンにおいて区別され得る層は、１つのパターンから他方まで動かすことによって互いに並べられ、構造体が図１のもののような積層された構造体から得られたと認識され得ることが、この特徴において特にある。
【0050】
考慮される例において、最下層１２の一部は、図１におけるもののように、この層がなお連続的であることから、パターンに応じて境界が画定されない。勿論、示されない変形例において、パターンＭ１からＭ４にそれぞれ属しているこれらの部分は、互いに関連して境界が画定され得る。
【0051】
少なくとも１つのパターンは、基本層の１つ、ここでは中間基本層１３の内部において物理的又は化学的性質の有意差を有する。差異が所定の製造プロセスにおける通常の変化よりも非常に大きく、その結果、その差異を発生させる周到な意図のみから生じ得る場合に、有意（又は相当な）差があることが、ここで理解されなければならない。
【0052】
これは、有利には、導電率の差異（又は、導電率及び熱伝導率の差異若しくは熱伝導率の差異のみ）を発生させることを意図した差異である。
【0053】
中間層は、（この層の変更が、それらのうちの少なくとも１つの範囲内で、当初の層と関連して僅かな厚みの差異をもたらすことができる場合であっても）各パターンにおいて同一の全体的な厚みを有する。
【0054】
ここで考慮される場合において、差異についての３つの区別可能な例が概略的に示されている。
【0055】
したがって、パターンＭ１は、（例えば、ドープ又は合金元素の電子照射によって及び／又は適切な熱処理によるその元素の拡散によって導入された）追加の元素を用いたドープ又は合金化等の変更により、符号１３Ａによって指示されたその中間層の材料が、パターンＭ３のもの（すなわち、図１における層１３のもの）と同一材料から生じるという事実に基づいて、パターンＭ３とは異なるパターンの場合を概略的にここで示している。
【0056】
パターンＭ２は、符号１３Ｂによって指示されたその中間層の材料が、パターンＭ３のものと同一材料から生じるという事実に基づいて、また、パターンＭ１の層１３Ａの置換とは異なる大きさ又は性質を有するがその置換に基づいて、パターンＭ３とは異なる他のパターンの場合を概略的に示している。
【0057】
パターンＭ４に関しては、それは、（例えば、パターンの画定時点で形成された側面からの）パターンの位置において、任意の適切な知られている手段により、中間層が除去され、その後に、当初の層１３のものから独立している材料によって可能な置換が行われているという意味で、符号１３Ｄによって指示されたその中間層の材料が、当初の層１３の材料からのより大きな変更により生じるという事実に基づいて、パターンＭ３とは異なるさらなるパターンの場合を概略的に示している。したがって、例えば、アルミニウムは、シリコンにとって代わることができる。
【0058】
明らかに、（ここで変更可能な材料とみなされた）これらの材料の各変更は、パターンＭ３の特性と関連して、半導体膜Ｚ１、Ｚ２、又はＺ４によって見られるように、（全体として見ると）絶縁領域の特性を局所的に変化させる。
【0059】
パターンＭ１、Ｍ２、又はＭ４のそれぞれを参照として採り上げると、他のそれぞれは、勿論、その中間層の材料の変更以外は、それと一致すると考慮され得る。
【0060】
したがって、図２からの構造体は、それらの絶縁領域Ｅ１からＥ４においてのみ異なるパターンを含むとして分析され得る。したがって、これらのパターンのそれぞれは、ここで考慮される例において、第１の絶縁層と第２の絶縁層との間に交互配置された少なくとも１つの変更可能な層を備え、その上に載置される積層体及び半導体層は、以下のタイプのうちの少なくとも２つのパターンを画定するように、少なくとも第２の絶縁層（すなわち、最下基本層）の範囲までエッチングされる：変更可能な材料が変化しないままとされるタイプのパターン（例えば、パターンＭ３）、
例えば、ドープによって又は合金化によって変更可能な材料が少なくとも部分的に変更されるタイプのパターン（例えば、パターンＭ１又はパターンＭ２）、
変更可能な材料が、異なる方法、特に異なるドープ又は異なる合金化により、少なくとも部分的に変更されるタイプのパターン（互いに比較されるパターンＭ１、Ｍ２の場合）、
変更可能な材料が除去されるタイプのパターン（層１３の材料を除去することによって残された空隙が満たされない場合におけるパターンＭ４の場合）、
変更可能な材料が除去されて他の材料によって置換されるタイプのパターン（材料１３を除去することによって残された空隙が満たされた場合におけるパターンＭ４の場合）。
【0061】
明らかに、前記の解説は、一般に、最上及び最下基本層間に複数の中間層がある場合に適用する。すなわち、隣接するパターンのものとは異なる１つのパターンの特性を与えるために、これらの中間層のうちの少なくとも１つの変更があることは十分である。さらに、最下及び最上基本層の双方が絶縁材料からなる必要はなく、それらのうちの１つがそうであれば十分である。
【0062】
上述した例において、中間層は、半導体材料からなり、あるいは、金属からなることができる。この場合、その変更は、例えば、熱処理による又は前記層の性質に変更を発生させる酸化、若しくは任意の他の処理からなる結晶相の局所的な置換又は変更から生じることができる。
【0063】
より一般的には、他の選択肢は、中間層でなく最下又は最上基本層のいずれかを変更することである。これらの層の少なくとも１つが絶縁体である場合には、それにもかかわらず、これらの２つの層のうち、少なくとも１つの層（最下及び最上層のうちの１つのみが絶縁体である場合には、絶縁体であるほうの層、又は、２つのそれぞれが絶縁材料からなる場合には、最下及び最上層のうちの１つ）が、絶縁体である完全なままに保たれるように留意される。
【0064】
特に、ＥＳＤ（静電気放電）用途のために、最下基本層１２が絶縁材料からなり且つ最上基本層１４もまた絶縁層である場合には、例えば、導電（例えば、シリコン等の半導体）層によって局所的に最上基本層を置換することは有益であり得る。
【0065】
層１２、１４が双方とも絶縁材料からなる場合には、パターンの高さにおいて最下基本層１２を局所的に変更することが同様に可能である。例えば、最下基本層１２が当初は酸化物である場合には、それは、例えば、シリコン等の導電材料によって局所的に置換され得る。したがって、最下基本層の高さにおいてシリコンを含むパターンは、絶縁層１２が保持されたパターンが半導体層１５と基板１１との間において厚い絶縁体（１２、１４）を保持した状態で、基板１１と電気的に接触した中間層１３を有することになる。
【0066】
図２において、最上基本層の残余部分及びパターンＭ１、Ｍ２の半導体層が当初の中間層に対応する下にある層よりも狭いことに留意すべきである。これは、これらのパターンのそれぞれの中間層に対する電位の印加を促進する表面を自由のままとする。勿論、基板に平行なこの種の自由表面は、電位の印加を可能とすることが必須ではない（例えば、この種の自由表面は、パターンＭ３には存在しない）。
【0067】
実際に、本発明の最終構造体は、特殊な使用を提供する。図２からの構造体の場合に記述される例は、以下に言及され、Ｖ１は、パターンＭ１の中間層に印加される電位を示し、Ｖ２は、パターンＭ２の中間層に印加される電位であり、Ｖ３は、パターンＭ３の中間層に印加される電位である。
【0068】
第１の使用例において、電位Ｖ１、Ｖ２は、特有の電位である一方で、他の電位Ｖ３は、浮遊電位である。
【0069】
第２の使用例において、第１及び第２の電位Ｖ１、Ｖ２は、それぞれ、特有の電位であるが異なる（これは、あるパターンが活性化されるか又は非活性化されるのを可能とする）。
【0070】
パターンの変更可能な層（すなわち、中間層、又は、最上若しくは最下基本層のいずれか）に対する特有の電位の印加は、有利には、自由接触表面の存在を利用する。この自由表面は、有利には、パターンのエッチング中に形成される開口内に形成され得る。
【0072】
図３（Ａ）において、プロセスは、例えば、絶縁材料からなる第１の層（最上基本層１４を形成することが意図される）がその上に形成される半導体基板１６を用いて開始する。そして、この層の上に、例えば、半導体材料（例えば、多結晶シリコン）又は金属からなる第２の層１３が形成される（図３（Ｂ））。
【0073】
例えば、絶縁体１２からなる第３の層の形成が続く（図３（Ｃ））。その性質は、有利には、プロセスの残余に有利に作用するように選択され（図３（Ｅ）参照）、それは、有利には、例えば、層１３がシリコンからできている場合には、その層１３の一部の熱酸化によって得られるシリカ（ＳｉＯ２）である。
【0074】
図３（Ｄ）において、埋め込まれた脆弱層１８の形成工程の結果が示されている。これらの工程は、一般に、所与深さにおいて空隙を形成するのに適している少なくとも１つの種（一般には水素及び／又はヘリウム）を用いたイオン照射を含み、このような方法で照射によって導入された元素により、この層の脆弱化を有利に作用するように構成された熱処理が後に続く。注入は、第１の層の形成前、又は、この第１の層の形成と第２の層の形成との間、若しくは、第２の層の形成と第３の層の形成との間、又は、これらの３つの層からなる積層体の形成後に起こり得る。図３（Ｅ）は、層１２に対して基板１１が接着、好ましくは分子接着される工程を示しており、基板１１は、図１からの積層された構造体の支持基板を形成するように意図される。
【0075】
図３（Ｅ）における２本の破線１９、１９’は、基板１１自体が酸化物の層を含む（最下破線１９によって概略的に示される場合）か、含まない（最上破線１９’によって概略的に示される場合）かに応じた、接着界面についての２つの可能な高さを概略的に示している。それにもかかわらず、この高さの差異が単に２つの可能な場合を視覚的に区別する１つの方法であり、その一方で、接着高さは、勿論、２つの場合のそれぞれにおいて固有であることが、明らかに理解されなければならない。
【0076】
接着接触に至らしめられる層が酸化シリコンから構成される場合には、非常に良好な接着及び機械的強度の品質が結果として生じることは、ここで指摘されるべきである。
【0077】
上述した例において、全ての基本層１２、１３、１４は、基板１６上に形成されている。示されない変形例において、積層体の一部は、基板１６上に形成され、積層体の残余は、基板１１上に形成される。それは、支持基板１１上に形成されることになる層１２の全て若しくは一部、層１２の全てと層１３の全て若しくは一部、又は、層１２、１３と層１４の全て若しくは一部について実際に可能であり、これらの層の残余は、例において述べたように、基板１６上に形成される。そして、接着界面は、積層体１２、１３、１４の内部に又はさらには基板１６を有する界面にある。
【0078】
技術工程（特に、洗浄、研磨、配置、その他の工程）は、勿論、様々な基本層の各形成工程の前に及び／又は後に実施され得る。
【0079】
最後に、図３（Ｆ）において示されるように、任意の適切な知られているタイプの熱的及び／又は機械的性質の破壊処理が、図１における符号１５のものに対応する薄い半導体膜と、図１からのもののような積層された構造体の新たな形成工程について再利用され得る半導体材料のブロックとに、脆弱層１８の高さにおいて基板１６を切り離す。
【0080】
他の技術は、勿論、基板１６を薄化するために使用され得る（例えば、機械的化学的薄化、多孔質の埋め込み領域の高さにおける破壊等）。
【0081】
最上層１４の材料は、有利には、絶縁体である。すなわち、それは、半導体の酸化により、及び／又は、通常の蒸着プロセス（ＣＶＤ、ＡＬＤ）又は絶縁材料（窒化物、酸化剤、ダイヤモンド等の広いギャップを有する材料、その他）について使用される成長プロセス（ＭＢＥ）により、得られ得る。その厚みは、一般に、約１ナノメートルから数百ナノメートルである。
【0082】
中間層の材料はまた、同じ方法によって蒸着され得る。それらの厚みは、同じ値の範囲内で変化する。
【0083】
層１４の材料は、一般に、ＣＶＤによって蒸着された（又は、例えば、中間層がシリコンからなる場合には酸化によって得られる）酸化物ＳｉＯ２等の絶縁体であり、数十ナノメートルから数百ナノメートルの厚みである。
【0084】
積層された均一な構造体の変更（又はカスタマイズ若しくは特殊化）段階において、導電率及び／又は熱伝導率の観点から特有の特性がその後に局所的に得られるのを可能とするように、様々な例が、特性が変更されることになる材料の選択から与えられ得る。
【0085】
第１の実施形態において、変更可能な材料は、ドープされたパターンにおいてその伝導率及びその出力量を変化させるように、少なくとも１つのタイプのパターンにおいて、（例えば、イオン注入及び熱活性化によって）少なくとも局所的に、カスタマイズ工程中に多かれ少なかれドープされる電気抵抗材料（例えば、シリコン）である。
【0086】
第２の実施形態において、変更可能な材料は、その導電率若しくは熱伝導率又はその出力量を改善するように、カスタマイズ工程中に、金属を用いて合金化された又は金属によって置換された電気的又は熱的抵抗材料（例えば、ニッケル又はアルミニウムを用いてケイ化されるシリコン）である。
【0087】
第３の実施形態において、変更可能な材料は、カスタマイズ工程中に、絶縁材料（例えば、ＡＬＤによるＳｉＯ２）によって又は空隙によってパターンのうちの１つにおいて置換され得る半導体材料（例えば、シリコン又はＳｉＧｅ）である。
【0088】
さらなる実施形態において、カスタマイズ工程における適切な処理の効果として、少なくとも１つのタイプのパターンが、その伝導率を変更するように結晶状態を変化させるために、変更可能な材料は、相を変化させることが可能な材料（例えば、黒鉛相への変換によってより伝導性がある状態にされた、抵抗−結晶、又は、アモルファス−炭素）である。
【0089】
さらなる実施形態において、変更可能な材料は、導電性材料によって局所的に置換される電気的絶縁材料（例えば、最下又は最上基本層のもの）である。
【0091】
第１の工程は、ＳｉＯ２からなる層１２と、多結晶シリコンからなる層１３と、これもまたＳｉＯ２からなる層１４とを有する（層１５は、ここでもやはりシリコンからなる）図１の積層された均一な構造体を用意することである（図４Ａ）。そして、半導体膜１５の表面は、一般には窒化ケイ素からなる窒化物層３１によって被覆される（図４Ｂ）。
【0092】
その後、樹脂層３２が蒸着され、層１３の範囲まで積層体内に溝３３を形成するために、エッチングに耐性がある残余領域のフォトリソグラフィによって境界が画定される（図４Ｃ）。
【0093】
そして、樹脂３２が除去され、窒化物スペーサ３４が溝の側面に沿って形成される。その後、層１３の材料が溝の付近においてエッチングされ、その結果、中身のない空間３５が残る（図４Ｄ）。
【0094】
その後、空隙３５は、例えば、約８００℃の温度でＬＰＣＶＤ（減圧化学気相成長；ｌｏｗ−ｐｒｅｓｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって蒸着されたＨＴＯタイプの酸化物等、優れた適合性を有し、高いアスペクト比を有する空隙を満たすのを可能とする絶縁材料３６で満たされる（図４Ｅ）。
【0095】
溝及び窒化物層３１から流出する酸化物をエッチングすることにより、その後、左側部分においては当初の基板と同じ積層体を含むが、右側部分においては全体的に絶縁材料から形成された絶縁領域を有する構造体が得られる（図４Ｆ）。
【0096】
そして、構造体は、右側部分においては薄い絶縁体、左側部分においては厚い絶縁体を含む構造体を利用するための端子によって完成され得る（図４Ｇ）。
【符号の説明】
【0098】
１０、４０ 構造体１１、４１ 基板
１２ 最下基本層
１３、１３Ａ、１３Ｂ、１３Ｃ、１３Ｄ 中間基本層
１４ 最上基本層
１５、４３ 半導体膜
１６ 半導体基板
１８ 脆弱層
２０ 最終構造体
３１ 窒化物層
３２ 樹脂層
３３ 溝
３４ 窒化物スペーサ
３５ 空間
３６ 絶縁材料
４２ 絶縁層
Ｅ１、Ｅ２、Ｅ３、Ｅ４ 積層体
Ｍ１、Ｍ２、Ｍ３、Ｍ４ パターン
Ｖ１、Ｖ２、Ｖ３ 電位
Ｚ１、Ｚ２、Ｚ３、Ｚ４ 半導体領域