特許 5749821 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5749821

(24)【登録日】2015年5月22日

(45)【発行日】2015年7月15日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20150625BHJP

   H01L 27/04 20060101ALI20150625BHJP

   H03K 19/003 20060101ALI20150625BHJP

【ＦＩ】

   H01L27/04 H

   H03K19/003 E

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2014-24982(P2014-24982)

(22)【出願日】2014年2月13日

(62)【分割の表示】特願2009-172562(P2009-172562)の分割

【原出願日】2009年7月23日

(65)【公開番号】特開2014-131062(P2014-131062A)

(43)【公開日】2014年7月10日

【審査請求日】2014年2月13日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100102864

【弁理士】

【氏名又は名称】工藤 実

(72)【発明者】

【氏名】奥島 基嗣

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特表２００３−５２６２００（ＪＰ，Ａ）

【文献】 特開２００８−２１８８８６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０２３６８４２（ＵＳ，Ａ１）

【文献】 特開２００９−１２３７５１（ＪＰ，Ａ）

【文献】 特開２００４−２２８１３８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

Ｈ０３Ｋ １９／００３

(57)【特許請求の範囲】

【請求項1】

電源線と、
接地線と、
信号を伝送する信号線と、
前記信号線に接続された信号パッドと、
前記信号線と前記接地線との間に設けられた保護素子と、
バックゲートが前記電源線に接続され、ソースが前記保護素子のトリガ端子に接続されたＰＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのドレインに接続された第１ノードと前記接地線との間に接続された第１抵抗素子と、
ドレインが前記トリガ端子に接続され、ソースが前記接地線に接続され、ゲートが前記第１ノードに接続された第１ＮＭＯＳトランジスタと、
前記ＰＭＯＳトランジスタのゲートに接続された第２ノードと前記電源線との間に接続された第２抵抗素子と、
前記第１ノードの電位に応答して前記第２ノードと前記接地線の間に電流経路を提供するスイッチ素子と
を備えた
半導体装置。

【請求項2】

請求項１に記載の半導体装置であって、
前記スイッチ素子が、ドレインが前記第２ノードに接続され、ゲートが前記第１ノードに接続され、ソースが前記接地線に接続された第２ＮＭＯＳトランジスタを備えている
半導体装置。

【請求項3】

請求項１に記載の半導体装置であって、
更に、
前記保護素子に保護される出力回路
を具備し、
前記出力回路は第２のＰＭＯＳトランジスタを含み、当該第２のＰＭＯＳトランジスタは、ゲートが内部回路に接続され、ソースが前記電源線に接続され、ドレインが前記信号線に接続される
半導体装置。

【請求項4】

請求項１乃至３のいずれかに記載の半導体装置であって、
前記信号線と前記電源線との間に寄生ダイオード又はダイオード素子が接続されている
半導体装置。

【請求項5】

請求項１乃至４のいずれかに記載の半導体装置であって、
前記保護素子がサイリスタである
半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、半導体装置の静電保護回路に関する。

【背景技術】

【0002】

半導体装置には、入出力パッドに印加されるＥＳＤ（electrostatic discharge）サージに対して内部回路を保護するために静電保護回路が搭載される。静電保護回路の公知の回路トポロジーの一つが、サイリスタやバイポーラトランジスタのような能動素子を使用する回路トポロジーである。能動素子を使用する静電保護回路は、サージが入力されたときに能動動作を行うため放電能力が高いという利点があり、広く使用されている（例えば、非特許文献１、２参照）。

【0003】

能動素子を用いた静電保護回路には、通常動作時のリーク電流が小さく、またＥＳＤサージ印加時のトリガ電圧が低いことが望まれる。このような要求を満たすための静電保護回路の構成が、非特許文献３及び特許文献１に開示されている。

【0004】

図１は、非特許文献３に開示された静電保護回路の構成を示す回路図である（なお、特許文献１にも同じ構成の静電保護回路が開示されている）。図１の静電保護回路は、ＶＤＤパッド１０１と、信号パッド１０２と、ＶＳＳパッド１０３と、電源線１０４と、信号線１０５と、接地線１０６と、サイリスタ１０７と、ＥＳＤ保護用のダイオードＤ１と、ＰＭＯＳトランジスタＰ１とを備えている。

【0005】

図１の静電保護回路は、ＰＭＯＳトランジスタＰ１がサイリスタ１０７にトリガ電流を供給するトリガ素子として機能する。図１の静電保護回路は、ＶＤＤパッド１０１、信号パッド１０２、ＶＳＳパッド１０３に印加され得る様々なモードのＥＳＤサージに対応している。しかしながら、以下では、本発明の主題に関連する信号パッド１０２とＶＳＳパッド１０３の間にＶＳＳパッド１０３の電位に対する信号パッド１０２の電位が正であるようなＥＳＤサージが印加された場合の動作についてのみ説明する。

【0006】

信号パッド１０２とＶＳＳパッド１０３の間にＶＳＳパッド１０３の電位に対する信号パッド１０２の電位が正であるようなＥＳＤサージが印加される場合、電源線１０４はフローティングになる。電源線１０４と接地線１０６の間には、寄生的に又は意図的に設けられた電源容量Ｃｘが存在するから、その電源容量Ｃｘが充電されるまでの間、電源線１０４は、接地線１０６と実質的に同一電位に固定される。信号パッド１０２に正のＥＳＤサージが加わり、同一電位である信号線１０５の電位が上昇すると、ＰＭＯＳトランジスタＰ１のソース電位がゲート電位（電源線１０４と同一電位であり、かつ接地線１０６とほぼ同一電位になっている）よりも高くなり、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧が閾値電圧を超える。ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧が閾値電圧を超えると、ＰＭＯＳトランジスタＰ１が動作してサイリスタ１０７にトリガ電流を供給し、これにより、サイリスタ１０７が動作してＥＳＤサージが放電される。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００８−２１８８８６号公報

【非特許文献】

【0008】

【非特許文献1】"A Low-Voltage Triggering SCR for On-chip ESD Protection at Output and Input Pads", IEEE Electron Device Letters, vol. 12, No. 1, January 1991

【非特許文献2】"GGSCRs: GGNMOS Triggered Silicon Controlled Rectifiers for ESD Protection in Deep Sub-Micron CMOS Processes", EOS/ESD Symposium 2001, p.22

【非特許文献3】"A Low-Leakage SCR Design Using Trigger-PMOS Modulations for ESD Protection", EOS/ESD Symposium 07-376.

【発明の概要】

【発明が解決しようとする課題】

【0009】

図１の静電保護回路の構成の一つの問題は、保護されるべき内部回路その他の付属回路／付属素子の構成によっては、ＰＭＯＳトランジスタＰ１が低電圧動作しにくくなる点である。例えば、図２Ａに示されているように、信号線１０５に接続される内部回路として出力回路が使用され、当該出力回路のプルアップトランジスタとしてＰＭＯＳトランジスタＰ１１が使用されている場合を考える。この場合、信号パッド１０２の電位が正であるようなＥＳＤサージが印加されると、ＰＭＯＳトランジスタＰ１１のドレインのＰ型拡散層とバックゲートのＮウェルによって信号線１０５と電源線１０４の間に形成される寄生ダイオードＤ１１が順方向にバイアスされる（図２Ｂ参照）。このため、寄生ダイオードＤ１１を通過する充電経路が形成され、電源線１０４が速やかに充電されてしまう。電源線１０４が充電されると、電源線１０４の電位が信号線１０５の電位に追随して上昇してしまい、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧が増大しなくなってしまう。この結果、図２Ａの回路構成では、信号線１０５と電源線１０４の間の電圧が寄生ダイオードＤ１１の順方向バイアス電圧Ｖｆ＿Ｄ１１の電圧、すなわち、０．６Ｖ〜１．１Ｖ程度の電圧と小さくなってしまう。

【0010】

一方で、ＰＭＯＳトランジスタＰ１が動作するためには、ＰＭＯＳトランジスタＰ１のソース−ゲート電圧が閾値電圧Ｖｔ＿Ｐ１を超えなければならない。ＰＭＯＳトランジスタＰ１のソース−ゲート電圧Ｖｇｓは、サイリスタ１０７に内蔵されるＰＮＰトランジスタＱ１のベース−エミッタ間電圧Ｖｂｅを用いて：
Ｖｇｓ＝Ｖｆ＿Ｄ１１−Ｖｂｅ， ・・・（１）
と表すことができるから、ＰＭＯＳトランジスタＰ１を動作させるためには、下記の条件が成立する必要がある：
Ｖｆ＿Ｄ１１−Ｖｂｅ＞Ｖｔ＿Ｐ１． ・・・（２）
ここで、Ｖｆ＿Ｄ１１、Ｖｂｅは、いずれも、ＰＮ接合の順方向バイアス電圧であるから、ともに０．６Ｖ程度になる。即ち、動作条件によっては、式（２）の条件が成立しなくなり、サイリスタ１０７が放電動作を行わないという事態が発生しうる。仮に寄生ダイオードＤ１１に大きな電流が流れて、式（２）の条件を満足したとしても、ＰＭＯＳトランジスタＰ１のソース−ゲート電圧Ｖｇｓと閾値電圧Ｖｔ＿Ｐ１の差が小さくなり、ＰＭＯＳトランジスタＰ１を流れる電流、即ちトリガ電流が小さくなる場合がある。サイリスタ１０７に供給されるトリガ電流が小さくなると、サイリスタ１０７が動作せずに破壊されたり、また、内部回路１０８に電圧ストレスが印加されて破壊されたりする恐れがある。

【0011】

また、図３に示されているように、信号線１０５と電源線１０４の間に静電保護ダイオードＤ１２が設けられている場合も同様である。この場合も、信号パッド１０２の電位が正であるようなＥＳＤサージが印加されると、静電保護ダイオードＤ１２が順方向にバイアスされる。このため、静電保護ダイオードＤ１２を通過する充電経路が形成され、電源線１０４が速やかに充電されてしまう。電源線１０４が充電されると、電源線１０４の電位が信号線１０５の電位に追随して上昇してしまい、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧が増大しなくなってしまう。これは、ＰＭＯＳトランジスタＰ１が動作しなかったり、又はトリガ電流が減少したりするため好ましくない。

【課題を解決するための手段】

【0012】

本発明の一実施形態では、半導体装置が、電源線と、接地線と、信号を伝送する信号線と、前記信号線に接続された信号パッドと、前記信号線と前記接地線との間に設けられた保護素子と、前記保護素子にトリガ電流を流すためのトリガ回路とを具備する。前記トリガ回路は、ゲート及びバックゲートが前記電源線に接続され、ソースが前記保護素子に接続されたＰＭＯＳトランジスタと、前記ＰＭＯＳトランジスタを流れる第１電流に応答して前記第１電流が増幅された第２電流を生成する増幅回路部とを備えている。前記トリガ電流が、前記第２電流を含んでいる。

【発明の効果】

【0013】

本発明によれば、信号線から電源線に放電電流の一部が流入する場合にも低電圧で動作可能な静電保護回路が提供される。

【図面の簡単な説明】

【0014】

【図1】従来の静電保護回路の構成を示す回路図である。

【図2A】従来の静電保護回路の問題を説明するための回路図である。

【図2B】従来の静電保護回路におけるＰＭＯＳトランジスタの構造を示す断面図である。

【図3】従来の静電保護回路の問題を説明するための回路図である。

【図4】本発明の第１の実施形態における半導体装置の構成を示す回路図である。

【図5】本発明の第２の実施形態における半導体装置の構成を示す回路図である。

【図6】従来の静電保護回路、並びに、第１及び第２の実施形態の静電保護回路におけるトリガ電流の波形を示すグラフである。

【図7】第２の実施形態の静電保護回路に流れる各電流の波形を示すグラフである。

【図8】第１の実施形態における半導体装置の構成の変形例を示す回路図である。

【図9】第２の実施形態における半導体装置の構成の変形例を示す回路図である。

【発明を実施するための形態】

【0015】

（第１の実施形態）
図４は、本発明の第１の実施形態の半導体装置の構成、特に、当該半導体装置に集積化された静電保護回路の構成を示す回路図である。本実施形態では、半導体装置が、ＶＤＤパッド１と、信号パッド２と、ＶＳＳパッド３と、電源線４と、信号線５と、接地線６と、サイリスタ７と、トリガ回路８とを備えている。ＶＤＤパッド１、ＶＳＳパッド３は、それぞれ、電源線４、接地線６に接続されており、信号パッド２は、信号線５に接続されている。信号線５は、信号を伝送する線であり、信号パッド２は、その信号を入力及び／又は出力する為の外部接続パッドである。信号線５には、内部回路が接続される。図４には、その内部回路の出力回路９のＰＭＯＳトランジスタＰ１０が図示されている。ＰＭＯＳトランジスタＰ１０は、ゲートに供給された信号に応答して信号線５をプルアップするプルアップトランジスタであり、ドレインが信号線５に、ソース及びバックゲートが電源線４に接続されている。

【0016】

本実施形態では、静電保護回路がサイリスタ７とトリガ回路８とを備えて構成されている。サイリスタ７は、信号パッド２に正極性のＥＳＤサージが印加されたときに電荷を放電する保護素子として機能する。サイリスタ７は、アノードが信号線５に接続され、カソードが接地線６に接続されている。図４では、サイリスタ７が、ＰＮＰトランジスタＱ１とＮＰＮトランジスタＱ２と、Ｐウェル抵抗Ｒ_ＰＷ、Ｎウェル抵抗Ｒ_ＮＷとを含んでいるとして等価的に表現されている。

【0017】

トリガ回路８は、サイリスタ７をターンオンさせるためのトリガ電流を発生する回路である。本実施形態では、トリガ回路８は、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１と、抵抗素子Ｒ１とを備えている。ＰＭＯＳトランジスタＰ１は、そのソースがサイリスタ７のゲートに接続され、ドレインがノードＴ１に接続され、ゲートとバックゲートが電源線４に接続されている。ＮＭＯＳトランジスタＮ１は、そのドレインがサイリスタ７のゲートに接続され、ソースとバックゲートが接地線６に接続され、ゲートがノードＴ１に接続されている。抵抗素子Ｒ１は、ノードＴ１と接地線６の間に接続される。

【0018】

以下では、本実施形態の半導体装置の動作について説明する。上述のように、電源線４と信号線５の間にＰＭＯＳトランジスタＰ１０が接続されていると、ＥＳＤサージが信号パッド２に印加された場合に寄生ダイオードＤ１によって電源線４の電位が信号線５の電位と共に上昇してしまう。本実施形態の半導体装置は、このような場合でもＥＳＤサージを放電する動作が正しく行われる。

【0019】

具体的には、本実施形態では、トリガ回路８がＰＭＯＳトランジスタＰ１を流れる電流Ｉ１を増幅した電流がＮＭＯＳトランジスタＮ１を流れるように構成されており、ＮＭＯＳトランジスタＮ１を流れる電流がトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}として使用される。これにより、ＰＭＯＳトランジスタＰ１のソース−ゲート電圧が小さいために電流Ｉ１が小さくても大きなトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を発生させ、サイリスタ７を動作させることができる。詳細には、本実施形態では、トリガ回路８がＮＭＯＳトランジスタＮ１と抵抗素子Ｒ１とで構成された増幅回路部を備えており、この増幅回路部によってＰＭＯＳトランジスタＰ１を流れる電流Ｉ１が増幅される。ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１の増幅は、ＮＭＯＳトランジスタＮ１のゲート−ソース間に接続された抵抗素子Ｒ１に電流Ｉ１を流すことによって行われる。抵抗素子Ｒ１の抵抗値を適切に調節することにより、電流Ｉ１が流れた場合のＮＭＯＳトランジスタＮ１のソース−ゲート電圧を充分に大きくすることができる。

【0020】

ここで、本実施形態では、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが通常のＭＯＳ動作によってトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を生成しており、寄生バイポーラ動作がトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}の生成に関与していないことに留意されたい。これは、低電圧動作を実現する為に有効である。

【0021】

以下では、本実施形態の半導体装置の動作の例を詳細に説明する。
信号パッド２にＥＳＤサージが印加されると信号線５の電位が電源線４の電位よりも高くなり、ＰＭＯＳトランジスタＰ１のソース電位がゲート電位よりも高くなる。これにより、ＰＭＯＳトランジスタＰ１が動作を開始して、ＰＭＯＳトランジスタＰ１に電流Ｉ１が流れる。ただし、ＰＭＯＳトランジスタＰ１０の寄生ダイオードＤ１を介して電源容量Ｃｘが速やかに充電される為、ＰＭＯＳトランジスタＰ１の電流Ｉ１は余り大きくならない。電流Ｉ１は、サイリスタ７のトリガ電流としては不充分である。

【0022】

ここで、ＰＭＯＳトランジスタＰ１に発生する電流Ｉ１は抵抗素子Ｒ１に流れるので、ノードＴ１の電位、即ち、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧が上昇する。ここで、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧Ｖｇｓ＿Ｎ１は、
Ｖｇｓ＿Ｎ１＝Ｉ１・Ｒ１， ・・・（３）
となる。

【0023】

電流Ｉ１が流れてノードＴ１の電位がＮＭＯＳトランジスタＮ１の閾値電圧よりも高くなると、ＮＭＯＳトランジスタＮ１が動作してトリガ電圧Ｉ_{ｔｒｉｇｇｅｒ}が流れる。ノードＴ１の電位は、Ｉ１・Ｒ１であるから、抵抗素子Ｒ１の抵抗値を適切に設定することにより、電流Ｉ１が発生したときのノードＴ１の電位をＮＭＯＳトランジスタＮ１の閾値電圧よりも高くすることができ、また、トリガ電圧Ｉ_{ｔｒｉｇｇｅｒ}の電流量を調節することができる。例えば、ＰＭＯＳトランジスタＰ１に発生する電流Ｉ１が１ｍＡである場合、抵抗素子Ｒ１の抵抗値を１ｋΩに設定すれば、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧Ｖｇｓ＿Ｎ１は１Ｖ（＝１ｍＡ×１ｋΩ）になる。このソース−ゲート間電圧Ｖｇｓ＿Ｎ１は、閾値電圧（例えば、０．３〜０．６Ｖ）を超えていると共に、大きなトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を発生するのに充分な大きさである。

【0024】

加えて、本実施形態では、通常動作時も信号線５から接地線６に流れるリーク電流が小さい。サイリスタ７のアノード−ゲート間のｐｎ接合（ＰＮＰトランジスタＱ１のエミッタ−ベース接合）の電圧降下により、通常動作時には、常に、ＰＭＯＳトランジスタＰ１のソースがバックゲート及びゲートの電位よりも低い電位に維持される。ここで、通常動作時には、ＰＭＯＳトランジスタＰ１のバックゲート及びゲートは電源電圧レベルＶＤＤに維持されることに留意されたい。ＰＭＯＳトランジスタＰ１のソースがバックゲート及びゲートの電位よりも低い電位に維持されるため、ＰＭＯＳトランジスタＰ１はオフに維持される。すると、電流Ｉ１は流れない為、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧がゼロになり、ＮＭＯＳトランジスタＮ１もオフに維持される。従って、本実施形態の構成によれば、通常動作時も信号線５から接地線６に流れるリーク電流を小さくすることができる。

【0025】

以上に説明されているように、本実施形態の半導体装置では、信号線５から電源線４に電流が流れる経路が存在するために電源線４と信号線５との電位差が発生しにくい場合にも、大きなトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を発生してサイリスタ７に流すことができる。また、この場合でも、低電圧動作が可能であり、更に、通常動作時において信号線５から接地線６に流れるリーク電流を小さくすることができる。

【0026】

（第２の実施形態）
図５は、本発明の第２の実施形態における半導体装置の構成を示す回路図である。本実施形態では、第１の実施形態と異なる構成のトリガ回路８Ａが使用される。詳細には、第２の実施形態では、トリガ回路８Ａに、ＮＭＯＳトランジスタＮ２と抵抗素子Ｒ２が追加される。ＮＭＯＳトランジスタＮ２は、そのドレインがノードＴ２に接続されており、ゲートがノードＴ１に接続されており、ソースが接地線６に接続されている。抵抗素子Ｒ２は、ノードＴ２と電源線４の間に接続されている。ＮＭＯＳトランジスタＮ２は、ノードＴ１の電位に応答してノードＴ２から接地線６に電流が流れる経路を提供するスイッチ素子として機能する。

【0027】

ＮＭＯＳトランジスタＮ２と抵抗素子Ｒ２が追加されたトリガ回路８Ａは、第１の実施形態のトリガ回路８よりも、更に多くのトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を供給することができる。以下、第２の実施形態のトリガ回路８Ａの動作について詳細に説明する。

【0028】

信号パッド２にＥＳＤサージが印加されると信号線５の電位が電源線４の電位よりも高くなり、ＰＭＯＳトランジスタＰ１のソース電位がゲート電位よりも高くなる。これにより、ＰＭＯＳトランジスタＰ１が動作を開始して、ＰＭＯＳトランジスタＰ１に電流Ｉ１が流れる。ＰＭＯＳトランジスタＰ１に発生する電流Ｉ１は抵抗素子Ｒ１に流れるので、ノードＴ１の電位が上昇する。ノードＴ１の電位が上昇すると、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧が上昇してＮＭＯＳトランジスタＮ１がオン状態になる。以上の動作は、第１の実施形態と同様である。

【0029】

加えて、ノードＴ１の電位が上昇すると、ＮＭＯＳトランジスタＮ２のソース−ゲート間電圧が上昇する。すると、ＮＭＯＳトランジスタＮ２がオン状態になり、信号パッド２に印加されたＥＳＤサージの放電電流の一部、即ち、電流Ｉ２が、ＰＭＯＳトランジスタＰ１０の寄生ダイオードＤ１、及び、ＮＭＯＳトランジスタＮ２を介して接地線６に流れる。ここで、ＮＭＯＳトランジスタＮ２も、通常のＭＯＳ動作を行い、寄生バイポーラ動作を行わないことに留意されたい。電流Ｉ２が流れると、抵抗素子Ｒ２の電圧降下によってＰＭＯＳトランジスタＰ１のソース−ゲート間電圧が増大する。このとき、ＰＭＯＳトランジスタＰ１のソース−ゲート間電圧Ｖｇｓ＿Ｐ１は、
Ｖｇｓ＿Ｐ１＝Ｖｆ＿Ｄ１１−Ｖｂｅ＋Ｉ２・Ｒ２， ・・・（４）
となる。したがって、電流Ｉ２が流れると、
Ｖｇｓ＿Ｐ１＝Ｖｆ＿Ｄ１１−Ｖｂｅ＋Ｉ２・Ｒ２＞Ｖｔ＿Ｐ１， ・・・（５）
が成立しやすくなる。ここで、Ｖｔ＿Ｐ１とは、ＰＭＯＳトランジスタＰ１の閾値電圧である。このように、電流Ｉ２が流れることによってＰＭＯＳトランジスタＰ１のソース−ゲート間電圧Ｖｇｓと閾値電圧Ｖｔ＿Ｐ１の差が大きくなり、ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１を増大させることができる。この効果により、ＮＭＯＳトランジスタＮ１のソース−ゲート間電圧Ｖｇｓ＿Ｎ１が更に増大され、より多くのトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を供給することができる。これは、サイリスタ７の低電圧・高速動作を可能にする。

【0030】

設計によっては、トリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を増大させるのではなく、抵抗素子Ｒ１の抵抗値を小さくすることも可能である。第２の実施形態では、ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１が増大するので、抵抗素子Ｒ１の抵抗値を小さくしても、同等のトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}を得ることができる。抵抗素子Ｒ１の抵抗値を小さくすることは、回路面積の縮小に有効である上、通常動作時に高速パルスによってノードＴ１の電位が持ち上がることによってサイリスタ７が誤動作することを防ぐことができる点で好ましい。

【0031】

以下では、第１及び第２の実施形態の半導体装置の動作のシミュレーション結果について説明する。図６は、図１に図示されている従来の静電保護回路と、図４及び図５に図示されている第１及び第２の実施形態の静電保護回路において発生されるトリガ電流の大きさをシミュレーションによって算出した結果を示すグラフである。ここで、記号“Ａ”は、従来の静電保護回路におけるトリガ電流の波形を示しており、記号“Ｂ”、“Ｃ”は、それぞれ、第１及び第２の実施形態の静電保護回路におけるトリガ電流の波形を示している。図６から理解されるように、第１及び第２の実施形態の静電保護回路では、従来の静電保護回路と較べてトリガ電流量が大幅に増える。ＰＭＯＳトランジスタＰ１へのバイアスを強化した第２の実施形態の静電保護回路では、第１の実施形態の静電保護回路と較べて更にトリガ電流を増大することができる。

【0032】

図７は、第２の実施形態の静電保護回路の動作の例を示すグラフであり、具体的には、（１）ＰＭＯＳトランジスタＰ１を流れる電流Ｉ１
（２）ＮＭＯＳトランジスタＮ２を流れる電流Ｉ２
（３）トリガ電流Ｉ_{ｔｒｉｇｇｅｒ}（ＮＭＯＳトランジスタＮ１を流れる電流）
の波形を示している。

【0033】

図７に図示されているように、まず、ＰＭＯＳトランジスタＰ１に電流Ｉ１が流れる。続いて、抵抗素子Ｒ１を電流Ｉ１が流れることによってＮＭＯＳトランジスタＮ１のゲート−ソース間電圧が閾値電圧以上になると、ＮＭＯＳトランジスタＮ１が（寄生バイポーラ動作ではなく）ＭＯＳ動作を開始し、大きなトリガ電流Ｉ_{ｔｒｉｇｇｅｒ}が流れる。このとき、並行してＮＭＯＳトランジスタＮ２のゲート−ソース間電圧が増大して電流Ｉ２が流れと、ＰＭＯＳトランジスタＰ１のゲート−ソース間電圧が増大して電流Ｉ１が増大し、これにより、トリガ電流Ｉ_{ｔｒｉｇｇｅｒ}が増大される。図７の動作においては、電流Ｉ１が２０ｍＡに達する一方、トリガ電流Ｉ_{ｔｒｉｇｇｅｒ}は５０ｍＡを超過している。

【0034】

なお、以上には、本発明の様々な実施形態が説明されているが、本発明は、上述の実施形態に限定されるものではない。例えば、上述の実施形態では、信号線５にプルアップトランジスタとして使用されるＰＭＯＳトランジスタＰ１０が接続されている場合について説明をしたが、本発明は、ＥＳＤサージの印加時に信号線５から電源線４に放電電流の一部が流れ込むような構成、特に、信号線５と電源線４との間に寄生ダイオード又はダイオード素子が接続されている構成の回路一般に好適に使用される。例えば、図２Ａに示されているように、ＥＳＤ保護用のダイオードが信号線５と電源線４との間に接続されている場合にも本発明の適用は好適である。

【0035】

また、上述の実施形態では、静電保護回路の保護素子としてサイリスタ７が使用されているが、サイリスタ７の代わりに他の保護素子、例えば、ＰＮＰトランジスタが使用されてもよい。図８は、第１の実施形態の静電保護回路についてサイリスタ７をＰＮＰトランジスタ７Ａに置換した構成を示しており、図９は、第２の実施形態の静電保護回路についてサイリスタ７をＰＮＰトランジスタ７Ａに置換した構成を示している。図８、図９では、ＰＮＰトランジスタ７Ａのベース抵抗成分、コレクタ抵抗成分が、それぞれ、記号“Ｒ_Ｂ”、“Ｒ_Ｃ”と記載され、純粋にバイポーラトランジスタとして機能する素子が記号“Ｑ１”によって等価的に表されている。図８、図９に図示されているように、ＰＮＰトランジスタ７Ａは、そのエミッタが信号線５に接続され、コレクタが接地線６に接続され、ベースがトリガ回路８又は８Ａに接続される。

【符号の説明】

【0036】

１：ＶＤＤパッド
２：信号パッド
３：ＶＳＳパッド
４：電源線
５：信号線
６：接地線
７：サイリスタ
７Ａ：ＰＮＰトランジスタ
８、８Ａ：トリガ回路
９：出力回路
１０１：ＶＤＤパッド
１０２：信号パッド
１０３：ＶＳＳパッド
１０４：電源線
１０５：信号線
１０６：接地線
１０７：サイリスタ
Ｐ１、Ｐ１０、Ｐ１１：ＰＭＯＳトランジスタ
Ｎ１、Ｎ２：ＮＭＯＳトランジスタ
Ｄ１：ダイオード
Ｄ１１：寄生ダイオード
Ｄ１２：静電保護ダイオード

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】