特許 5749854 インダクタを有するインターポーザ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5749854

(24)【登録日】2015年5月22日

(45)【発行日】2015年7月15日

(54)【発明の名称】インダクタを有するインターポーザ

(51)【国際特許分類】

   H01L 25/04 20140101AFI20150625BHJP

   H01L 25/18 20060101ALI20150625BHJP

   H01L 23/12 20060101ALI20150625BHJP

【ＦＩ】

   H01L25/04 Z

   H01L23/12 B

【請求項の数】14

【全頁数】22

(21)【出願番号】特願2014-502574(P2014-502574)

(86)(22)【出願日】2012年2月22日

(65)【公表番号】特表2014-509793(P2014-509793A)

(43)【公表日】2014年4月21日

(86)【国際出願番号】US2012026061

(87)【国際公開番号】WO2012134666

(87)【国際公開日】20121004

【審査請求日】2014年12月5日

(31)【優先権主張番号】13/075,059

(32)【優先日】2011年3月29日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】591025439

【氏名又は名称】ザイリンクス インコーポレイテッド

【氏名又は名称原語表記】ＸＩＬＩＮＸ ＩＮＣＯＲＰＯＲＡＴＥＤ

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】ジェンキンス，マイケル・オー

(72)【発明者】

【氏名】カープ，ジェームズ

(72)【発明者】

【氏名】キレエフ，ワシリー

(72)【発明者】

【氏名】ウー，エフレム・シィ

【審査官】 金田 孝之

(56)【参考文献】

【文献】 国際公開第２０１０／０１４９８５（ＷＯ，Ａ１）

【文献】 特開２００９−１１７４５３（ＪＰ，Ａ）

【文献】 国際公開第２０１１／００１９９２（ＷＯ，Ａ１）

【文献】 特開２００６−１６５２８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２−２３／１５

Ｈ０１Ｌ ２３／３２

Ｈ０１Ｌ ２５／００−２５／１８

(57)【特許請求の範囲】

【請求項1】

マルチチップモジュールであって、
半導体ダイと、
前記半導体ダイに結合されるインターポーザと、
第１のインダクタとを備え、前記インターポーザは前記第１のインダクタを含み、さらに
前記第１のインダクタに直列に結合される第２のインダクタを備え、前記半導体ダイは前記第２のインダクタを含み、さらに
前記第１のインダクタおよび前記第２のインダクタに並列に結合されるコンデンサを備え、
前記コンデンサは第１のプレートおよび第２のプレートを有し、
前記半導体ダイは前記第１のプレートを含み、
前記インターポーザは前記第２のプレートを含み、
前記第１のインダクタおよび前記第２のインダクタはＴコイルネットワークの一部である、マルチチップモジュール。

【請求項2】

静電放電回路は、前記第１のインダクタと前記第２のインダクタとを相互接続するノードで結合される、請求項１に記載のマルチチップモジュール。

【請求項3】

前記インターポーザは前記静電放電回路を含む、請求項２に記載のマルチチップモジュール。

【請求項4】

前記半導体ダイは前記静電放電回路を含む、請求項２に記載のマルチチップモジュール。

【請求項5】

前記第１のプレートおよび前記第２のプレートは、前記マルチチップモジュールの動作の間、容量結合のために互いに対して位置決めされる、請求項１に記載のマルチチップモジュール。

【請求項6】

前記第１のプレートの底面は前記第２のプレートの頂面と実質的に同一表面にあり、
前記底面は前記半導体ダイの外面であり、
前記頂面は前記インターポーザの外面であり、
前記底面と前記頂面との間に間隙が規定され、
前記間隙は、前記半導体ダイを前記インターポーザからオフセットする内部インターコネクト構造によって少なくとも部分的に設けられる空気間隙である、請求項５に記載のマルチチップモジュール。

【請求項7】

前記半導体ダイは静電放電回路を含み、
前記静電放電回路は前記第１のインダクタと前記第２のインダクタとを相互接続するノードで結合される、請求項６に記載のマルチチップモジュール。

【請求項8】

マルチチップモジュールを形成する方法であって、
インターポーザを形成することと、
前記インターポーザ内に第１のインダクタを形成することと、
前記インターポーザに結合される半導体ダイを形成することと、
前記第１のインダクタに直列に結合される第２のインダクタを形成することとを備え、前記半導体ダイは前記第２のインダクタを含み、さらに
前記第１のインダクタおよび前記第２のインダクタに並列に結合されるコンデンサを形成することを備え、前記コンデンサは第１のプレートおよび第２のプレートを有し、前記半導体ダイは前記第１のプレートを含み、前記インターポーザは前記第２のプレートを含み、
前記第１のインダクタおよび前記第２のインダクタはＴコイルネットワークの一部である、方法。

【請求項9】

前記半導体ダイ内に静電放電回路を形成することと、
前記第１のインダクタと前記第２のインダクタとを相互接続するノードで前記静電放電回路を結合することとをさらに備える、請求項８に記載の方法。

【請求項10】

前記第１のインダクタと前記第２のインダクタとを相互接続するノードに静電放電回路を形成することをさらに備え、前記インターポーザは前記静電放電回路を含む、請求項８に記載の方法。

【請求項11】

マルチチップモジュールであって、
半導体ダイと、
前記半導体ダイに結合されるインターポーザと、
第１のインダクタとを備え、前記インターポーザは前記第１のインダクタを含み、さらに
前記第１のインダクタに直列に結合される第２のインダクタを備え、前記半導体ダイは前記第２のインダクタを含み、さらに
前記第１のインダクタおよび前記第２のインダクタに並列に結合されるコンデンサを備え、前記インターポーザは前記コンデンサを含み、
前記第１のインダクタおよび前記第２のインダクタはＴコイルネットワークの一部である、マルチチップモジュール。

【請求項12】

前記第１のインダクタと前記第２のインダクタとを相互接続するノードに結合された静電放電回路をさらに備える、請求項１１に記載のマルチチップモジュール。

【請求項13】

前記インターポーザは前記静電放電回路を含む、請求項１２に記載のマルチチップモジュール。

【請求項14】

前記半導体ダイは前記静電放電回路を含む、請求項１２に記載のマルチチップモジュール。

【発明の詳細な説明】

【技術分野】

【0001】

発明の分野
実施形態は集積回路デバイス（ＩＣ）に関する。より特定的には、実施形態は、インダクタを有するインターポーザを備えるマルチチップモジュールおよび／またはトランシーバに関する。

【背景技術】

【0002】

背景
ＩＣは段々と高速になっている。すなわち、ＩＣの動作の周波数が増大している。動作の周波数がより高くなると、リターンロスおよび／または周波数応答のような問題がより関連してくる。したがって、これらの問題の１つ以上に対処するＩＣを提供することが望ましくかつ有用である。

【発明の概要】

【課題を解決するための手段】

【0003】

要約
１つ以上の実施形態は、インダクタを有するインターポーザを備えるマルチチップモジュールおよび／またはトランシーバに一般的に関する。

【0004】

マルチチップモジュールの実施形態は、半導体ダイと、半導体ダイに結合されるインターポーザと、第１のインダクタとを備えることができ、インターポーザは、第１のインダクタと、第１のインダクタに直列に結合される第２のインダクタと、第１のインダクタおよび第２のインダクタに並列に結合されるコンデンサとを含む。

【0005】

いくつかの実施形態では、静電放電回路は第１のインダクタと第２のインダクタとを相互接続するノードで結合可能である。

【0006】

いくつかの実施形態では、インターポーザは静電放電回路を含むことができる。
いくつかの実施形態では、半導体ダイは静電放電回路を含むことができる。

【0007】

いくつかの実施形態では、インターポーザは第２のインダクタとコンデンサとを含むことができる。

【0008】

いくつかの実施形態では、半導体ダイは第２のインダクタを含むことができる。
いくつかの実施形態では、第１のインダクタおよび第２のインダクタはＴコイルネットワークの一部であることができる。

【0009】

いくつかの実施形態では、コンデンサは第１のプレートと第２のプレートとを有することができ、半導体ダイは第１のプレートを含むことができ、インターポーザは第２のプレートを含むことができ、第１のプレートおよび第２のプレートは、マルチチップモジュールの動作の間、容量結合のために互いに対して位置決め可能である。

【0010】

いくつかの実施形態では、第１のプレートの底面は、第２のプレートの頂面と実質的に同一表面にあることができ、底面は半導体ダイの外面であることができ、頂面はインターポーザの外面であることができ、底面と頂面との間に間隙を規定することができ、間隙は、半導体ダイをインターポーザからオフセットする内部インターコネクト構造によって少なくとも部分的に設けられる空気間隙であることができる。

【0011】

いくつかの実施形態では、半導体ダイは静電放電回路を含むことができ、静電放電回路は第１のインダクタと第２のインダクタとを相互接続するノードで結合可能である。

【0012】

マルチチップモジュールを形成する方法の実施形態は、インターポーザを形成することと、インターポーザ内に第１のインダクタを形成することと、第１のインダクタに直列に結合される第２のインダクタを形成することと、第１のインダクタおよび第２のインダクタに並列に結合されるコンデンサを形成することとを備えることができる。

【0013】

いくつかの実施形態では、方法の実施形態は、さらに、インターポーザに結合される半導体ダイを形成することを備えることができ、半導体ダイは第２のインダクタを含み、コンデンサは第１のプレートと第２のプレートとを有し、半導体ダイは第１のプレートを含み、インターポーザは第２のプレートを含む。

【0014】

いくつかの実施形態では、方法の実施形態は、さらに、半導体ダイ内に静電放電回路を形成することと、第１のインダクタと第２のインダクタとを相互接続するノードで静電放電回路を結合することとを備えることができる。

【0015】

いくつかの実施形態では、インターポーザは第２のインダクタとコンデンサとを含むことができる。

【0016】

いくつかの実施形態では、方法の実施形態は、さらに、第１のインダクタと第２のインダクタとを相互接続するノードに静電放電回路を形成することを備えることができ、インターポーザは静電放電回路を含む。

【0017】

マルチチップモジュールの別の実施形態は、半導体ダイと、導電層、誘電層、および基板を有するインターポーザと、半導体ダイをインターポーザに結合する複数の内部インターコネクト構造と、インターポーザを外部デバイスに結合するためのものである複数の外部インターコネクト構造と、インターポーザの導電層のうち１つ以上の少なくとも一部を備える第１のインダクタと、複数の内部インターコネクト構造のうちのある内部インターコネクト構造に結合される第１のインダクタの第１の端と、複数の外部インターコネクト構造のうちのある外部インターコネクト構造に結合される第１のインダクタの第２の端とを備えることができる。

【0018】

いくつかの実施形態では、マルチチップモジュールの実施形態は、さらに、第１のインダクタに直列に結合される第２のインダクタを備えることができ、第１のインダクタおよび第２のインダクタは、マルチチップモジュールの動作の間、誘導結合のために互いに対して位置決めされる。

【0019】

いくつかの実施形態では、静電放電回路は第１のインダクタと第２のインダクタとを直列に相互接続するノードで結合可能である。

【0020】

いくつかの実施形態では、インターポーザは静電放電回路を含むことができる。
いくつかの実施形態では、半導体ダイは静電放電回路を含むことができる。

【0021】

いくつかの実施形態では、インターポーザは第１のインダクタと第２のインダクタとの両者を含むことができる。

【0022】

いくつかの実施形態では、インターポーザは第１のインダクタを含むことができ、半導体ダイは第２のインダクタを含むことができる。

【0023】

いくつかの実施形態では、第１のインダクタおよび第２のインダクタはＴコイルネットワークの一部であることができ、Ｔコイルネットワークは、第１のインダクタおよび第２のインダクタによって形成される直列に並列に結合されるコンデンサを含むことができる。

【0024】

いくつかの実施形態では、コンデンサは第１のプレートと第２のプレートとを有することができ、半導体ダイは第１のプレートを含むことができ、インターポーザは第２のプレートを含むことができ、第１のプレートおよび第２のプレートは、マルチチップモジュールの動作の間、容量結合のために互いに対して位置決め可能である。

【0025】

いくつかの実施形態では、第１のプレートの底面は、第２のプレートの頂面と実質的に同一表面にあることができ、底面は半導体ダイの外面であることができ、頂面はインターポーザの外面であることができ、底面と頂面との間に間隙を規定することができ、間隙は、半導体ダイをインターポーザからオフセットする内部インターコネクト構造によって少なくとも部分的に設けられる空気間隙であることができる。

【0026】

いくつかの実施形態では、半導体ダイは静電放電回路を含むことができ、静電放電回路は第１のインダクタと第２のインダクタとを直列に相互接続するノードで結合可能である。

【0027】

いくつかの実施形態では、マルチチップモジュールの実施形態は、さらに、ノードに接続される半導体ダイのドライバ回路をさらに備えることができ、ドライバ回路は、入力ドライバ、出力ドライバ、および入力／出力ドライバからなる群から選択され、さらに、第２のインダクタの第１の端に接続される半導体ダイの終端回路と、第２のインダクタの第１の端に接続される第１のプレートと、ノードに接続される第２のインダクタの第２の端とを備えることができる。

【0028】

いくつかの実施形態では、第２のインダクタは半導体ダイのドライバ回路に結合可能であり、ドライバ回路は、入力ドライバ、出力ドライバ、および入力／出力ドライバからなる群から選択可能である。

【0029】

いくつかの実施形態では、第１のインダクタは半導体ダイのドライバ回路に結合可能であり、ドライバ回路は、入力ドライバ、出力ドライバ、および入力／出力ドライバからなる群から選択可能である。

【0030】

マルチチップモジュールのまた別の実施形態は、第１のインダクタおよびコンデンサの第１のプレートを有するインターポーザと、第２のインダクタおよびコンデンサの第２のプレートを有する半導体ダイとを備えることができ、インターポーザと半導体ダイとは、第１のインダクタと第２のインダクタとを直列に結合するために互いに相互接続され、インターポーザおよび半導体ダイは、Ｔコイルネットワークの動作の間、第１のインダクタと第２のインダクタとの間の誘導結合のためおよび第１のプレートと第２のプレートとの間の容量結合のために互いに対して位置決めされる。

【0031】

いくつかの実施形態では、第１のプレートおよび第２のプレートの各々の表面は、半導体ダイとインターポーザとの間のオフセットと関連付けられるそれらの間の空気間隙を規定することができ、第１のプレート、第２のプレート、および空気間隙は、第１のインダクタおよび第２のインダクタによって形成される直列に並列に結合されるコンデンサを設けることができる。

【0032】

いくつかの実施形態では、半導体ダイは静電放電回路を含むことができ、静電放電回路は第１のインダクタと第２のインダクタとの間に位置するノードに結合可能である。

【0033】

トランシーバの実施形態は、直列に結合される第１のインダクタおよび第２のインダクタを含むＴコイルネットワークと、第１のインダクタおよび第２のインダクタによって形成される直列に並列に結合されるコンデンサと、第１のインダクタを含むインターポーザと、第２のインダクタを含む半導体ダイとを備えることができ、インターポーザおよび半導体ダイは互いに相互接続され、第１のインダクタおよび第２のインダクタは、トランシーバの動作の間、誘導結合のために互いに対して位置決めされる。

【0034】

いくつかの実施形態では、インターポーザはコンデンサの第１のプレートを有することができ、半導体ダイはコンデンサの第２のプレートを有することができ、インターポーザおよび半導体ダイは、第１のプレートおよび第２のプレートが互いから分離されかつ動作の間互いに容量結合されるように相互接続可能である。

【0035】

いくつかの実施形態では、第１のインダクタと第２のインダクタとの間に位置するノードは、トランシーバのドライバトランジスタのゲートに接続可能である。

【0036】

添付の図面は例示的な実施形態を示す。しかしながら、示す実施形態に発明を限定するように添付図面をとらえるべきではなく、それらは説明および理解のためのみのものである。

【図面の簡単な説明】

【0037】

【図1】列状のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）アーキテクチャの例示的な実施形態を示す簡略化ブロック図である。

【図2】マルチチップモジュールの例示的な実施形態を示す側面図である。

【図3】インターポーザの例示的な実施形態を示す、図２の側面図の一部の拡大図である。

【図4】インターポーザの例示的な実施形態を示す、図２の側面図の一部の拡大図である。

【図5】インダクタを備えるインターポーザを有するマルチチップモジュールの例示的な実施形態を示す断面図である。

【図6】Ｔコイルネットワークを有するマルチチップモジュールの例示的な実施形態を示す断面図である。

【図7】半導体ダイの上およびインターポーザの上に部分的に形成されるＴコイルネットワークを各々が有するマルチチップモジュールの例示的な実施形態を示す断面図である。

【図8】半導体ダイの上およびインターポーザの上に部分的に形成されるＴコイルネットワークを各々が有するマルチチップモジュールの例示的な実施形態を示す断面図である。

【図9】Ｔコイルネットワークを有するマルチチップモジュールの入力ドライバ経路の例示的な実施形態を示すブロック／回路図である。

【図10】Ｔコイルネットワークを有するマルチチップモジュールの出力ドライバ経路の例示的な実施形態を示すブロック／回路図である。

【図11】Ｔコイルネットワークを有するマルチチップモジュールの入力／出力ドライバ経路の例示的な実施形態を示すブロック／回路図である。

【図12】誘導性ネットワークを有するマルチチップモジュールの入力、出力、または入力／出力経路のうちいずれかの例示的な実施形態を示すブロック／回路図である。

【図13】誘導性ネットワークを有するマルチチップモジュールの入力、出力、または入力／出力経路のうちいずれかの例示的な実施形態を示すブロック／回路図である。

【図14】Ｔコイルネットワークを有する差動トランシーバの例示的な実施形態を示すブロック／回路図である。

【図15】Ｔコイルネットワークを形成するためのプロセスフローの例示的な実施形態を示すフロー図である。

【図16】トランシーバの周波数応答を向上させるためのプロセスフローの例示的な実施形態を示すフロー図である。

【発明を実施するための形態】

【0038】

詳細な説明
以下の説明では、具体的な実施形態のより完全な説明を与えるために、数多くの具体的な詳細を述べる。しかしながら、当業者には、以下に与える具体的な詳細のすべてがなくても発明を実施し得ることが明らかであるべきである。他の事例では、発明を曖昧にしないために周知の特徴を詳細に説明していない。図示の容易のため、同じ項目を指すのに異なる図で同じ参照符号を用いているが、代替的な実施形態では項目が異なることがある。

【0039】

いくつかの図で図示する例示的な実施形態を説明する前に、たとえば単一のインダクタ、複数のインダクタ、またはＴコイルを限定なく含む誘導性ネットワークを用いてＩＣの回路構成のリターンロスおよび／または周波数応答を向上させてもよい。しかしながら、半導体ダイの中に誘導性ネットワークを置くと、そのような半導体ダイの回路構成の動作と関連の問題を生じることがある。そのため、１つの実施形態では、そのような誘導性ネットワークのすべてまたは一部をマルチチップモジュールのインターポーザまたは担体の上に位置させることがある。さらに、別の実施形態では、半導体基板などの基板の上方および下方の両方に導電層が形成されるインターポーザについては、誘導性ネットワークは、そのような誘導性ネットワークがそのような半導体ダイの回路構成の動作との干渉を生じる可能性を低減するために、半導体ダイからさらに遠くに離して位置されることがある。インダクタは、２０１０年２月３日に出願され、出願番号１２／６９９，７３４を割当てられた、Nui Chong他による“EMBEDDED INDUCTOR”と題された同時係属中の特許出願にさらに詳細に記載のように形成されることがある。

【0040】

誘導性ネットワークを有するインターポーザは、インターポーザに固有の容量性負荷を相殺するまたは低減する能力を有することがある。そのようなインターポーザに固有の容量性負荷は、基板貫通またはシリコン貫通ビア（ＴＳＶ）、インターポーザの配線、またはたとえばマイクロバンプなどのダイ−インターポーザ相互接続のうち１つ以上に関することがある。インターポーザの容量性負荷のそのような低減または相殺は、並直列変換器−直並列変換器（ＳＥＲＤＥＳ）の使用のためなど、高速動作のために有用であることがある。

【0041】

以上の一般的な理解を念頭に置いて、マルチチップモジュールのためのいくつかの実施形態を以下に一般的に説明する。マルチチップモジュールの実施形態では、インダクタは、入力、出力、または入力／出力ピンとともに用いるためなどの、インターポーザの１つ以上の導電層を用いて形成される。別の実施形態では、Ｔコイルネットワークが形成され、そのようなネットワークの一部は半導体ダイの上に位置し、そのようなネットワークの別の一部はインターポーザの上に位置する。そのようなＴコイルネットワークのコンデンサは、半導体ダイ上の１つのプレートとインターポーザ上の別のプレートとを、その間に間隙をおいて有する。これはピンまたはインターコネクトを用いる必要を回避する。すなわち、入力、出力、または入力／出力に既に割当てられている単一のインターコネクトを用いてもよい。このように、そのようなＴコイルネットワークの使用によって消費し得るインターコネクトオーバーヘッドはない。また別の実施形態では、Ｔコイルネットワークをトランシーバの一部として実現する。

【0042】

上述の実施形態のうち１つ以上は特定の種類のＩＣを用いて例示されるため、そのようなＩＣの詳細な説明を以下に与える。しかしながら、他の種類のＩＣが本明細書中に記載の実施形態のうち１つ以上から恩恵を受けることがあることを理解すべきである。

【0043】

プログラマブルロジックデバイス（ＰＬＤ）は、特定された論理機能を実行するようにプログラム可能な周知の種類の集積回路である。ＰＬＤの一種であるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）は典型的に、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入力／出力ブロック（ＩＯＢ）、コンフィギュラブルロジックブロック（ＣＬＢ）、専用ランダムアクセスメモリブロック（ＢＲＡＭ）、乗算器、デジタル信号処理ブロック（ＤＳＰ）、プロセッサ、クロックマネージャ、遅延ロックループ（ＤＬＬ）などを含み得る。本明細書中で用いるように、「含む」および「含んでいる」は、限定されるのではなく、含むことを意味する。

【0044】

各々のプログラマブルタイルは典型的に、プログラマブルインターコネクトおよびプログラマブルロジックの両者を含む。プログラマブルインターコネクトは典型的に、プログラマブルインターコネクトポイント（ＰＩＰ）によって相互接続された異なる長さの多数のインターコネクト配線を含む。プログラマブルロジックは、たとえば、関数生成器、レジスタ、算術論理などを含み得るプログラマブル素子を用いてユーザ設計のロジックを実現する。

【0045】

プログラマブルインターコネクトおよびプログラマブルロジックは典型的に、プログラマブル素子がどのように構成されるかを規定する内部構成メモリセルにコンフィギュレーションデータのストリームをロードすることによってプログラムされる。コンフィギュレーションデータは外部デバイスによりメモリから（たとえば外部ＰＲＯＭから）読み出されたりＦＰＧＡに書き込まれたりし得る。そうして、個別のメモリセルの集合的な状態がＦＰＧＡの機能を決める。

【0046】

別の種類のＰＬＤはコンプレックスプログラマブルロジックデバイスまたはＣＰＬＤである。ＣＰＬＤは、共に接続されるとともに、インターコネクトスイッチマトリックスによって入力／出力（Ｉ／Ｏ）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各々の機能ブロックは、プログラマブルロジックアレイ（ＰＬＡ）およびプログラマブルアレイロジック（ＰＡＬ）デバイスで用いられるものと同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤにおいて、コンフィギュレーションデータは典型的に不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、コンフィギュレーションデータは不揮発性メモリ内のチップ上に記憶され、次に初期コンフィギュレーション（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

【0047】

これらのプログラマブルロジックデバイス（ＰＬＤ）のすべてについて、デバイスの機能性は、その目的のためにデバイスに与えられるデータビットによって制御される。データビットは、揮発性メモリ（たとえばＦＰＧＡおよびいくつかのＣＰＬＤのようなスタティックメモリセル）、不揮発性メモリ（たとえばいくつかのＣＰＬＤにおけるようなＦＬＡＳＨメモリ）、またはいずれの他の種類のメモリセルにも記憶可能である。

【0048】

他のＰＬＤは、デバイス上のさまざまな素子をプログラマブルに相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤはマスクプログラマブルデバイスとして公知である。ＰＬＤは、たとえば、ヒューズまたはアンチヒューズ技術を用いる他のやり方で実現することもできる。「ＰＬＤ」および「プログラマブルロジックデバイス」という用語はこれらの例示的なデバイスを含むがこれらに限定されるものではなく、部分的にしかプログラマブルでないデバイスも包含する。たとえば、１つの種類のＰＬＤは、ハードコードされたトランジスタロジックとハードコードされたトランジスタロジックをプログラマブルに相互接続するプログラマブルスイッチファブリックとの組合せを含む。

【0049】

以上注記したように、高度なＦＰＧＡは、アレイにいくつかの異なる種類のプログラマブルロジックブロックを含むことができる。たとえば、図１は、マルチギガビットトランシーバ（ＭＧＴ）１０１、コンフィギュラブルロジックブロック（ＣＬＢ）１０２、ランダムアクセスメモリブロック（ＢＲＡＭ）１０３、入力／出力ブロック（ＩＯＢ）１０４、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）１０５、デジタル信号処理ブロック（ＤＳＰ）１０６、専用入力／出力ブロック（Ｉ／Ｏ）１０７（たとえばコンフィギュレーションポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどの他のプログラマブルロジック１０８を含む多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１００を図示する。いくつかのＦＰＧＡは専用プロセッサブロック（ＰＲＯＣ）１１０も含む。

【0050】

いくつかのＦＰＧＡにおいて、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ）１１１を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子（ＩＮＴ）１１１は、図１の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。

【0051】

たとえば、ＣＬＢ１０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ）１１１と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ）１１２を含むことができる。ＢＲＡＭ１０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ）１１３を含むことができる。典型的に、タイルに含まれるインターコネクト素子の数はタイルの高さに依存する。図示される実施形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば４つ）を用いることも可能である。ＤＳＰタイル１０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブルインターコネクト素子１１１の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ）１１５の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子１１５に接続される実際のＩ／Ｏパッドは典型的に、入力／出力ロジック素子１１５の領域に閉じ込められていない。

【0052】

図示される実施形態では、（図１に示される）ダイの中央近くの水平方向領域がコンフィギュレーションロジック、クロックロジックおよび他の制御ロジックのために用いられる。この水平方向領域または列から延在する鉛直方向列１０９はＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。

【0053】

図１に図示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構成する規則的な列状構造を分断する付加的なロジックブロックを含む。付加的なロジックブロックはプログラマブルブロックおよび／または専用ロジックであり得る。たとえば、プロセッサブロック１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列に跨っている。

【0054】

図１は唯一の例示的なＦＰＧＡアーキテクチャを図示することを意図していることに注目されたい。たとえば、１行の中のロジックブロックの数、行の相対的な幅、行の数および順番、行に含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図１の上部に含まれるインターコネクト／ロジック実現例は純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢの１つよりも多くの隣接する行は典型的にＣＬＢが現れる場所であればどこでも含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体的なサイズと共に変化する。

【0055】

図２は、マルチチップモジュール２００の例示的な実施形態を示す側面図である。マルチチップモジュール２００は、複数の半導体ダイ２０１と、インターコネクト構造２０５と、インターポーザまたは担体２１０と、インターコネクト構造２０６とを含む。インターコネクト構造２０５は一般的にマルチチップモジュール２００の内部であり、インターコネクト構造２０６は一般的にマルチチップモジュール２００の外部である。したがって、限定のためではなく明瞭性の目的のために、インターコネクト構造２０５を一般的に内部インターコネクト構造２０５と称し、インターコネクト構造２０６を一般的に外部インターコネクト構造２０６と称する。外部インターコネクト構造２０６は、たとえば、マルチチップモジュール２００をプリント回路基板２４４に装着するためなど、インターポーザ２１０を外部デバイスに結合するためにインターポーザ２１０に装着されることがある。

【0056】

マルチチップモジュール２００は、囲まれる、封入される、被覆されるなどされ得ることを理解すべきであるが、そのような囲まれること、封入されること、被覆されることなどは、マルチチップモジュール２００の内部構成を曖昧にしないように、図示をしない。さらに、一例として、限定のためではなく明瞭性の目的のため、ダイ２０１は、底面および頂面を用いる基準の目的のためにインターポーザ２１０の上方に位置するものとする。しかしながら、マルチチップモジュール２００は、図２の図示から任意の角度に回転した向きで用いてもよいことを理解すべきである。

【0057】

半導体ダイ２０１はさまざまな種類のダイのうち任意のものであってもよい。たとえば、半導体ダイ２０１の１つはＦＰＧＡ１００であり得、半導体ダイ２０１の別のものはメモリチップであり得、半導体ダイ２０１の他のものは半導体ダイのこれらおよび他の種類であり得る。

【0058】

半導体ダイ２０１は内部インターコネクト構造２０５によってインターポーザ２１０に相互接続され得る。一例として、限定のためではなく明瞭性の目的のため、内部インターコネクト構造２０５は、「マイクロバンプ」または「マイクロボール」であるとする。加えて、一例として、限定のためではなく明瞭性の目的のため、外部インターコネクト構造２０６は「Ｃ４」バンプまたはボールであるとする。しかしながら、本明細書中の説明に従ってこれらまたは他の種類のインターコネクト構造を用いてもよいことを理解すべきである。

【0059】

内部インターコネクト構造２０５は半導体ダイ２０１をインターポーザ２１０からオフセットさせ、こうしてダイ２０１の底面およびインターポーザ２１０の頂面が間隙２０９を規定する。一例として、限定のためではなく明瞭性の目的のため、間隙２０９は空気間隙であると仮定する。しかしながら、マルチチップモジュール２００は囲まれてもよいので、別の種類の気体を用いてもよいことを理解すべきである。

【0060】

図３および図４は、インターポーザ２１０のそれぞれの例示的な実施形態を示す、図２の側面図の部分２０７のそれぞれの拡大図である。図３のインターポーザ２１０は基板３０１を含み、その上方に１つ以上の誘電層３１１および１つ以上の導電層４０１を形成してもよい。一例として、限定のためではなく明瞭性の目的のため、基板３０１はたとえばシリコン基板などの半導体基板であるものとする。しかしながら、インターポーザ２１０がたとえばいずれのトランジスタまたはダイオードも含むことがない場合は、半導体基板の使用を回避してもよいことを理解すべきである。たとえば、半導体基板ではない誘電基板を「受動的」インターポーザに用いてもよい。

【0061】

１つ以上のトレースおよび／またはビアを形成するのに導電層４０１を用いてもよい。換言すると、導体は、インターポーザ２１０の誘電層中に、インターポーザ２１０の誘電層同士の間に、またはインターポーザ２１０の基板３０１の頂面３０６と誘電層との間に、インターポーザ２１０の頂面上に形成されるトレースを含んでもよい。導体は、基板３０１の中に形成されるトレースまたはインターポーザ２１０の基板３０１の中もしくはそれを通って形成されるビアを含んでもよいことをさらに理解すべきである。ＴＳＶ３０３は、底面４０６から基板３０１の頂面３０６に延在し得る。しかしながら、ＴＳＶ３０３は基板３０１の頂面３０６の上方または下方に延在してもよいことを理解すべきである。

【0062】

図３のインターポーザ２１０は、基板３０１の上方に形成される１つ以上の導電層４０１および１つ以上の誘電層３１１を有する。これに対し、図４のインターポーザ２１０は、両者ともが基板３０１の上方および下方に形成される、１つ以上の導電層４０１および１つ以上の誘電層３１１を有する。基板３０１は層を形成するために繰返して逆さにされてもよいことを理解すべきであり、そのため、基板３０１の上方および下方という参照は完全に作製されたインターポーザ２１０に対してのみであることを理解すべきである。

【0063】

このように、内部インターコネクト構造２０５から外部インターコネクト構造２０６へまたは外部インターコネクト構造２０６から内部インターコネクト構造２０５への信号経路に、図３または図４のインターポーザ２１０中の１つ以上の導電層４０１が設ける導電経路を用いてもよいことを理解すべきである。

【0064】

図５は、インダクタ５１２を備えるインターポーザ２１０を有するマルチチップモジュール２００の例示的な実施形態を示す断面図である。左側のインダクタ５１２は、基板３０１下方に位置する１つ以上の導電層４０１を用いて形成され得る。右側のインダクタ５１２は、基板３０１上方に位置する１つ以上の導電層４０１を用いて形成され得る。このように、左側のインダクタ５１２は、右側のインダクタ５１２よりも半導体ダイ２０１からさらに離れた距離に位置し得る。この場合、右側のインダクタ５１２は基板３０１の上方に位置する１つ以上の導電層４０１を用いて形成される。

【0065】

インターポーザ２１０が図３に図示するものであるまたはそのようなものである場合、右側のインダクタ５１２を、基板３０１の上方に位置する１つ以上の導電層４０１の中にのみ形成してもよく、そうすると、半導体ダイ２０１の設計は、左側のインダクタ５１２よりも右側のインダクタ５１２からのインダクタンスをより厳密に考慮しなければならないかもしれない。さらに、左側のインダクタ５１２は半導体ダイ２０１からより遠くにあるため、右側のインダクタ５１２よりも大きなインダクタを用いてもよい。換言すると、そのようなインダクタンスが半導体ダイ２０１からさらに除去されるならば、マルチチップモジュール２００はより大きなインダクタンスを許容し得る。加えて、インダクタ５１２は、近隣の信号経路同士の間のインダクタンスのクロスカップリングを低減するために、基板３０１の交互に上下にされ得る。

【0066】

しかしながら、いずれの実施形態でも、すなわちインターポーザ２１０が、１つ以上の導電層が基板３０１の上方に位置するまたは基板３０１の上方および下方に位置する構成であっても、インターコネクト構造２０５と２０６との間の信号経路５０１はそれぞれのインダクタ５１２によって形成され得る。

【0067】

信号経路５０１を設けるためにＴＳＶ３０３を形成してもよい。このように、左側のインダクタ５１２は１つの端が外部インターコネクト構造２０６に結合され、別の端がＴＳＶ３０３に結合されてもよく、ＴＳＶ３０３は内部インターコネクト構造２０５に結合されてもよい。右側のインダクタ５１２については、別の内部インターコネクト構造２０５が右側のインダクタ５１２の端に結合されてもよく、右側のインダクタ５１２の別の端が別のＴＳＶ３０３に結合されてもよく、ＴＳＶ３０３は外部インターコネクト構造２０６に結合されてもよい。

【0068】

図６は、Ｔコイルネットワーク６２０を有するマルチチップモジュール２００の例示的な実施形態を示す断面図である。この例示的な実施形態では、Ｔコイルネットワーク６２０は基板３０１の下方に形成される。しかしながら、別の実施形態では、Ｔコイルネットワーク６２０は、図３または図４のような構成のインターポーザ２１０が用いられても、インターポーザ２１０中で基板３０１の上方に形成されてもよい。

【0069】

Ｔコイルネットワーク６２０は、インダクタ６１１と、インダクタ５１２と、コンデンサ６０１とを含む。この例示的な実施形態では、インダクタ５１２および６１１は、それらの間にノード６１０を備える直列のインダクタとして、基板３０１の下方に形成される。インダクタ６１１およびインダクタ５１２は、マルチチップモジュール２００の動作の間、誘導結合のために互いに対して位置決めされる。直列のインダクタ５１２および６１１に並列にコンデンサ６０１が形成されてもよい。この構成のために、単一の外部インターコネクト構造２０６を支持するための２つの内部インターコネクト構造２０５を用いる。

【0070】

より特定的には、外部インターコネクト構造２０６は、インダクタ５１２の端およびコンデンサ６０１の底部プレートに結合される。インダクタ５１２の別の端はノード６１０を通ってインダクタ６１１の端に結合される。インダクタ６１１の別の端は、コンデンサ６０１の頂部プレートおよび左側のＴＳＶ３０３に結合される。左側のＴＳＶ３０３は、左側の内部インターコネクト構造２０５に結合される。そのような左側の内部インターコネクト構造２０５は、半導体ダイ２０１中の終端回路に結合されて、論理ロー、論理ハイ、または何らかの他の電圧レベルなどの参照電圧レベルを与え得る。ノード６１０は、右側の内部インターコネクト構造２０５との結合のため、右側のＴＳＶ３０３に結合される。右側の内部インターコネクト構造２０５は、さらに詳細に以下に説明するように、半導体ダイ２０１中の入力、出力、または入力／出力ドライバに結合されてもよい。

【0071】

Ｔコイルネットワーク６２０は、マルチチップモジュール２００の内部インターコネクト構造と外部インターコネクト構造との間に設けられるシグナリングのために、リターンロスを低減するおよび／または周波数応答を増大させるために用いられてもよい。しかしながら、この構成では、各Ｔコイルネットワーク６２０毎に、２つの内部インターコネクト構造２０５が各外部インターコネクト構造２０６毎に用いられる。

【0072】

図７および図８は、半導体ダイ２０１上およびインターポーザ２１０上に部分的に形成されるＴコイルネットワーク７２０を各々が有するマルチチップモジュール２００のそれぞれの例示的な実施形態を示す断面図である。Ｔコイルネットワーク７２０は図６のＴコイルネットワーク６２０とは大幅に異なるため、Ｔコイルネットワーク７２０については異なる参照番号を用いる。その理由は以下の説明からより明らかになるであろう。

【0073】

図７および図８のマルチチップモジュール２００は、図７のマルチチップモジュール２００が図４の構成のインターポーザ２１０を用い、図８のマルチチップモジュール２００が図３の構成のインターポーザ２１０を用いることを除いて同じである。したがって、一例として、限定のためではなく明瞭性の目的のため、図７と図８とを同時に参照して図７および図８のマルチチップモジュール２００を説明する。

【0074】

インターポーザ２１０について、外部インターコネクト構造２０６はそのようなインターポーザ２１０のＴＳＶ３０３に結合される。そのようなＴＳＶ３０３は、インダクタ５１２の端およびコンデンサ６０１の底部プレート７０２に結合される。インダクタ５１２および底部プレート７０２の各々はインターポーザ２１０の一部として形成される。インダクタ５１２および底部プレート７０２はＴコイルネットワーク７２０の一部である。インダクタ５１２の別の端は内部インターコネクト構造２０５に結合される。内部インターコネクト構造２０５は、インダクタ５１２および６１１から形成される直列の間に位置する、図６のノード６１０に類似のノードとして用いられてもよい。

【0075】

半導体ダイ２０１について、内部インターコネクト構造２０５の端はそのような半導体ダイ２０１のインダクタ６１１の端に結合される。そのようなインダクタ６１１の別の端はコンデンサ６０１の頂部プレート７０１に結合される。インダクタ６１１および頂部プレート７０１はＴコイルネットワーク７２０の一部である。頂部プレート７０１およびインダクタ６１１の各々は半導体ダイ２０１の一部として形成される。

【0076】

本明細書中で用いるような用語「プレート」は、任意の特定の形状を指すのではなく、そのようなコンデンサの別の導電部材からコンデンサ誘電体によって離間されるコンデンサにおいて用い得る導電部材を単に指すことを理解すべきである。この例では、コンデンサ誘電体は空気間隙２０９である、またはより特定的にはプレート７０１と７０２との間に位置する空気間隙２０９の一部である。したがって、半導体ダイ２０１をインターポーザ２１０からオフセットする内部インターコネクト構造２０５は、少なくとも部分的に空気間隙２０９を設けるかまたは作り出し、これは、この例示的な実施形態では、誘電率ｋを与えるのに用いられることがある。一般的に、１気圧での空気の比誘電率は真空に対してほぼ１であり、したがって静電容量が一般的に約１０〜２００フェムトファラドの範囲で測定され得る適用例では、空気間隙コンデンサ誘電体を用いてもよい。

【0077】

頂部プレート７０１は半導体ダイ２０１の底面７２１上に形成されてもよいことを理解すべきである。底部プレート７０２はインターポーザ２１０の頂面７２２上に形成されてもよいことをさらに理解すべきである。プレート７０１および７０２のいずれかまたは両方を、それらがそれぞれ表面７２１および７２２と同一表面にあるまたは実質的に同一表面にある（実質的に同一表面にある）ように、凹ませてもよいことをさらに理解すべきである。プレート７０１および７０２のいずれかまたは両者ともが、それらがそれぞれ表面７２１および７２２の上方または下方に延在するように形成されてもよいことをさらに理解すべきである。一般的に、頂部プレート７０１の露出表面、すなわち頂部プレート７０１の底面、および底部プレート７０２の露出表面、すなわち底部プレート７０２の頂面は、互いに対して実質的に同一表面にあってもよい。マルチチップモジュールが前述のように囲まれ得るとしても、明瞭性の目的のため、頂部プレート７０１の露出表面が半導体ダイ２０１の外部表面と考えられてもよく、底部プレート７０２の露出表面がインターポーザ２１０の外部表面と考えられてもよいことを理解すべきである。

【0078】

インダクタ６１１および５１２は、動作の間、誘導結合のために位置決めされる。換言すると、半導体ダイ２０１およびインターポーザ２１０は、インダクタ５１２および６１１がマルチチップモジュール２００の動作の間は誘導結合されるようにマルチチップモジュール２００を形成するために互いに対して装着されると、整列する。同様に、頂部プレート７０１および底部プレート７０２は、Ｔコイルネットワーク７２０の動作の間、容量結合のために位置決めされる。換言すると、半導体ダイ２０１およびインターポーザ２１０は、頂部プレート７０１および底部プレート７０２がそれらの間に空気間隙２０９を有して、マルチチップモジュール２００の動作の間は容量結合のために位置決めされるようにマルチチップモジュール２００を形成するために互いに対して装着されると、整列する。したがって、半導体ダイ２０１とインターポーザ２１０とが相互接続される場合、コンデンサ６０１が形成されて、直列のインダクタに並列に結合される。すなわち、インダクタ６１１および５１２が直列に結合される。インダクタ６１１と５１２との間のノードは、以下にさらに詳細に説明するように、シグナリングのために用いられてもよい。Ｔコイルネットワーク７２０に関する他の詳細をさらに詳細に以下に説明する。

【0079】

図７および図８では、単一の内部インターコネクト構造２０５および対応の単一の外部インターコネクト構造２０６を用いて信号経路５０１を設けることを理解すべきである。したがって、そのような構成は、図６の構成と比べて、内部インターコネクト構造２０５を節約し得る。

【0080】

図９は、図７のＴコイルネットワーク７２０を有するマルチチップモジュール２００の入力ドライバ経路の例示的な実施形態を示すブロック／回路図である。この例示的な実施形態では、インダクタ５１２、インダクタ６１１、およびコンデンサ６０１は、図７および図８を参照して前述したように形成される。図９では、出力ドライバ回路（ドライバ）９０１の出力がノード９０２に結合される。ノード９０２はインダクタ６１１および５１２を直列に結合する。内部インターコネクト構造２０５は、限定のためではなく明瞭性の目的のために、図９には図示しない。

【0081】

この例示的な実施形態では出力ピンである外部インターコネクト構造２０６はノード９２２に結合される。ノード９２２はインダクタ５１２の端および底部プレート７０２にさらに結合される。

【0082】

一般的に、入力、出力、または入力／出力ピンは、不適切な取扱いによって生じるような静電放電（ＥＳＤ）から保護される。したがって、ＥＳＤ回路９０４がノード９０２に結合されてもよい。この例示的な実施形態のＥＳＤ回路９０４は半導体ダイ２０１の中にある。ドーピングされた半導体ウェルに係る１つ以上のダイオードを含み得るＥＳＤ回路９０４はインターポーザ２１０の中に位置しないため、インターポーザ２１０は「受動的」インターポーザ、すなわちドーピングされた半導体ウェルを用いる回路を有しないものと称され得るものである。

【0083】

ノード９０２に接続されていないインダクタ６１１の端は、終端回路９０３および頂部プレート７０１に結合されてもよい。終端回路９０３は、用いるシグナリングプロトコルに依存して異なることがある、電源電圧、接地、または他の終端回路に結合される抵抗であってもよい。

【0084】

図１０は、図７のＴコイルネットワーク７２０を有するマルチチップモジュール２００の出力ドライバ経路の例示的な実施形態を示すブロック／回路図である。図１０は、図９のような出力ドライバ９０１ではなく入力ドライバ１００１を図１０に図示し、そのため外部インターコネクト構造２０６が入力ピンであることを除いて図９と同じである。図１０では、入力ドライバ１００１の入力がノード９０２に結合される。図１０の残余は図９を参照して前述されたとおりであり、したがってそのような説明を繰返さない。

【0085】

図１１は、図７のＴコイルネットワーク７２０を有するマルチチップモジュール２００の入力／出力ドライバ経路の例示的な実施形態を示すブロック／回路図である。図１１は、図９のような出力ドライバ９０１ではなく入力ドライバ１００１および出力ドライバ９０１を図１１に図示し、そのため外部インターコネクト構造２０６が入力／出力ピンであることを除いて図９と同じである。図１１では、入力ドライバ１００１の入力がノード９０２に結合され、出力ドライバ９０１の出力がノード９０２に結合される。図１１の残余は図９を参照して前述したとおりであり、したがってそのような説明を繰返さない。

【0086】

図１２および図１３は、誘導性ネットワークを有するマルチチップモジュール２００の入力、出力、または入力／出力経路のうち任意のもののそれぞれの例示的な実施形態を示すブロック／回路図である。

【0087】

図１２を参照すると、インターポーザ２１０はインダクタ５１２を含む。インダクタ５１２の端は外部インターコネクト構造２０６に結合される。この例示的な実施形態では、ＥＳＤ回路９０４は半導体ダイ２１０の中に位置する。インダクタ５１２は「受動的」誘導性ネットワークを形成するので、インターポーザ２１０は受動的インターポーザと考えられ得る。

【0088】

インダクタ５１２の別の端はノード９０５に結合される。半導体ダイ２０１のＥＳＤ回路９０４はノード９０５に結合され得る。半導体ダイ２０１は、ブロック１２０１で一般的に示すように、入力ドライバ、出力ドライバ、または入力／出力ドライバをさらに含んでもよく、そのため外部インターコネクト構造２０６を一般的にパッドとして図示する。

【0089】

このように、図９から図１１を参照して前述したように、ノード９０２は入力ノード、出力ノード、または入力／出力ノードであり得る。この実施形態では、ノード９０２と９０５とは同じノードである。しかしながら、オプションのインダクタ６１１をノード９０２と９０５との間に位置決めして半導体ダイ２０１に含む場合は、ノード９０２と９０５とは同じノードではない。

【0090】

オプションのインダクタ６１１を半導体ダイ２０１の一部として含むとすると、インダクタ６１１および５１２は、マルチチップモジュール２００の動作の間、互いとの誘導結合のために位置決めされ得る。しかしながら、この例示的な実施形態はＴコイルネットワークを用いないので、この例示的な実施形態ではコンデンサを用いないことを理解すべきである。

【0091】

図１３の例示的な実施形態を参照すると、インダクタ６１１および５１２の両者ともがインターポーザ２１０の一部として形成される。インダクタ６１１および５１２はノード９０５で直列に結合される。この実施形態では、インダクタ６１１の端はノード９０２に結合され、ノード９０２は、図１２を参照して前述したように、ブロック１２０１のポートに結合される。さらに、インダクタ５１２の端は、図１２を参照して前述したように、外部インターコネクト構造２０６に結合される。

【0092】

この例示的な実施形態では、ＥＳＤ回路９０４はインターポーザ２１０の一部として形成される。ここでも、ＥＳＤ回路９０４はノード９０５で結合されてもよい。ＥＳＤ回路９０４は、図３または図４の基板３０１などの半導体基板中に形成されるウェルを用いて形成される１つ以上のダイオードを含んでもよい。このように、この例示的な実施形態では、インターポーザ２１０は「能動的」インターポーザと考えられてもよい。

【0093】

図１４は、Ｔコイルネットワーク１４３０および１４４０を有する差動トランシーバ１４００の例示的な実施形態を示すブロック／回路図である。Ｔコイルネットワーク１４３０および１４４０は、左側外部インターコネクト構造２０６に結合される左側回路片方１４１０および右側外部インターコネクト構造２０６に結合される右側回路片方１４２０とそれぞれ関連付けられる。換言すると、差動トランシーバ１４００は、２つの回路の片方ずつ、すなわち回路片方１４１０および回路片方１４２０と考えられ得、その場合、回路の片方ずつ１４１０および１４２０は、接地１４０８に結合される共通の電流源回路１４０９を共有するための共通のノード１４１１で相互接続される。したがって、限定のためではなく明瞭性の目的のために、繰返しを避けるために、回路の片方１４１０のみを説明する。

【0094】

この例示的な実施形態では、インダクタ５１２はノード９２２に結合され、ノード９２２は、底部プレート７０２およびパッドとして図示される左側外部インターコネクト構造２０６にさらに結合される。コンデンサ６０１は、前述のように頂部プレート７０１および底部プレート７０２を用いて形成されてもよいことを理解すべきである。このように、インターポーザ２１０は、前述のようにかつ図７および図８に図示するようにインダクタ５１２および底部プレート７０２を含んでもよい。オプションで、インターポーザ２１０または半導体ダイ２０１のいずれかにコンデンサ６０１全体が形成されてもよい。当然ながら、コンデンサ６０１は直列の２つの別個のコンデンサとして形成されてもよく、この場合、いずれかまたは両方がインターポーザ２１０または半導体ダイ２０１の中に位置する。しかしながら、前述のように、インターポーザ２１０または半導体ダイ２０１のいずれかの中にコンデンサ６０１を形成することは、各々の外部インターコネクト構造２０６毎の付加的な内部インターコネクト構造２０５の消費に係る。このため、限定のためではなく明瞭性の目的のために、前述のように空気間隙２０９を用いてコンデンサ６０１を形成すると仮定する。

【0095】

半導体ダイ２０１の頂部プレート７０１は、前述のように、コンデンサ６０１を設けるように、インターポーザ２１０の底部プレート７０２との容量結合のために位置決めされる。インダクタ５１２および６１１のそれぞれの端は、直列回路を設けるように、内部インターコネクト構造またはノード２０５で互いに結合される。そのような直列回路は、Ｔコイルネットワーク１４３０を設けるようにコンデンサ６０１に並列に結合される。この例示的な実施形態では、半導体ダイ２０１のインダクタ６１１の別の端は半導体ダイ２０１の抵抗１４０２に接続され、抵抗１４０２はシグナリングプロトコルのための終端抵抗のためのものであってもよい。

【0096】

この例示的な実施形態については、差動トランシーバ１４００の残余は半導体ダイ２０１中に形成されるものとして説明される。抵抗１４０２の別の端は電源電圧バス１４０３に結合されてもよい。ノード２０５は、ダイオード１４０７が形成するＥＳＤ回路に結合されてもよい。ダイオード１４０７の入力はノード２０５に接続され、その出力は電源電圧バス１４０３に接続される。別のダイオード１４０７の入力は接地１４０８に接続され、その出力はノード２０５に接続される。ノード２０５はドライバトランジスタ１４０４のゲートにさらに接続される。この例示的な実施形態では、ドライバトランジスタ１４０４をＮＭＯＳトランジスタとして図示するが、他の実施形態では、ＰＭＯＳトランジスタを用いてもよい。ドライバトランジスタ１４０４のソースノードは共通のノード１４１１に接続される。ドライバトランジスタ１４０４のドレインノードは抵抗１４０５の端および電源出力ポート１４０６に接続される。抵抗１４０５の別の端は電源電圧バス１４０３に結合されてもよい。

【0097】

高速差動直列シグナリングなどの高速シグナリングのため、リターンロスおよび／または周波数応答が問題となり得ることを理解すべきである。したがって、本明細書中に記載のようなＴコイルネットワーク１４３０および１４４０の使用は、リターンロスを軽減することおよび／または周波数応答を改善することにおいて有用であり得る。

【0098】

図１５は、たとえば前述のものなどのＴコイルネットワークを形成するためのプロセスフロー１５００の例示的な実施形態を示すフロー図である。１５０１で、インターポーザを得る。そのような得られたインターポーザは第１のインダクタとコンデンサの第１のプレートとを有する。１５０２で、半導体ダイを得る。そのような得られた半導体ダイは第２のインダクタとコンデンサの第２のプレートとを有する。１５０３で、インターポーザとダイとを互いに相互接続して、そのような第１および第２のインダクタを直列に結合する。

【0099】

そのような相互接続は、そのようなＴコイルネットワークの動作の間、またはより一般的にはたとえば本明細書中で前述したようなＴコイルネットワークを有するマルチチップモジュール２００の動作の間、誘導結合のために第１のインダクタおよび第２のインダクタを位置決めしてもよい。さらに、そのような相互接続は、そのような動作の間の容量結合のために第１のプレートおよび第２のプレートを位置決めしてもよい。ここでも、そのような第１のプレートおよび当該第２のプレートの各々の表面はそれらの間に空気間隙を規定してもよい。そのような空気間隙は、そのような半導体ダイとそのようなインターポーザとの間のオフセットと関連付けられてもよい。そのような半導体ダイはＥＳＤ回路をさらに含んでもよい。そのようなＥＳＤ回路は、直列の第１のインダクタと第２のインダクタとの間に位置するノードに結合されてもよい。

【0100】

図１６は、トランシーバの周波数応答を向上させるためのプロセスフロー１６００の例示的な実施形態を示すフロー図である。１６０１で、たとえば図１４を参照して前述したようなトランシーバの一部としてＴコイルネットワークを設ける。そのようなＴコイルネットワークは、直列に結合された第１のインダクタおよび第２のインダクタを含んでもよい。そのようなＴコイルネットワークは、第１のインダクタおよび第２のインダクタによって形成される直列に並列に結合されるコンデンサをさらに含んでもよい。

【0101】

１６０１で設けることは、１６０２でインターポーザと半導体ダイとを相互接続することを含む。１６０２で、第１のインダクタを含むそのようなインターポーザと第２のインダクタを含むそのような半導体ダイとを相互接続して、そのようなＴコイルネットワークの動作の間、すなわちそのようなトランシーバの動作の間、誘導結合のために互いに対して第１および第２のインダクタを位置決めしてもよい。さらに、そのようなインターポーザはそのようなコンデンサの第１のプレートをさらに含んでもよく、そのような半導体ダイはそのようなコンデンサの第２のプレートを含んでもよい。１６０１で設けることは、このように、たとえば本明細書中で前述したようにトランシーバの動作などの動作の間、第１のプレートと第２のプレートとが空気間隙によって互いから分離され、互いに容量結合されるようにインターポーザおよび半導体ダイを位置決めすることをさらに含んでもよい。加えて、第１のインダクタと第２のインダクタとの間に位置するノードはそのようなトランシーバのドライバトランジスタのゲートに接続されてもよい。

【0102】

以上、例示的な実施形態を説明したが、後続の請求項およびその均等物が定めるその範囲から逸脱することなく、他のおよびさらなる実施形態を工夫してもよい。工程を列挙する請求項は工程の任意の順序を暗示するものではない。登録商標はそれらのそれぞれの所有者の財産である。

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図1】

【図16】