特許 5754558 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5754558

(24)【登録日】2015年6月5日

(45)【発行日】2015年7月29日

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 27/08 20060101AFI20150709BHJP

   H01L 21/822 20060101ALI20150709BHJP

   H01L 27/04 20060101ALI20150709BHJP

   H01L 29/06 20060101ALI20150709BHJP

   H01L 21/8238 20060101ALI20150709BHJP

   H01L 27/092 20060101ALI20150709BHJP

   H01L 21/8234 20060101ALI20150709BHJP

   H01L 27/06 20060101ALI20150709BHJP

   H01L 21/761 20060101ALI20150709BHJP

【ＦＩ】

   H01L27/08 331G

   H01L27/04 H

   H01L29/06 301G

   H01L27/04 A

   H01L27/04 P

   H01L27/04 R

   H01L27/08 331E

   H01L27/08 321A

   H01L27/06 102A

   H01L29/06 301D

   H01L27/08 331B

   H01L21/76 J

【請求項の数】14

【全頁数】23

(21)【出願番号】特願2014-535425(P2014-535425)

(86)(22)【出願日】2013年8月2日

(86)【国際出願番号】JP2013071079

(87)【国際公開番号】WO2014041921

(87)【国際公開日】20140320

【審査請求日】2014年10月9日

(31)【優先権主張番号】特願2012-202126(P2012-202126)

(32)【優先日】2012年9月13日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100104190

【弁理士】

【氏名又は名称】酒井 昭徳

(72)【発明者】

【氏名】今井 朋弘

(72)【発明者】

【氏名】山路 将晴

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００５−１９１２６３（ＪＰ，Ａ）

【文献】 特開２００７−２７３９９３（ＪＰ，Ａ）

【文献】 特開２００７−０３６０６２（ＪＰ，Ａ）

【文献】 特開２００５−３１１００６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０８

Ｈ０１Ｌ ２１／７６１

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／０６

(57)【特許請求の範囲】

【請求項1】

第１導電型半導体基板の表面層に設けられ、回路部が形成され前記回路部の電源の高電圧電位である第１電位が印加される第２導電型領域と、
前記第２導電型領域の内部に設けられ前記回路部を構成し、前記電源の低電圧電位である第２電位が印加される第１導電型ウェル領域と、
前記第１導電型半導体基板の表面層の、前記第２導電型領域の外側に設けられ、前記第２電位よりも低い第３電位が印加される第１導電型低電位領域と、
前記回路部と前記第１導電型低電位領域との間で、かつ前記第１導電型半導体基板と前記第２導電型領域との間に選択的に設けられた空洞と、
前記第２導電型領域を貫通して前記空洞に達する第１導電型領域と、
を備えることを特徴とする半導体集積回路装置。

【請求項2】

前記第１導電型領域には、前記第２電位が印加されることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項3】

前記空洞は、前記第１導電型領域から前記第１導電型低電位領域側に向かって延びていることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項4】

前記空洞は、前記第１導電型領域から前記第１導電型低電位領域にわたって設けられていることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項5】

前記回路部は、主電源の高電圧電位側に接続された第１素子と、前記第１素子に直列に接続され、かつ前記主電源の低電圧電位側に接続された第２素子と、から構成される出力回路の前記第１素子を駆動し、
前記第２電位は、前記第１素子と前記第２素子との接続点の電位であり、
前記第３電位は、前記主電源の低電圧電位であることを特徴とする請求項１に記載の半導体集積回路装置。

【請求項6】

前記第１導電型領域と前記第１導電型半導体基板とのパンチスルー耐圧は、前記第１素子がオン状態で、前記第２素子がオフ状態であるときに過渡的に上昇する前記出力回路の前記第１素子と前記第２素子との前記接続点の電位よりも高く設定されていることを特徴とする請求項５に記載の半導体集積回路装置。

【請求項7】

前記回路部を囲み前記第２導電型領域に配置された耐圧領域と、
前記耐圧領域の内側にドレイン、前記耐圧領域の外側にソースを有するレベルシフタを構成する絶縁ゲート型電界効果トランジスタと、
をさらに備え、
前記空洞は、前記回路部と、前記絶縁ゲート型電界効果トランジスタのドレインとの間に配置されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体集積回路装置。

【請求項8】

第１導電型半導体基板の表面層に設けられ、回路部が形成され前記回路部の電源の高電圧電位である第１電位が印加される第１の第２導電型領域と、
前記第１の第２導電型領域の内部に設けられ前記回路部を構成し、前記電源の低電圧電位である第２電位が印加される第１導電型ウェル領域と、
前記第１導電型半導体基板の表面層の、前記第１の第２導電型領域の外側に設けられた第２の第２導電型領域と、
前記第１導電型半導体基板の表面層の、前記第２の第２導電型領域の外側に設けられ、前記第２電位よりも低い第３電位が印加される第１導電型低電位領域と、
前記回路部と前記第１導電型低電位領域との間で、かつ前記第１導電型半導体基板と前記第２の第２導電型領域との間に選択的に設けられた空洞と、
前記第１の第２導電型領域と前記第２の第２導電型領域との間に設けられ、前記第２の第２導電型領域を貫通して前記空洞に達する第１導電型領域と、
前記第２の第２導電型領域に配置された、レベルシフタを構成する絶縁ゲート型電界効果トランジスタと、
を備え、
前記第２の第２導電型領域の、前記絶縁ゲート型電界効果トランジスタのドレインと前記第１導電型領域とに挟まれた部分に、前記第１電位に接続された第２導電型高濃度領域が配置されていないことを特徴とする半導体集積回路装置。

【請求項9】

前記第１導電型領域には、前記第２電位が印加されることを特徴とする請求項８に記載の半導体集積回路装置。

【請求項10】

前記空洞は、前記回路部と、前記絶縁ゲート型電界効果トランジスタのドレインとの間に配置されていることを特徴とする請求項８に記載の半導体集積回路装置。

【請求項11】

前記絶縁ゲート型電界効果トランジスタのドレインは、前記第２の第２導電型領域の前記回路部側に配置され、
前記絶縁ゲート型電界効果トランジスタのソースは、前記第２の第２導電型領域の前記第１導電型低電位領域側に配置されていることを特徴とする請求項８に記載の半導体集積回路装置。

【請求項12】

前記回路部は、主電源の高電圧電位側に接続された第１素子と、前記第１素子に直列に接続され、かつ前記主電源の低電圧電位側に接続された第２素子と、から構成される出力回路の前記第１素子を駆動し、
前記第２電位は、前記第１素子と前記第２素子との接続点の電位であり、
前記第３電位は、前記主電源の低電圧電位であることを特徴とする請求項８に記載の半導体集積回路装置。

【請求項13】

前記第１導電型領域と前記第１導電型半導体基板とのパンチスルー耐圧は、前記第１素子がオン状態で、前記第２素子がオフ状態であるときに過渡的に上昇する前記出力回路の前記第１素子と前記第２素子との前記接続点の電位よりも高く設定されていることを特徴とする請求項１２に記載の半導体集積回路装置。

【請求項14】

前記第１の第２導電型領域の表面上に絶縁膜を介して設けられた抵抗層をさらに備え、
前記絶縁ゲート型電界効果トランジスタのドレインは、前記第１導電型半導体基板上に配置された配線層を介して前記抵抗層に電気的に接続されていることを特徴とする請求項８〜１３のいずれか一つに記載の半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、半導体集積回路装置に関する。

【背景技術】

【0002】

パワーデバイスは、モータ制御用インバータのほか、容量性負荷の大きいＰＤＰ（プラズマディスプレイパネル）や液晶パネルなどの電源用途、エアコンや照明などの家電用インバータ用途など、多くの分野で広く利用されている。近年、ＬＳＩ技術の進歩により、１２００Ｖまでの高電圧を確保した高耐圧ＩＣ（ＨＶＩＣ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実用化されている。

【0003】

ＨＶＩＣとしては、上下アームのドライバ機能を一つのシリコンチップに搭載したＩＣや、さらに制御回路やパワー半導体デバイスも一つのシリコンチップに搭載したＩＣなどが系列化され、インバータ全体としても高効率化や部品数削減に貢献している。高耐圧ＩＣの回路構成について、負荷としてモータを備えたモータ制御用インバータを例に説明する。図９は、高耐圧ドライバＩＣの要部（１相）の構成を示す回路図である。図１０は、パワーモジュール１００動作時の中間電位Ｖｓの変動を示す特性図である。図１０には、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２とが相補にオン・オフ（ｏｎ・ｏｆｆ）したときの接続点１０５の中間電位Ｖｓ変動を示す。

【0004】

図９に示すように、駆動回路１１１は、パワーモジュール１００を駆動する回路である。パワーモジュール１００は、ハイサイド側の第１ＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）１０１（上アーム出力素子）と、ローサイド側の第２ＭＯＳＦＥＴ１０２（下アーム出力素子）とを直列に接続した１相のインバータ回路であり、負荷であるモータ１１２を駆動する。符号１０３および符号１０４はＦＷＤ（還流ダイオード）である。

【0005】

第１ＭＯＳＦＥＴ１０１のドレインは主電源Ｖｄｓに接続される。第１ＭＯＳＦＥＴ１０１のソースは第２ＭＯＳＦＥＴ１０２のドレインに接続される。第２ＭＯＳＦＥＴ１０２のソースはグランドに接続される。第１ＭＯＳＦＥＴ１０１のソースと第２ＭＯＳＦＥＴ１０２のドレインとの接続点１０５はパワーモジュール１００からなる主回路の出力点である。

【0006】

中間電位Ｖｓは、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２とが相補にオン・オフ（ｏｎ・ｏｆｆ）されることによって主電源Ｖｄｓの高電位側電位（例えば４００Ｖ）と低電位側電位（例えばグランド電位ＧＮＤ＝０Ｖ）との間で上昇（以下、第１状態１２１とする）および下降（以下、第２状態１２２とする）を繰り返し変動する（図１０）。

【0007】

駆動回路１１１は、図示を省略する制御ユニット、ハイサイド駆動回路、ローサイド駆動回路およびレベルシフタを有する。ハイサイド駆動回路は、Ｖｓ端子に印加される中間電位Ｖｓを基準とするＶＢ端子に印加されるハイサイド電源電位ＶＢにより動作し、第１ＭＯＳＦＥＴ１０１を駆動する。ローサイド駆動回路は、グランド電位ＧＮＤを基準とするＶｃｃ端子に印加されるローサイド電源電位Ｖｃｃにより動作し、第２ＭＯＳＦＥＴ１０２を駆動する。

【0008】

具体的には、制御ユニットから出力されるローサイドレベルのオン／オフ信号は、ローサイド駆動回路を介してローサイド出力端子ＬＯから第２ＭＯＳＦＥＴ１０２のゲートに入力される。また、ローサイドレベルのオン／オフ信号は、レベルシフタによりハイサイドレベルのオン／オフ信号に変換される。そのハイサイドレベルのオン／オフ信号は、ハイサイド駆動回路を介してハイサイド出力端子ＨＯから第１ＭＯＳＦＥＴ１０１のゲートに入力される。

【0009】

ＨＩＮ端子およびＬＩＮ端子は、それぞれ、駆動回路１１１内でハイサイドレベルのオン／オフ信号およびローサイドレベルのオン／オフ信号が生成されるときの基準となるハイサイド制御信号入力端子およびローサイド制御信号入力端子である。駆動回路１１１の各入出力端子は通常マイクロコンピュータなどのコンピュータに接続され、コンピュータに予め用意されたプログラムが実行されることよって駆動回路１１１が制御され、高耐圧ドライバＩＣ全体の制御がなされる。

【0010】

このようなモータ制御用インバータにおいて、主電源Ｖｄｓは、通常ＡＣ（交流）１００Ｖ〜４００Ｖと高電圧である。特に、第１ＭＯＳＦＥＴ１０１がオン状態で、第２ＭＯＳＦＥＴ１０２がオフ状態となる第１状態１２１では、第１ＭＯＳＦＥＴ１０１のソース電位が高電位となる。第１ＭＯＳＦＥＴ１０１を駆動するにはゲート電位をソース電位よりもさらに高くする必要があるため、駆動回路１１１には高電圧電源での使用が可能なフォトカプラ（ＰＣ：Ｐｈｏｔｏ Ｃｏｕｐｌｅｒ）や高耐圧ＩＣ（ＨＶＩＣ）が用いられる。

【0011】

従来のハイサイド駆動回路の構造について説明する。図１１は、従来のハイサイド駆動回路の平面構造を示す平面図である。図１２は、図１１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。図１１，１２に示すように、ｐ半導体基板（半導体チップ）１３１に、ハイサイド駆動回路が形成されたハイサイド駆動回路形成領域１３０と、ハイサイド駆動回路の耐圧を確保する高耐圧終端領域（ＨＶＪＴ：Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ）１４０とが形成されている。

【0012】

ｐ半導体基板１３１の表面層には、ｎ分離領域１３２が選択的に形成されている。ｎ分離領域１３２の表面層には、ハイサイド駆動回路を構成する横型のｐチャネルＭＯＳＦＥＴ（ＭＶ−ＰＭＯＳ）１３３および横型のｎチャネルＭＯＳＦＥＴ（ＭＶ−ＮＭＯＳ）１３４が形成されている。ＭＶ−ＮＭＯＳ１３４は、ｎ分離領域１３２の表面層に設けられたｐ分離領域１３５に形成される。また、ｐ半導体基板１３１の表面層の、ｎ分離領域１３２の外側には、ＨＶＪＴ１４０内にｐ領域１４１が形成されている。

【0013】

ｐ領域（以下、ｐＧＮＤ領域とする）１４１にはグランド電位ＧＮＤが印加される。ｎ分離領域１３２には、ｎ⁺⁺領域１５１などを介してハイサイド電源電位ＶＢが印加される。ｐ分離領域１３５には中間電位Ｖｓが印加される。インバータを構成する第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２とが相補にオン・オフされることによって第１ＭＯＳＦＥＴ１０１がオン状態で、第２ＭＯＳＦＥＴ１０２がオフ状態となる第１状態１２１ではサージ電圧１２１ａが生じ、中間電位Ｖｓが過渡的に上昇する（図１０）。

【0014】

一方、第１ＭＯＳＦＥＴ１０１がオフ状態となり、第２ＭＯＳＦＥＴ１０２がオン状態となった第２状態１２２では、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に負サージ１２２ａが数百ｎｓｅｃ程度発生する（図１０）。この負サージ１２２ａ発生時、中間電位Ｖｓがグランド電位ＧＮＤよりも低くなる。これに伴い、ハイサイド電源電位ＶＢもグランド電位ＧＮＤより低くなると、ｐＧＮＤ領域１４１（グランド電位ＧＮＤ）とｎ分離領域１３２とからなる寄生ダイオードがターンオンし、ｐＧＮＤ領域１４１からハイサイド駆動回路形成領域１３０へとホール（正孔）１４２が流れる。そのため、ハイサイド駆動回路が誤作動するという問題がある。

【0015】

この問題を解決した高耐圧ＩＣとして、次の装置が提案されている。ＮＭＯＳとＰＭＯＳとの間において、ｎ型不純物領域の上面内には、ｐ型ウェルに接するようにｐ⁺型不純物領域が形成されている。ｐ⁺型不純物領域上には電極が形成されており、電極は高圧側浮遊オフセット電圧ＶＳに接続されている。ｐ⁺型不純物領域の不純物濃度はｐ型ウェルの不純物濃度よりも高く、また、ｐ⁺型不純物領域はｐ型ウェルよりも浅く形成されている。ｐ⁺型不純物領域とＰＭＯＳとの間において、ｎ型不純物領域の上面内には、ｎ⁺型不純物領域が形成されている。ｎ⁺型不純物領域上には電極が形成されており、電極は高圧側浮遊供給絶対電圧ＶＢに接続されている（例えば、下記特許文献１参照。）。

【0016】

また、別の装置として、共通接地ノード（ＣＯＭ）と仮想接地ノード（ＶＳ）の間に高耐圧ダイオードＤ３を高電圧制御回路（ＨＶＩＣ）内部に共通の基板領域を利用して設けた装置が提案されている（例えば、下記特許文献２参照。）。

【0017】

また、別の装置として、第１絶縁分離トレンチにより絶縁分離されたＭＯＳトランジスタが形成され、第２絶縁分離トレンチが、ｎ重（ｎ≧２）に形成され、ｎ個の各フィールド領域に、ＭＯＳトランジスタが、それぞれ一個ずつ配置され、ｎ個のＭＯＳトランジスタが、グランド（ＧＮＤ）電位と所定の電源電位との間で、順次直列接続されてなり、第ｎ段ＭＯＳトランジスタの電源電位側の端子と出力抵抗の間から、出力が取り出される半導体装置であって、最内周の第２絶縁分離トレンチにより囲まれたフィールド領域の電位が、電源電位に固定されてなる装置が提案されている（例えば、下記特許文献３参照。）。

【0018】

同一半導体基板上に誘電体領域によって分離された高電位部と低電位部を備えた装置として、次の装置が提案されている。同一半導体基板上に設けられた低電位ゲート駆動回路と電気的に分離するために、高電位ゲート駆動回路の周縁部に高耐圧接合終端構造部が設けられている。そして、この高耐圧接合終端構造部と、高電位ゲート駆動回路の一部に設けられたレベルシフト回路部のｎ⁺ソース層とｎ⁺ドレイン層の間と、にトレンチが設けられている。また、トレンチ内に酸化膜などが充填され、誘電体領域となっている（例えば、下記特許文献４参照。）。

【0019】

半導体基板に誘電体領域を設けた装置として、内部に平板状の空洞を有する半導体基板と、空洞上の半導体基板の表面に形成された受動素子とを含む装置が提案されている（例えば、下記特許文献５参照。）。

【先行技術文献】

【特許文献】

【0020】

【特許文献1】特開２００９−２３１８５１号公報

【特許文献2】特開２０１０−２６３１１６号公報

【特許文献3】特開２００７−２６６５６１号公報

【特許文献4】特開２００９−２０６２８４号公報

【特許文献5】特開２００１−１４４２７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0021】

しかしながら、上述した図１１，１２に示すハイサイド駆動回路では、第１ＭＯＳＦＥＴ１０１と第２ＭＯＳＦＥＴ１０２との接続点１０５に負サージ１２２ａが発生したときにＨＶＪＴ１４０からハイサイド駆動回路形成領域１３０へとホール１４２が流れ込むことを回避しハイサイド駆動回路の誤作動を防止するために、ＨＶＪＴ１４０に配置されハイサイド電源電位ＶＢが印加されるｎ⁺⁺領域１５１とハイサイド駆動回路形成領域１３０内のハイサイド駆動回路（ＭＶ−ＰＭＯＳ１３３やＭＶ−ＮＭＯＳ１３４など）との間隔ｘを１００μｍ以上にする必要がある。このため、チップサイズが大きくなるという問題がある。

【0022】

また、上述した特許文献１のように負サージ発生時にハイサイド駆動回路へ流れ込むホールを引き抜く（ホールピックアップ）ためのｐ型不純物領域を回路周辺に設けただけでは、中間電位Ｖｓの大きさによってはホールピックアップ用のｐ型不純物領域がｐ半導体基板とパンチスルーする虞がある。また、上述した特許文献２のようにグランド電位ＧＮＤが印加される領域と中間電位Ｖｓが印加される領域との間に高耐圧ダイオードを配置した場合、高耐圧ダイオードの分だけチップサイズが大きくなってしまう。

【0023】

また、上述した特許文献３のようにトレンチ構造を設けた場合、トレンチの底部でのホールピックアップ効果が低減される。このため、ハイサイド駆動回路によって駆動されるパワーデバイス（例えばインバータの上アーム出力素子）の負荷電流や、パワーデバイスによって駆動される負荷（例えばモータ）に付随する浮遊インダクタンス（Ｌ成分）が大きい場合に、ハイサイド駆動回路が誤動作したりラッチアップ破壊に至るという問題がある。

【0024】

この発明は、上述した従来技術による問題点を解消するため、誤動作や破壊が生じることを回避することができる半導体集積回路装置を提供することを目的とする。また、この発明は、上述した従来技術による問題点を解消するため、チップサイズを縮小することができる半導体集積回路装置を提供することを目的とする。

【課題を解決するための手段】

【0025】

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型半導体基板の表面層に、第２導電型領域が設けられている。前記第２導電型領域には、回路部が形成され、前記回路部の電源の高電圧電位である第１電位が印加される。前記第２導電型領域の内部に、前記電源の低電圧電位である第２電位が印加される第１導電型ウェル領域が設けられている。前記第１導電型ウェル領域は、前記回路部を構成する。前記第１導電型半導体基板の表面層の、前記第２導電型領域の外側に、前記第２電位よりも低い第３電位が印加される第１導電型低電位領域が設けられている。前記回路部と前記第１導電型低電位領域との間で、かつ前記第１導電型半導体基板と前記第２導電型領域との間に、空洞が選択的に設けられている。前記第２導電型領域を貫通して前記空洞に達する第１導電型領域が設けられている。

【0026】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１導電型領域には、前記第２電位が印加されることを特徴とする。

【0027】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記空洞は、前記第１導電型領域から前記第１導電型低電位領域側に向かって延びていることを特徴とする。

【0028】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記空洞は、前記第１導電型領域から前記第１導電型低電位領域にわたって設けられていることを特徴とする。

【0029】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記回路部は、主電源の高電圧電位側に接続された第１素子と、前記第１素子に直列に接続され、かつ前記主電源の低電圧電位側に接続された第２素子と、から構成される出力回路（パワーモジュール）の前記第１素子を駆動する。そして、前記第２電位は、前記第１素子と前記第２素子との接続点の電位であり、前記第３電位は、前記主電源の低電圧電位であることを特徴とする。

【0030】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１導電型領域と前記第１導電型半導体基板とのパンチスルー耐圧は、前記第１素子がオン状態で、前記第２素子がオフ状態であるときに過渡的に上昇する前記出力回路の前記第１素子と前記第２素子との前記接続点の電位よりも高く設定されていることを特徴とする。

【0031】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記回路部を囲み前記第２導電型領域に配置された耐圧領域と、前記耐圧領域の内側にドレイン、前記耐圧領域の外側にソースを有するレベルシフタを構成する絶縁ゲート型電界効果トランジスタと、をさらに備え、前記空洞は、前記回路部と、前記絶縁ゲート型電界効果トランジスタのドレインとの間に配置されていることを特徴とする。

【0032】

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体集積回路装置は、次の特徴を有する。第１導電型半導体基板の表面層に、第１の第２導電型領域が設けられている。前記第１の第２導電型領域には、回路部が形成され、前記回路部の電源の高電圧電位である第１電位が印加される。前記第１の第２導電型領域の内部に、前記電源の低電圧電位である第２電位が印加される第１導電型ウェル領域が設けられている。前記第１導電型ウェル領域は、前記回路部を構成する。前記第１導電型半導体基板の表面層の、前記第１の第２導電型領域の外側に、第２の第２導電型領域が設けられている。前記第１導電型半導体基板の表面層の、前記第２の第２導電型領域の外側に、前記第２電位よりも低い第３電位が印加される第１導電型低電位領域が設けられている。前記回路部と前記第１導電型低電位領域との間で、かつ前記第１導電型半導体基板と前記第２の第２導電型領域との間に、空洞が選択的に設けられている。前記第１の第２導電型領域と前記第２の第２導電型領域との間に、前記第２の第２導電型領域を貫通して前記空洞に達する第１導電型領域が設けられている。前記第２の第２導電型領域に、レベルシフタを構成する絶縁ゲート型電界効果トランジスタが配置されている。そして、前記第２の第２導電型領域の、前記絶縁ゲート型電界効果トランジスタのドレインと前記第１導電型領域とに挟まれた部分に、前記第１電位に接続された第２導電型高濃度領域が配置されてない。

【0033】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１導電型領域には、前記第２電位が印加されることを特徴とする。

【0034】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記空洞は、前記回路部と、前記絶縁ゲート型電界効果トランジスタのドレインとの間に配置されていることを特徴とする。

【0035】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記絶縁ゲート型電界効果トランジスタのドレインは、前記第２の第２導電型領域の前記回路部側に配置され、前記絶縁ゲート型電界効果トランジスタのソースは、前記第２の第２導電型領域の前記第１導電型低電位領域側に配置されていることを特徴とする。

【0036】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記回路部は、主電源の高電圧電位側に接続された第１素子と、前記第１素子に直列に接続され、かつ前記主電源の低電圧電位側に接続された第２素子と、から構成される出力回路の前記第１素子を駆動し、前記第２電位は、前記第１素子と前記第２素子との接続点の電位であり、前記第３電位は、前記主電源の低電圧電位であることを特徴とする。

【0037】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１導電型領域と前記第１導電型半導体基板とのパンチスルー耐圧は、前記第１素子がオン状態で、前記第２素子がオフ状態であるときに過渡的に上昇する前記出力回路の前記第１素子と前記第２素子との前記接続点の電位よりも高く設定されていることを特徴とする。

【0038】

また、この発明にかかる半導体集積回路装置は、上述した発明において、前記第１の第２導電型領域の表面上に絶縁膜を介して設けられた抵抗層をさらに備え、前記絶縁ゲート型電界効果トランジスタのドレインは、前記第１導電型半導体基板上に配置された配線層を介して前記抵抗層に電気的に接続されていることを特徴とする。

【0039】

上述した発明によれば、第１導電型低電位領域と第１導電型分離領域との間に空洞を形成し、この空洞上に空洞に達する深さで第１導電型領域を設けることにより、第１，２素子の接続点に負サージが生じたときに第１導電型低電位領域から第１導電型分離領域へ流れるホールを引き抜くことができ、ホール注入を低減（ほぼ無効化）させることができる。

【0040】

また、上述した発明によれば、第１導電型領域を空洞に達する深さよりも深くしないことで、第１素子と第２素子との接続点の電位の過渡的な上昇により第１導電型領域が第１導電型半導体基板にパンチスルーすることを防止することができる。また、上述した発明によれば、空洞に達する深さでホールピックアップ用の第１導電型領域を設けることによりホール注入を低減（ほぼ無効化）させることができるため、第１導電型低電位領域と回路部との間隔を小さくすることができる。

【発明の効果】

【0041】

本発明にかかる半導体集積回路装置によれば、誤動作や破壊が生じることを回避することができるという効果を奏する。また、本発明にかかる半導体集積回路装置によれば、チップサイズを縮小することができるという効果を奏する。

【図面の簡単な説明】

【0042】

【図1】図１は、実施の形態１にかかる半導体集積回路装置の平面構造を示す平面図である。

【図2】図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。

【図3】図３は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図4】図４は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図5】図５は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図6】図６は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図7】図７は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図8】図８は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。

【図9】図９は、高耐圧ドライバＩＣの要部（１相）の構成を示す回路図である。

【図10】図１０は、パワーモジュール動作時の中間電位の変動を示す特性図である。

【図11】図１１は、従来のハイサイド駆動回路の平面構造を示す平面図である。

【図12】図１２は、図１１の切断線ＡＡ−ＡＡ’における断面構造を示す断面図である。

【図13】図１３は、実施の形態１にかかる半導体集積回路装置の平面構造の別の一例を示す平面図である。

【図14】図１４は、図１３の切断線Ｚ−Ｚ’における断面構造を示す断面図である。

【図15】図１５は、実施の形態２にかかる半導体集積回路装置の平面構造を示す平面図である。

【図16】図１６は、図１５の切断線Ｂ−Ｂ’における断面構造を示す断面図である。

【発明を実施するための形態】

【0043】

以下に添付図面を参照して、この発明にかかる半導体集積回路装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

【0044】

（実施の形態１）
実施の形態１にかかる半導体集積回路装置について、上下アームのドライバ機能を一つのシリコンチップに搭載した駆動回路の上アーム出力素子を駆動するハイサイド駆動回路を例に説明する。図１は、実施の形態１にかかる半導体集積回路装置の平面構造を示す平面図である。図２は、図１の切断線Ａ−Ａ’における断面構造を示す断面図である。実施の形態１にかかる半導体集積回路装置を備えた駆動回路の回路構成は、例えば、図９に示す駆動回路１１１の回路構成（１相）と同様であるため説明を省略する。

【0045】

実施の形態１にかかる半導体集積回路装置は、例えば、図９に示すパワーモジュール（出力回路）１００の上アーム出力素子（第１ＭＯＳＦＥＴ１０１：第１素子）を駆動する駆動回路１１１のハイサイド駆動回路である。ハイサイド駆動回路は、高電圧電源での使用が可能な高耐圧ＩＣ（ＨＶＩＣ）となっている。駆動回路１１１のハイサイド駆動回路は、モータ１１２を駆動するパワーモジュール１００（第１，２ＭＯＳＦＥＴ１０１，１０２：第１，２素子）と同程度の、例えば６００Ｖ〜１４００Ｖ程度の耐圧を有するのが好ましい。

【0046】

また、図１に示すように、実施の形態１にかかる半導体集積回路装置において、ｐ半導体基板（半導体チップ）１には、ハイサイド駆動回路（回路部）が形成されたハイサイド駆動回路形成領域１０と、ハイサイド駆動回路の耐圧を確保する高耐圧終端領域（ＨＶＪＴ）４０とが形成されている。ハイサイド駆動回路形成領域１０は、ｐ半導体基板１の表面層に配置されている。ＨＶＪＴ４０は、ハイサイド駆動回路形成領域１０を囲むように配置されている。

【0047】

ｐ半導体基板１の内部には、ハイサイド駆動回路形成領域１０とＨＶＪＴ４０との境界に、誘電体領域である空洞（Ｃａｖｉｔｙ）１１が設けられている。すなわち、ｐ半導体基板１は、選択的にＳＯＮ（Ｓｉｌｉｃｏｎ Ｏｎ Ｎｏｔｈｉｎｇ）構造となっている。空洞１１は、ハイサイド駆動回路形成領域１０側からＨＶＪＴ４０側にわたる所定幅で配置される。また、空洞１１は、例えば、略矩形状のハイサイド駆動回路形成領域１０の３辺にわたって略コの字状の平面形状で配置されている。その理由は、次のとおりである。

【0048】

空洞１１が形成されていない１辺には、ボンディングワイヤーがボンディングされる電極パッド（Ｐａｄ）５０が配置される。電極パッド５０は、ハイサイド駆動回路形成領域１０のＨＶＪＴ４０との境界付近に設けられている。具体的には、電極パッド５０は、後述するｎ分離領域２上に設けられている。電極パッド５０には、ハイサイド電源電位ＶＢが印加されるパッド、中間電位Ｖｓが印加されるパッド、上アーム出力素子の制御端子に信号を印加するための出力パッドなどが配置される。電極パッド５０の下のｎ分離領域２には、ワイヤーをボンディングする際の衝撃がハイサイド駆動回路に影響を及ぼすことを避けるためにハイサイド駆動回路を設けない領域となっている。電極パッド５０の幅が大きいため、電極パッド５０を配置することによりハイサイド駆動回路とＨＶＪＴ４０に設けられハイサイド電源電位ＶＢに接続されるｎ⁺⁺高濃度領域１２ａとの間隔が１００μｍ以上となる。このため、空洞１１は、略矩形状のハイサイド駆動回路形成領域１０の３辺にわたって略コの字状の平面形状で配置される。

【0049】

この実施の形態１では、電極パッド５０の下のｎ分離領域２にハイサイド駆動回路を形成しない場合について説明したが、電極パッド５０の下のｎ分離領域２にハイサイド駆動回路を形成する場合は、空洞１１は、ハイサイド駆動回路形成領域１０の４辺にわたってハイサイド駆動回路形成領域１０を囲むように配置されてもよい。また、空洞１１は、この実施の形態１の場合であっても４辺にわたってハイサイド駆動回路形成領域１０を囲むように配置されてもよい。また、他の辺すべてにおいてハイサイド駆動回路とＨＶＪＴ４０に設けられるｎ⁺⁺高濃度領域１２ａとの間隔が１００μｍ以上である場合は、空洞１１を、略矩形状のハイサイド駆動回路形成領域１０の１辺にのみに配置してもよい。空洞１１の詳細な配置については後述する。

【0050】

図２には、電極パッド５０と空洞１１とを横切る直線状の切断線Ａ−Ａ’における断面構造を示す。図２に示すように、ｐ半導体基板１の表面層には、ｎ分離領域（第２導電型分離領域）２が選択的に形成されている。ｎ分離領域２の端部は、空洞１１の下側（ｐ半導体基板１側）の領域を覆う。ｎ分離領域２には、ハイサイド駆動回路（図２に矢印で示す回路部）を構成する横型のｐチャネルＭＯＳＦＥＴ（ＭＶ−ＰＭＯＳ）２０および横型のｎチャネルＭＯＳＦＥＴ（ＭＶ−ＮＭＯＳ）３０が形成されている。ＭＶ−ＰＭＯＳ２０およびＭＶ−ＮＭＯＳ３０は、例えば１５Ｖ〜３０Ｖ耐圧クラス程度のＭＯＳＦＥＴであってもよい。

【0051】

ＭＶ−ＰＭＯＳ２０は、ｐ⁺ソース領域２１、ｐ⁺ドレイン領域２２、ゲート電極２３、ソース電極（不図示）およびドレイン電極（不図示）を備える。ｐ⁺ソース領域２１およびｐ⁺ドレイン領域２２は、ｎ分離領域２の内部に互いに離れて設けられる。ｎ分離領域２には、ｎ分離領域２の内部に設けられたｎ⁺⁺高濃度領域２ａを介して電気的に接続されたＶＢ電極（不図示）からハイサイド電源電位ＶＢが印加される。

【0052】

ゲート電極２３は、ｎ分離領域２の、ｐ⁺ソース領域２１とｐ⁺ドレイン領域２２とに挟まれた部分の表面にゲート絶縁膜（不図示）を介して設けられている。ＭＶ−ＰＭＯＳ２０のソース電極およびドレイン電極は、それぞれｐ⁺ソース領域２１およびｐ⁺ドレイン領域２２に電気的に接続されている。ＭＶ−ＰＭＯＳ２０のソース電極は、ＶＢ電極に短絡されている。

【0053】

ＭＶ−ＮＭＯＳ３０は、ｎ分離領域２の表面層に設けられたｐ分離領域（第１導電型分離領域）３に形成され、ｎ⁺ソース領域３１、ｎ⁺ドレイン領域３２、ゲート電極３３、ソース電極（不図示）およびドレイン電極（不図示）を備える。ｎ⁺ソース領域３１およびｎ⁺ドレイン領域３２は、ｐ分離領域３の内部に互いに離れて設けられている。ｐ分離領域３には、ｐ分離領域３の内部に設けられたｐ⁺⁺高濃度領域３ａを介して電気的に接続されたＶｓ電極（不図示）から中間電位Ｖｓ（上下アーム出力素子の接続点１０５の電位）が印加される。

【0054】

ゲート電極３３は、ｐ分離領域３の、ｎ⁺ソース領域３１とｎ⁺ドレイン領域３２とに挟まれた部分の表面にゲート絶縁膜（不図示）を介して設けられている。ＭＶ−ＮＭＯＳ３０のソース電極およびドレイン電極は、それぞれｎ⁺ソース領域３１およびｎ⁺ドレイン領域３２に電気的に接続されている。ＭＶ−ＮＭＯＳ３０のソース電極は、Ｖｓ電極に短絡されている。

【0055】

また、ｐ半導体基板１の表面層の、ｎ分離領域２の外側には、ＨＶＪＴ４０においてｎエピタキシャル領域（第２導電型分離領域）１２が設けられている。ｎエピタキシャル領域１２は、ｎ分離領域２に接し、ハイサイド駆動回路形成領域１０を囲む。ｎエピタキシャル領域１２には、ｎエピタキシャル領域１２内部のｎ⁺⁺高濃度領域１２ａを介して電気的に接続されたＶＢ電極（不図示）からハイサイド電源電位ＶＢが印加される。

【0056】

ｐ半導体基板１の表面層の、ｎエピタキシャル領域１２の外側には、ｎエピタキシャル領域１２を貫通してｐ半導体基板１に達するｐ領域（第１導電型低電位領域）４１が設けられている。ｐ領域（以下、ｐＧＮＤ領域とする）４１には、ｐＧＮＤ領域４１内部のｐ⁺⁺高濃度領域４１ａを介して電気的に接続されたＧＮＤ電極（不図示）からグランド電位ＧＮＤが印加される。ｐＧＮＤ領域４１は、ｐ半導体基板１をグランド電位ＧＮＤに固定する機能を有する。

【0057】

上述した空洞１１は、ハイサイド駆動回路形成領域１０とｐＧＮＤ領域４１との間において、ｐ半導体基板１とｎエピタキシャル領域１２との間に設けられている。空洞１１は、後述するｐ拡散領域１３からｐＧＮＤ領域４１側へ向かって、耐圧領域４３下にまで延びていてもよい。耐圧領域４３とは、ｐＧＮＤ領域４１と、ｎエピタキシャル領域１２内のハイサイド電源電位ＶＢが印加されるｎ⁺⁺高濃度領域１２ａとの間の領域である。空洞１１は、ｐＧＮＤ領域４１に接していてもよい。また、上記特許文献４に記載のようにＭＯＳＦＥＴからなるレベルシフタをＨＶＪＴ４０に配置することもできる。

【0058】

図１３は、実施の形態１にかかる半導体集積回路装置の平面構造の別の一例を示す平面図である。図１４は、図１３の切断線Ｚ−Ｚ’における断面構造を示す断面図である。空洞１１は、ｐ半導体基板１のハイサイド駆動回路形成領域１０に形成されたハイサイド駆動回路と、レベルシフタを構成するＭＯＳＦＥＴ（ＨＶ−ＮＭＯＳ）のｎ⁺ドレイン領域９１との間に配置されるのが好ましい。なお、図１３では図示省略するが、空洞１１が略矩形状のハイサイド駆動回路形成領域１０の４辺にわたって配置されている。図１４において、符号９２，９３は、それぞれレベルシフタを構成するＭＯＳＦＥＴのｎ⁺ソース領域およびゲート電極である。

【0059】

また、ハイサイド駆動回路形成領域１０には、その表面からｎエピタキシャル領域（ｎ^-型領域）１２を貫通して空洞１１に達するｐ拡散領域１３が設けられている。具体的には、ｐ拡散領域１３は、空洞１１上（空洞１１のｎエピタキシャル領域１２側）に、空洞１１と同様に略コの字状の平面形状で配置されている。また、ｐ拡散領域１３は、ハイサイド駆動回路およびｐＧＮＤ領域４１から離れて設けられている。ｐ拡散領域１３には、ｐ拡散領域１３の内部に設けられたｐ⁺⁺高濃度領域１３ａを介して電気的に接続されたＶｓ電極から中間電位Ｖｓが印加される。

【0060】

ｐ拡散領域１３を設けることにより、上アーム出力素子がオフ状態で、下アーム出力素子がオン状態となる第２状態１２２に上下アーム出力素子の接続点１０５に負サージ１２２ａが発生したときに（図１０）ｐＧＮＤ領域４１からハイサイド駆動回路形成領域１０へ流れるホールをｐ拡散領域１３から引き抜く（ホールピックアップ）ことができる。また、空洞１１に達する深さでｐ拡散領域１３を設けることによりｐＧＮＤ領域４１からハイサイド駆動回路形成領域１０へのホール注入を低減（ほぼ無効化）することができる。また、ｐ拡散領域１３を空洞１１の深さよりも深くしないため、上アーム出力素子がオン状態で、下アーム出力素子がオフ状態となる第１状態１２１に生じるサージ電圧１２１ａによって中間電位Ｖｓが過渡的に上昇したときにｐ拡散領域１３がｐ半導体基板１にパンチスルーすることを防止することができる。

【0061】

空洞１１に達する深さでｐ拡散領域１３を設けることによりｐＧＮＤ領域４１からハイサイド駆動回路形成領域１０へのホール注入をほぼ無効化することができるため、空洞１１およびｐ拡散領域１３を形成した箇所においてハイサイド駆動回路とｎ⁺⁺高濃度領域１２ａとの第１間隔ｘ₁は、従来のように１００μｍ以上とする必要はなく、ｐ拡散領域１３の幅ｗ程度あればよい。一方、空洞１１およびｐ拡散領域１３が形成されていない箇所においては、ハイサイド駆動回路形成領域１０表面に電極パッド５０が配置されているため、ハイサイド駆動回路とｎ⁺⁺高濃度領域１２ａとの第２間隔ｘ₂は１００μｍ以上となっている。

【0062】

空洞１１およびｐ拡散領域１３が形成されていない箇所においては、ハイサイド駆動回路とｎ⁺⁺高濃度領域１２ａとの第２間隔ｘ₂は１００μｍ以上となっているため、負サージ１２２ａ発生時にｐＧＮＤ領域４１からハイサイド駆動回路形成領域１０へ流れるホールはハイサイド駆動回路に到達しない。したがって、空洞１１およびｐ拡散領域１３が形成されていない箇所においてハイサイド駆動回路とｐＧＮＤ領域４１との間には、空洞１１およびｐ拡散領域１３を設けてもよいし、設けなくてもよい。空洞１１およびｐ拡散領域１３が形成されていない箇所においてハイサイド駆動回路とｐＧＮＤ領域４１との間に空洞１１およびｐ拡散領域１３を設ける場合、空洞１１およびｐ拡散領域１３はともにｐ半導体基板１の４辺にわたってハイサイド駆動回路形成領域１０を囲むように配置される。

【0063】

空洞１１の厚さは、所望のパンチスルー耐圧以上を確保することができるように設定される。一般的にリサーフ（ＲＥＳＵＲＦ：ＲＥｄｕｃｅｄ ＳＵＲｆａｃｅ ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）効果を損なわないときの誘電体分離半導体装置の耐圧Ｖｂｒは、ポアソン式に基づいて下記（１）式であらわされる。ここで、臨界電圧Ｅｃｒ、ｎエピタキシャル領域１２の厚さｄ、誘電体層の厚さＴｏｘ、シリコン（Ｓｉ）の比誘電率ε_Si、誘電体の比誘電率εｏｘとする。

【0064】

Ｖｂｒ＝Ｅｃｒ×（ｄ／２＋Ｔｏｘ×ε_Si／εｏｘ）・・・（１）

【0065】

１２００Ｖ耐圧のハイサイド駆動回路を作製する場合、ｎエピタキシャル領域１２の比抵抗ばらつき、空洞１１の厚さのばらつき、さらに外付け部品のパワーモジュール１００（上下アーム出力素子）の実耐圧などを加味して最低でも１５００Ｖ程度の耐圧が要求される。誘電体層が空洞（Ｃａｖｉｔｙ）１１である場合、誘電体の比誘電率εｏｘは１となる。例えばｄ＝１０μｍ、Ｔｏｘ＝４μｍとした場合、Ｅｃｒ＝３×１０⁵（Ｖ／ｃｍ）、εｏｘ＝１、ε_Si＝１１．７であるため、上記（１）式よりＶｂｒ＝１５５０Ｖとすることができる。

【0066】

上記（１）式に基づいて誘電体分離半導体装置の高耐圧化を図るためには、ｎエピタキシャル領域１２または誘電体層（空洞１１）の厚さを厚くすればよい。しかし、空洞１１の厚さを厚くした場合、空洞１１上に配置されたｎエピタキシャル領域１２の重さによって空洞１１が潰れてしまう。したがって、空洞１１の厚さは４μｍ〜６μｍ程度が好ましい。

【0067】

ゲート電極２３，３３、ソース電極、ドレイン電極、ＶＢ電極、Ｖｓ電極およびＧＮＤ電極は、層間絶縁膜によって互いに電気的に絶縁されている。また、ｐ半導体基板１の表面素子構造が形成された側の表面は、パッシベーション膜（不図示）によって保護されている。層間絶縁膜は、例えば、フィールド酸化膜であるＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）や、ＴＥＯＳ（ＴｅｔｒａＥｔｈＯｘｙＳｉｌａｎｅ）、ＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）などによるシリコン酸化膜（ＳｉＯ₂膜）であってもよい。パッシベーション膜は、シリコン窒化膜（Ｓｉ₃Ｎ₄膜）またはポリイミド膜であってもよい。

【0068】

次に、実施の形態１にかかる半導体集積回路装置の製造方法について、６００Ｖ〜１２００Ｖ程度の高耐圧なハイサイド駆動回路を作製（製造）する場合を例に説明する。図３〜８は、実施の形態１にかかる半導体集積回路装置の製造途中の状態を示す断面図である。まず、図３に示すように、比抵抗が例えば１００Ω・ｃｍ〜４００Ω・ｃｍ程度のｐ半導体基板１を用意する。次に、熱酸化によりｐ半導体基板１の表面に熱酸化膜を形成し、フォトリソグラフィにより熱酸化膜をパターニングしてトレンチエッチング用のマスク酸化膜５１を形成する。

【0069】

次に、マスク酸化膜５１をマスクとして例えばドライエッチングを行い、ｐ半導体基板１の空洞１１の形成領域に複数のトレンチ５２を形成する。次に、例えばウェットエッチングによりマスク酸化膜５１を除去した後、例えば水素（Ｈ₂）ガスなどの不活性ガス雰囲気において１０００℃〜１２００℃程度の温度のアニール処理を行う。これにより、図４に示すように、トレンチ５２の開口部が塞がれ、かつ複数のトレンチ５２が一体化され、空洞１１が２μｍ〜６μｍ程度、例えば４μｍの厚さで形成される（シリコン原子の表面マイグレーション）。

【0070】

ｐ半導体基板１の表面層に空洞１１を形成する方法は、これに限らず種々変更可能である。例えば、電界エッチングなどにより、ｐ半導体基板１の表面にポーラスシリコン（多孔質シリコン）を選択的に形成する。そして、ｐ半導体基板１上に、後述するｎエピタキシャル領域１２を成長させてポーラスシリコンを覆う。その後、不活性ガス雰囲気において高温度のアニール処理を行うことにより、ポーラスシリコンを周囲のｐ半導体基板１やｎエピタキシャル領域１２に吸収させて、ポーラスシリコンを形成した部分を空洞１１としてもよい。

【0071】

次に、図５に示すように、ｐ半導体基板１上（空洞１１が形成されている側の表面）に、ｎエピタキシャル領域１２を５μｍ〜５０μｍ程度、例えば１０μｍの厚さで成長させる。ｎエピタキシャル領域１２の不純物濃度は、例えば１×１０¹⁴／ｃｍ³〜１×１０¹⁶／ｃｍ³程度であってもよい。

【0072】

次に、図６に示すように、ｎエピタキシャル領域１２の表面にレジストマスク５３を形成し、ハイサイド駆動回路形成領域１０を露出させる。次に、レジストマスク５３をマスクとして例えばリン（Ｐ）などのｎ型不純物の第１イオン注入６１を行う。図６において、ｎエピタキシャル領域１２表面近傍の点線は、第１イオン注入６１されたｎ型不純物をあらわしている（図７においても同様）。第１イオン注入６１におけるｎ型不純物のドーズ量は、例えば５×１０¹²／ｃｍ²〜５×１０¹³／ｃｍ²程度であってもよい。そして、レジストマスク５３を除去する。

【0073】

次に、図７に示すように、ｎエピタキシャル領域１２の表面にレジストマスク５４を形成し、ｐ拡散領域１３およびｐＧＮＤ領域４１の形成領域を露出させる。次に、レジストマスク５４をマスクとして例えばボロン（Ｂ）などのｐ型不純物の第２イオン注入６２を行う。第２イオン注入６２におけるｐ型不純物のドーズ量は、例えば１×１０¹²／ｃｍ²〜１×１０¹⁴／ｃｍ²程度であってもよい。図７において、ｎエピタキシャル領域１２表面近傍の点線（ｎ型不純物を示す点線よりも細かい点線）は、第２イオン注入６２されたｐ型不純物をあらわしている。そして、レジストマスク５４を除去する。第１，２イオン注入６１，６２は、順序を入れ替えて行ってもよい。

【0074】

次に、例えば１１００℃〜１２００℃程度の温度のアニール処理を１０時間程度行い、ｎエピタキシャル領域１２に第１，２イオン注入６１，６２されたｎ型不純物およびｐ型不純物を拡散させる。これにより、図８に示すように、ｎエピタキシャル領域１２の内部に、それぞれ所定の深さでｎ分離領域２、ｐ拡散領域１３およびｐＧＮＤ領域４１が形成される。このアニール処理は、ｐ拡散領域１３の形成領域に注入されたｐ型不純物が空洞１１にまで拡散されるように行う。

【0075】

このアニール処理において、第１イオン注入６１のｎ型不純物が拡散されることでｎ分離領域２が形成されるため、ｎ分離領域２の深さはｎエピタキシャル領域１２よりも深くなる。また、ｎ分離領域２の端部は、空洞１１の端部（ｐ半導体基板１側）を覆うように拡散される。すなわち、ｐ半導体基板１の深さ方向において、ｐ拡散領域１３とｐ半導体基板１との間に空洞１１が配置される。

【0076】

次に、ｎ分離領域２およびｎエピタキシャル領域１２の表面にレジストマスク（不図示）を形成し、ｐ分離領域３の形成領域を露出させる。次に、レジストマスクをマスクとして例えばボロンなどのｐ型不純物の第３イオン注入を行う。第３イオン注入におけるｐ型不純物のドーズ量は、例えば１×１０¹³／ｃｍ²〜１×１０¹⁴／ｃｍ²程度であってもよい。そして、第３イオン注入用のレジストマスクを除去する。

【0077】

次に、ｎ分離領域２およびｎエピタキシャル領域１２の表面にレジストマスク（不図示）を形成し、ｐ⁺ソース領域２１、ｐ⁺ドレイン領域２２の形成領域を露出させる。次に、レジストマスクをマスクとして例えばボロンなどのｐ型不純物の第４イオン注入を行う。第４イオン注入におけるｐ型不純物のドーズ量は、例えば５×１０¹²／ｃｍ²〜１×１０¹⁴／ｃｍ²程度であってもよい。そして、第４イオン注入用のレジストマスクを除去する。

【0078】

次に、ｎ分離領域２およびｎエピタキシャル領域１２の表面にレジストマスク（不図示）を形成し、ｎ⁺ソース領域３１、ｎ⁺ドレイン領域３２の形成領域を露出させる。次に、レジストマスクをマスクとして例えばリンなどのｎ型不純物の第５イオン注入を行う。第５イオン注入におけるｎ型不純物のドーズ量は、例えば５×１０¹²／ｃｍ²〜１×１０¹⁴／ｃｍ²程度であってもよい。そして、第５イオン注入用のレジストマスクを除去する。

【0079】

次に、ｎ分離領域２およびｎエピタキシャル領域１２の表面にレジストマスク（不図示）を形成し、ｐ⁺⁺高濃度領域４１ａ，３ａ，１３ａの形成領域を露出させる。次に、レジストマスクをマスクとして例えばボロンなどのｐ型不純物の第６イオン注入を行う。第６イオン注入におけるｐ型不純物のドーズ量は、例えば５×１０¹⁴／ｃｍ²〜５×１０¹⁵／ｃｍ²程度であってもよい。このとき、ｐ⁺⁺高濃度領域４１ａ，３ａ，１３ａとともに、ＭＶ−ＰＭＯＳ２０のｐ⁺ソース領域２１およびｐ⁺ドレイン領域２２表面にも、それぞれ図示省略するｐ⁺⁺高濃度領域を形成する。そして、第６イオン注入用のレジストマスクを除去する。この第６イオン注入では、各電極とのオーミックコンタクト用のｐ⁺⁺高濃度領域を形成している。

【0080】

次に、ｎ分離領域２およびｎエピタキシャル領域１２の表面にレジストマスク（不図示）を形成し、ｎ⁺⁺高濃度領域２ａ，１２ａの形成領域を露出させる。次に、レジストマスクをマスクとして例えば砒素などのｎ型不純物の第７イオン注入を行う。第７イオン注入におけるｎ型不純物のドーズ量は、例えば５×１０¹⁴／ｃｍ²〜５×１０¹⁵／ｃｍ²程度であってもよい。このとき、ｎ⁺⁺高濃度領域２ａ，１２ａとともに、ＭＶ−ＮＭＯＳ３０のｎ⁺ソース領域３１およびｎ⁺ドレイン領域３２にも、それぞれ図示省略するｎ⁺⁺高濃度領域を形成する。そして、第７イオン注入用のレジストマスクを除去する。この第７イオン注入では、各電極とのオーミックコンタクト用のｎ⁺⁺高濃度領域を形成している。第３〜７イオン注入は、順序を入れ替えて行ってもよい。

【0081】

次に、例えば９００℃〜１１００℃程度の温度の活性化アニール処理を４時間程度行い、ｎ分離領域２およびｎエピタキシャル領域１２に第３〜７イオン注入されたｎ型不純物およびｐ型不純物を拡散させる。これにより、ｐ分離領域３と、ｐ⁺ソース領域２１およびｐ⁺ドレイン領域２２と、ｎ⁺ソース領域３１およびｎ⁺ドレイン領域３２と、各電極に接続されるｎ⁺⁺高濃度領域２ａ，１２ａおよびｐ⁺⁺高濃度領域３ａ，１３ａ，４１ａとが形成される。その後、ゲート電極２３，３３、ソース電極、ドレイン電極、ＶＢ電極、Ｖｓ電極およびＧＮＤ電極を形成し、層間絶縁膜やパッシベーション膜などを形成することにより、図１，２に示すハイサイド駆動回路が完成する。

【0082】

以上、説明したように、実施の形態１によれば、ＨＶＪＴに設けたｐＧＮＤ領域とハイサイド駆動回路形成領域に設けたハイサイド駆動回路との間に空洞を形成し、この空洞上に空洞に達する深さでｐ拡散領域を設けることにより、上下アーム出力素子の接続点に負サージが生じたときにｐＧＮＤ領域からｐ分離領域へ流れ込むホールを引き抜くことができ、ホール注入を低減（ほぼ無効化）させることができる。このため、上アーム出力素子の負荷電流や負荷に付随する浮遊インダクタンス（Ｌ成分）が大きいインバータ装置を駆動させる場合であっても、ハイサイド駆動回路が誤作動したり破壊に至ることを防止することができる。

【0083】

また、実施の形態１によれば、ｐ拡散領域を空洞に達する深さよりも深くしないことで、中間電位の過渡的な上昇によりホールピックアップ用のｐ拡散領域がｐ半導体基板にパンチスルーすることを防止することができる。また、実施の形態１によれば、空洞に達する深さでホールピックアップ用のｐ拡散領域を設けることによりホール注入を低減（ほぼ無効化）させるため、ハイサイド電源電位が接続されるｎ⁺⁺高濃度領域とハイサイド駆動回路との間隔は、ホールピックアップ用のｐ拡散領域の幅１５μｍ程度の間隔があればよく、１００μｍ以上離す必要がなくなる。したがって、チップサイズを縮小することができ、コストを低減することができる。

【0084】

また、実施の形態１によれば、ピックアップ用のｐ拡散領域をｐＧＮＤ領域と同時にイオン注入およびアニール処理によって形成することができるため、従来のハイサイド駆動回路の製造工程に、ｐ半導体基板内部に空洞を設ける工程を追加するだけで上記のハイサイド駆動回路を作製することができる。また、実施の形態１によれば、半導体基板内のｐ拡散領域が形成された領域のみに空洞を設ければよいため、ハイサイド駆動回路の製造中に半導体基板が反ることを抑制することができる。

【0085】

（実施の形態２）
次に、実施の形態２にかかる半導体集積回路装置について説明する。図１５は、実施の形態２にかかる半導体集積回路装置の平面構造を示す平面図である。図１６は、図１５の切断線Ｂ−Ｂ’における断面構造を示す断面図である。実施の形態２にかかる半導体集積回路装置が実施の形態１にかかる半導体集積回路装置と異なる点は、ＨＶＪＴ４０にレベルシフタを一体化したセルフシールディング方式のハイサイド駆動回路において、ｎエピタキシャル領域（ｎ^-型領域）１２に、ＨＶＪＴ４０にハイサイド電源電位ＶＢを印加（ピックアップ）するためのｎ⁺⁺高濃度領域（図１４の符号１２ａに相当）が設けられていない点である。

【0086】

実施の形態２においては、ｎエピタキシャル領域１２にｎ⁺⁺高濃度領域を設けていない分だけチップサイズを縮小化することができる。具体的には、ｎ⁺⁺高濃度領域の幅である１０μｍ程度と、ｎ⁺⁺高濃度領域とｐ拡散領域１３との間の間隔である１０μｍとの計２０μｍ分のチップサイズを縮小化させることができる。ｎ⁺⁺高濃度領域およびｐ拡散領域１３は、ハイサイド駆動回路形成領域１０の周囲を囲むように配置されており、その１周分の長さは約２ｍｍであるため、例えば２ｍｍ×２０μｍ分のチップ面積を縮小化することができる。

【0087】

また、ｎエピタキシャル領域１２にｎ⁺⁺高濃度領域を設けた場合、ｐＧＮＤ領域４１とｐ拡散領域１３との間に、中間電位Ｖｓのｐ拡散領域１３よりも電位の高いハイサイド電源電位ＶＢのｎ⁺⁺高濃度領域が配置されているため、負サージが発生し、ｐＧＮＤ領域４１とｎエピタキシャル領域１２とからなる寄生ダイオードがターンオンしたときに、ｐＧＮＤ領域４１からハイサイド駆動回路形成領域１０へ流れるホールは、ｐ拡散領域１３から引き抜かれる以外に、ｎエピタキシャル領域１２内部のｎ⁺⁺高濃度領域から内部配線を介してｎ分離領域２へと流れてしまうという現象が生じる。

【0088】

一方、実施の形態２においては、ｎエピタキシャル領域１２にｎ⁺⁺高濃度領域を設けていないため、ｐＧＮＤ領域４１から流れるホールはすべてｐ拡散領域１３で引き抜かれ、ＨＶＪＴ４０を通る経路でハイサイド駆動回路形成領域１０にホールが流れ込むことはない。負サージが発生し、ハイサイド電源電位ＶＢがグランド電位ＧＮＤより低くなると、ｐＧＮＤ領域４１とｎエピタキシャル領域１２とからなる寄生ダイオードの他に、ｐＧＮＤ領域４１およびｐ半導体基板１とｎ分離領域２とからなる寄生ダイオードもターンオンするが、ｐ半導体基板１が高抵抗であることから、ｐ半導体基板１からｎ分離領域２へのホール注入はわずかである。

【0089】

また、ｎエピタキシャル領域１２にｎ⁺⁺高濃度領域を設けた場合、レベルシフタのｎ⁺ドレイン領域９１とｎ⁺⁺高濃度領域とに挟まれた部分におけるｎエピタキシャル領域１２からなる拡散抵抗として用いていたが、実施の形態２においては、この拡散層からなる拡散抵抗に代えて、ポリシリコン層をレベルシフト抵抗９４として用いればよい。この場合、例えばハイサイド駆動回路形成領域１０におけるチップ上（例えばＬＯＣＯＳ膜上）にポリシリコン層を形成し、このポリシリコン層をレベルシフト抵抗９４として用いればよい。ポリシリコン層はチップ上に形成されるため、チップサイズが大きくなることはない。また、拡散層からなる拡散抵抗をレベルシフト抵抗９４として用いていないため、上下アーム出力素子のオン・オフによるｎエピタキシャル領域１２の空乏化の度合いによってレベルシフト抵抗９４の抵抗値が変化することはない。また、ハイサイド駆動回路形成領域１０のｎ分離領域２からなる拡散抵抗をレベルシフト抵抗９４として用いてもよい。ｎ分離領域２はｎエピタキシャル領域１２よりも高不純物濃度であるため、ｎ分離領域２の空乏化によってレベルシフト抵抗９４の抵抗値がばらつくことはない。したがって、ハイサイド駆動回路形成領域１０にレベルシフト抵抗９４を設けることにより、安定した信号伝達を実現することができる。

【0090】

レベルシフタのｎ⁺ドレイン領域９１は、ｐ半導体基板１のおもて面側に配置された内部配線を介してレベルシフト抵抗９４に接続され、レベルシフト抵抗９４を介してハイサイド駆動回路形成領域１０のｎ分離領域２の内部に設けられたｎ⁺⁺高濃度領域２ａに接続されている。すなわち、ｎ分離領域２の内部に設けられたｎ⁺⁺高濃度領域２ａは、ＨＶＪＴ４０にハイサイド電源電位ＶＢを印加するためのピックアップコンタクトとして機能する。空洞１１は、実施の形態１と同様に、ｐ拡散領域１３からｐＧＮＤ領域４１まで延びていてもよい。空洞１１に代えて、ｐ半導体基板１とｎエピタキシャル領域１２との間に選択的にＳｉＯ₂膜などの絶縁体層を埋め込んでもよい（部分ＳＯＩ）。この場合、絶縁体層の厚さは空洞１１の厚さよりも厚くするのがよい。例えば、空洞１１に代えてＳｉＯ₂膜を埋め込む場合、耐圧１５００Ｖ以上を確保するためには、ＳｉＯ₂膜の厚さは１５μｍ以上であるのがよい。

【0091】

また、実施の形態２にかかる半導体集積回路装置をワイヤーボンディング方式に適用してもよい。この場合、ＨＶ−ＮＭＯＳ９０のｎ⁺ドレイン領域９１およびｎ⁺ソース領域９２を設けない構成とすればよい。これにより、ｐＧＮＤ領域４１とｐ拡散領域１３とに挟まれたｎエピタキシャル領域１２はフローティング状態になるが、ｎエピタキシャル領域１２の電位は、ｐＧＮＤ領域４１とｎエピタキシャル領域１２との間のｐｎ接合による電位障壁０．６Ｖだけ中間電位Ｖｓよりも高い（＝Ｖｓ＋０．６Ｖ）。このため、ｐＧＮＤ領域４１とｎエピタキシャル領域１２との間において、１２００Ｖ以上の耐圧を確保することができる。

【0092】

以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。

【0093】

以上において本発明では、上述した各実施の形態に限らず、高電圧電源で使用されるさまざまな構成の回路に適用可能である。例えば、本発明は、ワイヤーボンディング方式やセルフシールディング方式のハイサイド駆動回路に適用可能である。また、高耐圧ドライバＩＣを構成する上アーム出力素子および下アーム出力素子をそれぞれＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）としてもよい。上下アーム出力素子をＩＧＢＴとする場合、上アーム出力素子となる第１ＩＧＢＴのエミッタと下アーム出力素子となる第２ＩＧＢＴのコレクタとの接続点がパワーモジュールからなる主回路の出力点となる。

【0094】

また、高耐圧ドライバＩＣの主電源の低電位側電位は、主電源の高電位側電位より低い電位であればよい。また、上述した各実施の形態では、半導体基板内部に空洞（Ｃａｖｉｔｙ）を設けた場合を例に説明しているが、この空洞に代えて、ＳｉＯ₂膜などの絶縁体層を設けることにより部分ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を構成してもよい。部分ＳＯＩ基板とする場合、耐圧１５００Ｖ以上を実現するために、部分ＳＯＩ基板内の絶縁体層の厚さを例えば１５μｍ以上にするのが好ましい。また、各実施の形態では第１導電型をｐ型とし、第２導電型をｎ型としたが、本発明は第１導電型をｎ型とし、第２導電型をｐ型としても同様に成り立つ。

【産業上の利用可能性】

【0095】

以上のように、本発明にかかる半導体集積回路装置は、モータ制御用インバータのほか、容量性負荷の大きいＰＤＰや液晶パネルなどの電源用途、エアコンや照明などの家電用インバータ用途などに使用されるパワー半導体装置に有用である。

【符号の説明】

【0096】

１ ｐ半導体基板
２ ｎ分離領域
２ａ，１２ａ ｎ⁺⁺高濃度領域
３ ｐ分離領域
３ａ，１３ａ，４１ａ ｐ⁺⁺高濃度領域
１０ ハイサイド駆動回路形成領域
１１ 空洞
１２ ｎエピタキシャル領域
１３ ｐ拡散領域
２０ ＭＶ−ＰＭＯＳ
２１ ＭＶ−ＰＭＯＳのｐ⁺ソース領域
２２ ＭＶ−ＰＭＯＳのｐ⁺ドレイン領域
２３ ＭＶ−ＰＭＯＳのゲート電極
３０ ＭＶ−ＮＭＯＳ
３１ ＭＶ−ＮＭＯＳのｎ⁺ソース領域
３２ ＭＶ−ＮＭＯＳのｎ⁺ドレイン領域
３３ ＭＶ−ＮＭＯＳのゲート電極
４０ ＨＶＪＴ
４１ ｐＧＮＤ領域
４３ 耐圧領域
５０ 電極パッド
１００ パワーモジュール（インバータ）
１０１ 上アーム出力素子（第１ＭＯＳＦＥＴ，第１ＩＧＢＴ）
１０２ 下アーム出力素子（第２ＭＯＳＦＥＴ，第２ＩＧＢＴ）
１０３，１０４ ＦＷＤ
１０５ 上アーム出力素子ソースと下アーム出力素子ドレインとの接続点
１１１ 駆動回路
１１２ 負荷（モータ）
１２１ 上アーム出力素子がオン状態で、下アーム出力素子がオフ状態となる第１状態
１２２ 上アーム出力素子がオフ状態で、下アーム出力素子がオン状態となる第２状態
ＧＮＤ グランド電位
ＶＢ ハイサイド電源電位
Ｖｃｃ ローサイド電源電位
Ｖｄｓ 主電源
Ｖｓ 主電源Ｖｄｓの高電位側電位と低電位側電位との間の中間電位

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】