特許 5754825 改善された信頼性のためにフローティング導電性プレートを備える３Ｄビア・コンデンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5754825

(24)【登録日】2015年6月5日

(45)【発行日】2015年7月29日

(54)【発明の名称】改善された信頼性のためにフローティング導電性プレートを備える３Ｄビア・コンデンサ

(51)【国際特許分類】

   H01L 21/822 20060101AFI20150709BHJP

   H01L 27/04 20060101ALI20150709BHJP

【ＦＩ】

   H01L27/04 C

【請求項の数】32

【全頁数】20

(21)【出願番号】特願2013-532088(P2013-532088)

(86)(22)【出願日】2011年8月16日

(65)【公表番号】特表2013-539915(P2013-539915A)

(43)【公表日】2013年10月28日

(86)【国際出願番号】EP2011064079

(87)【国際公開番号】WO2012045509

(87)【国際公開日】20120412

【審査請求日】2014年4月11日

(31)【優先権主張番号】12/898,340

(32)【優先日】2010年10月5日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100108501

【弁理士】

【氏名又は名称】上野 剛史

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(72)【発明者】

【氏名】チェン、フェン

(72)【発明者】

【氏名】ヤン、チ−チャオ

(72)【発明者】

【氏名】リー、バオツェン

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特表２００６−５００７７２（ＪＰ，Ａ）

【文献】 特開平１０−０９３０４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／０１５２２５８（ＵＳ，Ａ１）

【文献】 特開平０５−２５１６３７（ＪＰ，Ａ）

【文献】 特開２００６−０１９４５５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

基板の上の絶縁層であって、側壁および底部を有するビアを含む前記絶縁層と、
前記ビアの前記側壁と、前記ビアの前記底部の少なくとも一部とに重なる第１の電極と、
前記第１の電極に重なる第１のｈｉｇｈ−ｋ誘電体材料層と、
前記第１のｈｉｇｈ−ｋ誘電体材料層上の第１の導電性プレートと、
前記第１の導電性プレートに重なり、前記ビアの残りの部分は未充填のままにするよう形成された第２のｈｉｇｈ−ｋ誘電体材料層と、
前記ビアの前記残りの部分に形成された第２の電極であって、前記第１の導電性プレートは、前記第１の電極に対して平行であり、前記第１および第２の電極に接触していない、前記第２の電極と、
前記基板と、前記絶縁層との間の下部相互接続レベルであって、中に埋め込まれた第１の導電性機構を有する第１の誘電体層を含む前記下部相互接続レベルと、
前記絶縁層の上方にある上部相互接続レベルであって、前記上部相互接続レベルは、埋め込まれた第２の導電性機構を有する第２の誘電体層を含み、前記第１の電極は、前記第２の導電性機構に接触し、前記第２の電極は、前記第１の導電性機構に接触している、前記上部相互接続レベルと
を含むコンデンサ。

【請求項2】

前記第２のｈｉｇｈ−ｋ誘電体材料層は、ｉ）前記基板と平行な部分、ｉｉ）前記基板と垂直な部分、及び、前記基板と平行でなく且つ垂直でない部分、を有する、請求項１に記載のコンデンサ。

【請求項3】

前記第２のｈｉｇｈ−ｋ誘電体材料層と、前記第２の電極との間に、第２の導電性プレートおよび第３のｈｉｇｈ−ｋ誘電体材料層をさらに含み、前記第２の導電性プレートは、前記第１の電極に対して平行であり、前記第１および第２の電極ならびに前記第１の導電性プレートに接触していない、請求項１又は２に記載のコンデンサ。

【請求項4】

前記ビアは、前記第１の導電性機構の一部まで延在するビア・ガウジングを有し、前記ビア・ガウジングは、前記第２の電極の材料で充填されている、請求項１〜３のいずれか一項に記載のコンデンサ。

【請求項5】

前記下部相互接続レベルと、前記絶縁層との間に位置する第１の誘電被覆層をさらに含む、請求項１〜４のいずれか一項に記載のコンデンサ。

【請求項6】

前記上部相互接続レベルと、前記第２の電極との間に位置する第２の誘電被覆層をさらに含む、請求項１〜５のいずれか一項に記載のコンデンサ。

【請求項7】

前記上部相互接続レベルと、前記絶縁層との間に位置するハードマスク層をさらに含む、請求項１〜６のいずれか一項に記載のコンデンサ。

【請求項8】

前記第１の電極と、前記絶縁層との間に位置する障壁ライナ層をさらに含む、請求項１〜７のいずれか一項に記載のコンデンサ。

【請求項9】

前記第１の電極は、前記基板に対して垂直な第１の部分と、前記基板に対して平行な第２の部分とを有する、請求項１〜８のいずれか一項に記載のコンデンサ。

【請求項10】

前記第１の部分の高さの、前記第２の部分の長さに対する比は、２倍より大きい、請求項９に記載のコンデンサ。

【請求項11】

前記第１の電極は、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、ＡｌもしくはＴｉまたは前述の材料のうちの２つ以上の合金を含む、請求項１〜１０のいずれか一項に記載のコンデンサ。

【請求項12】

前記第１および第２のｈｉｇｈ−ｋ誘電体材料層は、同じ誘電体材料から形成され、前記誘電体材料は、酸化物−窒化物−酸化物、ＳｉＯ_２、ＴａＯ_５、ＰＳ_ｉＮ_ｘ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、ＳｉＣ、ＴａＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＨｆＳｉＯ_２もしくはＡｌ_２Ｏ_３または前述の材料のうちの２つ以上の任意の組み合わせを含む、請求項１〜１１のいずれか一項に記載のコンデンサ。

【請求項13】

前記誘電体材料は、５〜６０の範囲の誘電率を有する、請求項１２に記載のコンデンサ。

【請求項14】

前記第２の電極は、Ｃｕ、Ａｌ、Ｗ、Ｒｕ、Ｒｈ、ＩｒもしくはＣｏまたは前述の材料のうちの２つ以上を含む合金を含む、請求項１〜１３のいずれか一項に記載のコンデンサ。

【請求項15】

前記第１の導電性プレートは、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、ＡｌもしくはＴｉまたは前述の材料のうちの２つ以上の合金を含む、請求項１〜１４のいずれか一項に記載のコンデンサ。

【請求項16】

請求項１に記載の第１のコンデンサを有する第１のチップの上に結合された第２のチップであって、請求項１に記載の第２のコンデンサを有する、前記第２のチップを含む、コンデンサの配列。

【請求項17】

前記配列は、前記第２のチップの上に結合され第３のコンデンサを有する第３のチップをさらに含み、前記第３のコンデンサは、前記第１および第２のコンデンサと同じ構造を有し、前記第３のコンデンサの前記第１の導電性機構は、前記第２のコンデンサの前記第２の導電性機構に接触し、前記第３のコンデンサの前記第２の導電性機構は、第２の導体により前記第２のコンデンサの前記第１の導電性機構に接続されている、請求項１６に記載の配列。

【請求項18】

コンデンサを形成する方法であって、
中に埋め込まれた第１の導電性機構を有する第１の誘電体層を含む下部相互接続レベルと、前記下部相互接続レベルの上の第１の誘電被覆層と、前記第１の誘電被覆層の上の絶縁層と、前記絶縁層の上にあり上面を有する、パターニングされたハードマスク層とを有する基板を準備するステップであって、前記絶縁層は、前記第１の誘電被覆層の一部まで延在するビアを有し、前記ビアは、側壁および底部を有する、前記ステップと、
前記ビアの前記側壁および前記底部ならびに前記ハードマスク層の前記上面上に第１の電極層を形成するステップと、
前記第１の電極層上に第１のｈｉｇｈ−ｋ誘電体材料層を形成するステップと、
前記第１のｈｉｇｈ−ｋ誘電体材料層上に第１の導電性プレート層を形成するステップと、
前記第１の導電性プレート層の一部、前記第１のｈｉｇｈ−ｋ誘電体材料層の一部、前記第１の電極層の一部、前記第１の誘電被覆層の一部および前記第１の導電性機構の一部を除去することによって、前記ビアの前記底部にビア・ガウジングを形成するステップであって、前記ビア・ガウジングは、側壁および底部を有し、前記第１の導電性機構の一部まで延在する、前記ステップと、
前記第１の導電性プレート層上ならびに前記ビア・ガウジングの前記側壁および前記底部上に、第２のｈｉｇｈ−ｋ誘電体材料層を形成するステップと、
前記ビア・ガウジングの前記底部と、側壁の下部とにある前記第２のｈｉｇｈ−ｋ誘電体材料層を選択的に除去するステップと、
前記ビアおよび前記ビア・ガウジングを第２の電極材料で充填するステップと、
前記ビアの上端に凹部を形成するために、前記第２の電極材料を一部除去するステップと、
前記凹部内に第２の誘電被覆層を形成するステップと、
中に埋め込まれた第２の導電性機構を有する第２の誘電体層を含む上部相互接続レベルを、前記絶縁層上に形成するステップであって、第２の導電性機構は、前記第１の導電性プレート層に接触する、前記ステップと、
を含む方法。

【請求項19】

前記基板を準備する前記ステップは、
前記下部相互接続レベルを形成するために、前記第１の誘電体層内に前記第１の導電性機構を形成するステップと、
前記下部相互接続レベルの上に前記第１の誘電被覆層を形成するステップと、
前記第１の誘電被覆層の上に前記絶縁層を形成するステップと、
ビア・パターンを有するパターニングされたハードマスク層を前記絶縁層の上に形成するステップと、
前記ビア・パターンを、前記絶縁層と、前記第１の誘電被覆層の一部とに転写するステップと、
を含む、請求項１８に記載の方法。

【請求項20】

前記第１の電極層を形成する前記ステップより前に、前記ビアの前記側壁および前記底部ならびに前記ハードマスク層の前記上面上に障壁ライナ層を形成するステップをさらに含む、請求項１８に記載の方法。

【請求項21】

前記ビア・ガウジングを形成する前記ステップは、ガス源を用いた指向性スパッタリングを含む、請求項１８に記載の方法。

【請求項22】

前記ガス源は、Ａｒ、Ｈｅ、Ｘｅ、Ｎｅ、Ｋｒ、Ｒｎ、Ｎ_２、ＮＨ_３またはＨ_２を含む、請求項２１に記載の方法。

【請求項23】

前記第１の電極層を形成する前記ステップは、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）プロセスまたはプラズマ強化原子層堆積（ＰＥＡＬＤ）を含む、請求項１８に記載の方法。

【請求項24】

前記第１の電極層は、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、Ａｌ、Ｔｉまたは前述の材料のうちの２つ以上の合金を含む、請求項２３に記載の方法。

【請求項25】

前記第１のｈｉｇｈ−ｋ誘電体材料層を形成する前記ステップおよび前記第２のｈｉｇｈ−ｋ誘電体材料層を形成する前記ステップは、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）プロセスまたはプラズマ強化原子層堆積（ＰＥＡＬＤ）を含む、請求項１８に記載の方法。

【請求項26】

前記第１のｈｉｇｈ−ｋ誘電体材料層および前記第２のｈｉｇｈ−ｋ誘電体材料層は、同じ誘電体材料から形成され、前記誘電体材料は、酸化物−窒化物−酸化物、ＳｉＯ_２、ＴａＯ_５、ＰＳ_ｉＮ_ｘ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、ＳｉＣ、ＴａＯ_２、ＺｒＯ_２、ＨｆＯ_２、Ａｌ_２Ｏ_３または前述の材料のうちの２つ以上の任意の組み合わせを含む、請求項２５に記載の方法。

【請求項27】

前記第１の導電性プレート層を形成する前記ステップは、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）プロセスまたはプラズマ強化原子層堆積（ＰＥＡＬＤ）を含む、請求項１８に記載の方法。

【請求項28】

前記第１の導電性プレート層は、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、Ａｌ、Ｔｉまたは前述の材料のうちの２つ以上の合金を含む、請求項２７に記載の方法。

【請求項29】

前記ビアおよび前記ビア・ガウジングを前記第２の電極材料で充填する前記ステップは、化学気相堆積（ＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、スパッタリング、化学溶液堆積またはめっきを含む、請求項１８に記載の方法。

【請求項30】

前記第２の電極材料は、Ｃｕ、Ａｌ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃｏまたは前述の材料のうちの２つ以上を含む合金を含む、請求項２９に記載の方法。

【請求項31】

前記第２の電極材料を一部除去する前記ステップは、ウェット・エッチング・プロセスを含む、請求項１８に記載の方法。

【請求項32】

前記ウェット・エッチング・プロセスは、ＨＦ、ＨＣｌ、Ｈ_２ＳＯ_４または前述の材料のうちの２つ以上の任意の組み合わせを含む薬品を使用して実行される、請求項３１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、一般的に、半導体デバイスに関し、特に、フローティング導電性プレート（ｆｌｏａｔｉｎｇ ｃｏｎｄｕｃｔｉｖｅ ｐｌａｔｅ）を備える３次元（３Ｄ：ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ）ビア・コンデンサと、半導体メモリ・デバイスおよび同様のものなどの半導体デバイスで用いる、上記３Ｄビア・コンデンサの配列とに関する。

【背景技術】

【0002】

コンデンサは、半導体メモリ・デバイスなどの半導体デバイスの基本的な電気素子である。一般に、半導体メモリ・デバイスは、大量の情報を格納するために使用される複数のメモリ・セルを含む。各メモリ・セルは、電荷を格納するコンデンサと、コンデンサの充電および放電経路を開閉するための対応する電界効果トランジスタとを含む。半導体デバイスのサイズの縮小は続くため、半導体デバイスの各素子により占有される面積を減少させることが要求される。コンデンサは、ダイ上のコンデンサのサイズもしくはコンデンサの数またはその両方によっては、半導体ダイ上のかなりの面積を占有し得る素子の１つである。

【発明の概要】

【発明が解決しようとする課題】

【0003】

コンデンサの一例は、金属−絶縁体−金属（ＭＩＭ：ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｍｅｔａｌ）コンデンサである。典型的にはＭＩＭコンデンサは、基板の上に第１の金属プレートを形成し、第１の金属プレート上に誘電体材料の層を形成し、続いて誘電体材料の層上に第２の金属プレートを形成することによって作製される。従来のＭＩＭコンデンサは２次元（２Ｄ：ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ）であり、すなわち、対向する２つの金属プレートは、平らであり、互いに対しても基板に対しても実質的に平行である。ＭＩＭコンデンサの静電容量は、対向する２つの金属プレートの表面積と、誘電体材料の誘電率および２つのプレート間の間隔などのほかのパラメータとの関数である。したがって、ＭＩＭコンデンサの静電容量を増加させる主な手段の１つは、金属プレートのサイズを大きくすることである。しかし、これにより基板の表面積がより多く消費される。したがって、コンデンサの静電容量を犠牲にすることなく、コンデンサにより占有される基板上の表面積を小さくする必要がある。

【0004】

さらに、電力増幅器および微小電子機械システム（ＭＥＭＳ：ｍｉｃｒｏｅｌｅｃｔｒｏｍｅｃｈａｎｉｃａｌ ｓｙｓｔｅｍ）の減結合コンデンサなど、一部の用途では、高電圧での動作がコンデンサには要求される。従来のコンデンサの信頼性は、高動作電圧のもとでは大きく低下する。したがって、信頼性が改善されたコンデンサを製作する必要性もある。

【課題を解決するための手段】

【0005】

本発明は、上記の従来のＭＩＭコンデンサよりも小さな基板空間要件と、改善された信頼性とを有する３次元（３Ｄ：ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ）ビア・コンデンサを提供する。本発明は、そのようなコンデンサを形成する方法も提供する。

【0006】

一実施形態によれば、本発明は、基板の上の絶縁層であって、側壁および底部を有するビアを含む、絶縁層と、ビアの側壁と、底部の少なくとも一部とに重なる第１の電極と、第１の電極に重なる第１のｈｉｇｈ−ｋ誘電体材料層（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ ｌａｙｅｒ）と、第１のｈｉｇｈ−ｋ誘電体材料層上の第１の導電性プレートと、第１の導電性プレートに重なり、ビアの残りの部分は未充填のままにするよう形成された第２のｈｉｇｈ−ｋ誘電体材料層と、ビアの残りの部分に形成された第２の電極であって、第１の導電性プレートは、第１の電極に対して実質的に平行であり、第１および第２の電極に接触していない、第２の電極とを含むコンデンサを提供する。

【0007】

別の実施形態によれば、本発明は、第１のコンデンサを有する第１のチップの上に結合され、第２のコンデンサを有する第２のチップを含む、コンデンサの配列を提供する。第１および第２のコンデンサは、実質的に同じ構造を有する。第１および第２のコンデンサはそれぞれ、基板の上の絶縁層であって、側壁および底部を有するビアを含む、絶縁層と、ビアの側壁と、底部の少なくとも一部とに重なる第１の電極と、第１の電極に重なる第１のｈｉｇｈ−ｋ誘電体材料層と、第１のｈｉｇｈ−ｋ誘電体材料層上の第１の導電性プレートと、第１の導電性プレートに重なり、ビアの残りの部分は未充填のままにするよう形成された第２のｈｉｇｈ−ｋ誘電体材料層と、ビアの残りの部分に形成された第２の電極であって、第１の導電性プレートは、第１の電極に対して実質的に平行であり、第１および第２の電極に接触していない、第２の電極と、基板と、絶縁層との間の下部相互接続レベル（ｌｏｗｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ ｌｅｖｅｌ）であって、中に埋め込まれた第１の導電性機構（ｃｏｎｄｕｃｔｉｖｅ ｆｅａｔｕｒｅ）を有する第１の誘電体層を含む、下部相互接続レベルと、絶縁層の上方にある上部相互接続レベル（ｕｐｐｅｒ ｉｎｔｅｒｃｏｎｎｅｃｔ ｌｅｖｅｌ）であって、中に埋め込まれた第２の導電性機構を有する第２の誘電体層を含む、上部相互接続レベルであって、第１の電極は、第２の導電性機構に接触し、第２の電極は、第１の導電性機構に接触している、上部相互接続レベルとを含む。第２のコンデンサの第１の導電性機構は、第１のコンデンサの第２の導電性機構に接触し、第２のコンデンサの第２の導電性機構は、導体により第１のコンデンサの第１の導電性機構に接続されている。

【0008】

さらに別の実施形態によれば、本発明は、コンデンサを形成する方法であって、中に埋め込まれた第１の導電性機構を有する第１の誘電体層を含む下部相互接続レベルと、下部相互接続レベルの上の第１の誘電被覆層（ｄｉｅｌｅｃｔｒｉｃ ｃａｐｐｉｎｇ ｌａｙｅｒ）と、第１の誘電被覆層の上の絶縁層と、絶縁層の上にあり上面を有する、パターニングされたハードマスク層とを有する基板を含む初期構造を準備するステップであって、絶縁層は、第１の誘電被覆層の一部まで延在するビアを有し、ビアは、側壁および底部を有する、ステップと、ビアの側壁および底部ならびにハードマスク層の上面上に第１の電極層を形成するステップと、第１の電極層上に第１のｈｉｇｈ−ｋ誘電体材料層を形成するステップと、第１のｈｉｇｈ−ｋ誘電体材料層上に第１の導電性プレート層（ｃｏｎｄｕｃｔｉｖｅ ｐｌａｔｅ ｌａｙｅｒ）を形成するステップと、第１の導電性プレート層の一部、第１のｈｉｇｈ−ｋ誘電体材料層の一部、第１の電極層の一部、第１の誘電被覆層の一部および第１の導電性機構の一部を除去することによって、ビアの底部にビア・ガウジング（ｖｉａ ｇｏｕｇｉｎｇ）を形成するステップであって、ビア・ガウジングは、側壁および底部を有し、第１の導電性機構の一部まで延在する、ステップと、第１の導電性プレート層上ならびにビア・ガウジングの側壁および底部上に、第２のｈｉｇｈ−ｋ誘電体材料層を形成するステップと、ビア・ガウジングの底部と、側壁の下部とにある第２のｈｉｇｈ−ｋ誘電体材料層を選択的に除去するステップと、ビアおよびビア・ガウジングを第２の電極材料で充填するステップと、ビアの上端に凹部を形成するために、第２の電極材料を一部除去するステップと、凹部内に第２の誘電被覆層を形成するステップと、中に埋め込まれた第２の導電性機構を有する第２の誘電体層を含む上部相互接続レベルを、絶縁層上に形成するステップであって、第２の導電性機構は、第１の導電性プレート層に接触する、ステップとを含む方法を提供する。

【0009】

添付の図面は、本発明のさらなる理解をもたらすために含まれているものであり、本明細書に組み込まれてその一部を構成する。図面は、本発明の実施形態を示し、本記載とともに本発明の原理を説明するのに役立つ。

【図面の簡単な説明】

【0010】

【図1】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図2】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図3】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図4】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図5】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図6】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図7】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図8】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図9】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図10】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図11】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図12】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図13】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図14】本発明の実施形態による、ある処理段階の、フローティング導電性プレートを備える３Ｄビア・コンデンサの断面図である。

【図15】本発明の実施形態による、フローティング導電性プレートを備える２つの３Ｄビア・コンデンサの配列の断面図である。

【図16】本発明の実施形態による、フローティング導電性プレートを備える３つの３Ｄビア・コンデンサの配列の断面図である。

【発明を実施するための形態】

【0011】

当然のことながら、説明を簡潔かつ明瞭にするために、図面に示されている構成要素は必ずしも一定の縮尺で描かれてはいない。例えば、明瞭にするために、一部の構成要素の寸法がほかの構成要素に比べて拡大されていることもある。

【0012】

以下、本発明について、本発明の好適な実施形態が示されている添付の図面を参照しながら、ここでさらに詳しく説明する。なお、本発明は、異なる多数の形態で具現化でき、本願明細書に記載の、説明される実施形態に限定されると解釈されてはならない。むしろこれらの実施形態は、本開示が、完全かつ完結したものとなり、本発明の範囲を十分に当業者に伝えるように提供される。同じ数字は、全体にわたって同じ特徴を指す。

【0013】

当然のことながら、層などの構成要素が、別の構成要素「の上」にあるまたは別の構成要素「上」にあるという場合、その構成要素は、別の構成要素の上に直接あってもよく、介在する構成要素がさらに存在してもよい。対照的に、構成要素が別の構成要素「の上に直接」あるまたは別の構成要素「上に直接」あるという場合、介在する構成要素は存在しない。

【0014】

本発明は、２つの電極間に浮遊する少なくとも１つのフローティング導電性プレートを有する３次元（３Ｄ）ビア・コンデンサを提供する。「３Ｄ」という用語は、ビア・コンデンサの２つの電極の少なくとも一部分が、コンデンサが構築される基板に対して実質的に垂直であることを指す。この垂直構造は、従来のＭＩＭコンデンサよりも小さい基板空間要件につながる。この少なくとも１つのフローティング導電性プレートは、２つの電極のうちの少なくとも１つに対して実質的に平行である。少なくとも１つのフローティング導電性プレートが存在することにより、本発明のコンデンサは、上記の従来のＭＩＭコンデンサよりも改善された信頼性を有する。本発明は、さらに信頼性が改善された、上記の３Ｄビア・コンデンサの配列も提供する。

【0015】

一実施形態において、本発明のコンデンサは、基板の上の絶縁層であって、側壁および底部を有するビアを含む、絶縁層と、ビアの側壁と、底部の少なくとも一部とに重なる第１の電極と、第１の電極に重なり、ビアの残りの部分は未充填のままにするよう形成されたｈｉｇｈ−ｋ誘電体材料層と、ビアの残りの部分に形成された第２の電極と、ｈｉｇｈ−ｋ誘電体材料層内に埋め込まれた第１の導電性プレートとを含む。第１の導電性プレートは、第１の電極に対して実質的に平行であり、第１および第２の電極に接触しない。

【0016】

図１を参照する。構造１００が準備されている。構造１００は、下部相互接続レベル１０２、下部相互接続レベル１０２上の絶縁層１１０および絶縁層１１０上のパターニングされたハードマスク層１１２を含む。下部相互接続レベル１０２は、１つ以上の半導体デバイスを含む半導体基板（図示せず）の上に位置するとよい。下部相互接続レベル１０２は、誘電体層１０４と、誘電体層１０４に埋め込まれた導電性機構１０６とを含む。下部相互接続レベル１０２はさらに、導電性機構１０６を誘電体層１０４から隔てる拡散障壁層（図示せず）を含むことが好ましい。

【0017】

図１の絶縁層１１０は、その中に位置するビア１１４を有する。ビア１１４は、第１の導電性機構１０６の上方にある。初期構造１００は、下部相互接続レベル１０２と、絶縁層１１０との間に位置する誘電被覆層１０８を有することが好ましい。ここでは、ビア１１４は、誘電被覆層１０８の一部まで延在し、誘電被覆層１０８のうち、第１の導電性機構１０６の真上に位置する部分を露出させる。ビア１１４は、円柱、立方体または直方体の形であるとよい。

【0018】

パターニングされたハードマスク１１２は、絶縁層１１０内にビア１１４を形成するためのエッチ・マスクとして使用される。図１に示されている構造は、単一のビア１１４を示すが、本発明は、絶縁層１１０内に任意数の上記ビアを形成することを考慮している。

【0019】

構造１００は、当業者には周知の従来の技術によって作製されるとよい。例えば構造１００は、まず、誘電体層１０４を基板（図示せず）の表面に塗布することによって形成できる。基板は、半導体材料、絶縁材料、導電材料または前述の材料のうちの２つ以上の組み合わせとされ得る。基板が半導体材料から成る場合、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｇｅ合金、ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどの半導体材料またはＩＩＩ／Ｖ族もしくはＩＩ／ＶＩ族のほかの半導体材料が使用されてもよい。これらの列挙された半導体材料の種類に加えて、本発明はさらに、基板が、例えばＳｉ／ＳｉＧｅ、Ｓｉ／ＳｉＣ、シリコン・オン・インシュレータ（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）またはシリコン・ゲルマニウム・オン・インシュレータ（ＳＧＯＩ：ｓｉｌｉｃｏｎ ｇｅｒｍａｎｉｕｍ−ｏｎ−ｉｎｓｕｌａｔｏｒ）などの層状半導体である場合も考慮している。基板が半導体材料である場合、その上に、例えば相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスなどの１つ以上の半導体デバイスが製作され得る。

【0020】

基板が絶縁材料である場合、その絶縁材料は、有機絶縁体、無機絶縁体または有機絶縁体と無機絶縁体との組み合わせとすることができる。基板は、単層または多層とすることができる。

【0021】

基板が導電材料である場合、基板は、例えばポリシリコン、元素金属、元素金属の合金、金属シリサイド、窒化金属または前述の材料のうちの２つ以上の組み合わせを含み得る。基板は、単層または多層とすることができる。

【0022】

下部相互接続レベル１０２の誘電体層１０４は、無機誘電体または有機誘電体を含む任意の層間または層内誘電体としてよい。誘電体層１０４は、多孔質または非多孔質としてよい。誘電体層１０４として使用できる適切な誘電体の例には、ＳｉＯ_２、またはシルセスキオキサン、またはＳｉ、Ｃ、ＯおよびＨの原子を含むＣドープ酸化物（すなわち有機シリケート）、または熱硬化性ポリアリーレンエーテルまたはそれらの多層があるが、これらに限定はされない。「ポリアリーレン」という用語は、本願では、結合、縮合環または例えば酸素、硫黄、スルホン、スルホキシド、カルボニルおよび同様のものなどの不活性結合基によって互いに結合されているアリール部分または置換アリール部分を意味するよう使用される。

【0023】

誘電体層１０４の誘電率は、約４．０以下であることが好ましい。誘電体層１０４の誘電率は、約２．８以下であることがより好ましい。これらの誘電体は、一般に、誘電率が４．０より高い誘電体材料に比べて、より低い寄生クロストークを有する。本願明細書で言及する誘電率は、真空中で測定される。

【0024】

誘電体層１０４の厚さは、使用される誘電体材料ならびに下部相互接続レベル１０２内の誘電体層の正確な数によって異なり得る。典型例、および通常の相互接続構造の場合では、誘電体層１０４の厚さは約２００ｎｍ〜約４５０ｎｍである。

【0025】

下部相互接続レベル１０２の導電性機構１０６は、リソグラフィによって形成されてもよい。例えば、誘電体層１０４の表面にフォトレジスト層が塗布される。フォトレジスト層は、所望のパターンの放射線に露光される。露光されたフォトレジスト層は、従来のレジスト現像液を利用して現像される。パターニングされたフォトレジスト層は、パターンを誘電体層１０４へ転写するためのエッチ・マスクとして使用される。続いて、誘電体層１０４のエッチングされた領域が、導電性機構１０６を形成するために導電性材料で充填される。

【0026】

導電性機構１０６は、ポリシリコン、導電性金属、２つ以上の導電性金属の合金、導電性金属シリサイドおよび前述の材料のうちの２つ以上の組み合わせを含むがこれらに限定はされない材料から形成され得る。導電性機構１０６は、Ｃｕ、Ｗ、Ａｌ、Ｔｉ、Ｔａ、Ａｕまたは前述の金属の合金などの導電性金属であることが好ましい。導電性機構１０６は、ＣｕまたはＣｕ合金（ＡｌＣｕなど）であることがより好ましい。導電性機構１０６は、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）、スパッタリング、化学溶液堆積またはめっきを含むがこれらに限定はされない従来の堆積プロセスを使用して、誘電体層１０４のエッチングされた領域に充填される。堆積の後、誘電体層１０４の上部表面と実質的に同一平面上にある上部表面を導電性機構１０６が有する構造をもたらすために、例えば化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）などの従来の平坦化プロセスを使用可能である。

【0027】

導電性機構１０６は、拡散障壁層（図示せず）によって誘電体層１０４から隔てられていることが好ましい。拡散障壁層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＴａＮ、ＲｕＴａ、Ｗ、ＷＮまたはそのほか導電性材料が誘電体材料層内に拡散することを防ぐ障壁としての機能を果たすことができる任意の材料を含んでよく、これらに限定はされない。拡散障壁層は、例えば原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ、ＰＥＣＶＤ、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積またはめっきなどの堆積プロセスによって形成され得る。拡散障壁層はさらに、例えばＴａＮなどの金属窒化物の下部層と、例えばＴａなどの上部金属層とを含む、二層構造を含んでもよい。

【0028】

誘電体層１０４内に導電性機構１０６を形成した後、下部相互接続レベル１０２の表面上に誘電被覆層１０８が形成される。誘電被覆層１０８は、例えばＣＶＤ、ＰＥＣＶＤ、化学溶液堆積または蒸着などの従来の堆積プロセスにより形成される。誘電被覆層１０８は、ＳｉＣ、Ｓｉ_４ＮＨ_３、ＳｉＯ_２、炭素ドープ酸化物、窒素および水素ドープ炭化ケイ素（ＳｉＣ（Ｎ，Ｈ））またはそれらの多層を含むがこれらに限定はされない、任意の適切な誘電被覆材料であるとよい。誘電被覆層１０８の厚さは、堆積プロセスの正確な手段ならびに用いられる材料によって異なってよい。典型的には、誘電被覆層１０８の厚さは約１５ｎｍ〜約５５ｎｍであり、約２５ｎｍ〜約４５ｎｍの厚さがより典型的である。

【0029】

次に、絶縁層１１０が、誘電被覆層１０８の露出した上部表面上に形成される。絶縁層１１０は、誘電体層１０４のものと同じまたは異なる誘電体材料とされ得る。絶縁層１１０は、第１の誘電体層１０４の誘電体材料と同じ誘電体材料であることが好ましい。絶縁層１１０として使用できる適切な誘電体の例には、ＳｉＯ_２、またはシルセスキオキサン、またはＳｉ、Ｃ、ＯおよびＨの原子を含むＣドープ酸化物（すなわち有機シリケート）、または熱硬化性ポリアリーレンエーテルまたはそれらの多層があるが、これらに限定はされない。絶縁層１１０の誘電率は、約４．０以下であることが好ましい。絶縁層１１０の誘電率は、約２．８以下であることがより好ましい。誘電体層１０４の処理技術および厚さ範囲を、ここで絶縁層１１０にも適用可能である。

【0030】

絶縁層１１０は、２つの異なる材料、すなわち第１に１つの誘電体材料の堆積、続いて別の誘電体材料の堆積を含むこともできる。本発明の一実施形態では、絶縁層１１０は、多孔質ｌｏｗ ｋ誘電体材料および密な（すなわち非多孔質の）ｌｏｗ ｋ誘電体材料など、２つの異なるｌｏｗ ｋ誘電体材料を含む。そのような実施形態では、多孔質ｌｏｗ ｋ誘電体の誘電率は、約２．８以下であり、密な（非多孔質）ｌｏｗ ｋ誘電体の誘電率は、約４．０以下である。

【0031】

次に、まずパターニングされたハードマスク層１１２を絶縁層１１０の上部表面の上に形成することによって、ビア１１４が絶縁層１１０内に形成される。ハードマスク層１１２は、酸化物、窒化物、酸窒化物または前述の材料のうちの２つ以上の組み合わせを含む。ハードマスク層１１２は、単層または多層構造を有し得る。ハードマスク層１１２は、ＳｉＯ_２などの酸化物またはＳｉ_３Ｎ_４などの窒化物であることが好ましい。ハードマスク層１１２は、例えばＣＶＤ、ＰＥＣＶＤ、化学溶液堆積または蒸着などの従来の堆積プロセスを利用して形成される。堆積されたままのハードマスク層１１２の厚さは、形成されるハードマスク材料の種類、ハードマスク層１１２を構成する層の数およびそれを形成するのに使用される堆積技術によって異なり得る。典型的には、堆積されたままのハードマスク層１１２の厚さは約１０ｎｍ〜約８０ｎｍであり、約２０ｎｍ〜約６０ｎｍの厚さがより典型的である。

【0032】

ハードマスク層１１２は、リソグラフィ・プロセスによってパターニングされる。フォトレジスト（図示せず）が、例えばスピン・オン・コーティングまたは化学溶液堆積など、従来の堆積プロセスによってハードマスク層１１２の上に形成される。フォトレジストは、ポジ型またはネガ型フォトレジストとされ得る。続いてフォトレジストは、放射線のパターンにフォトレジストを露光して、露光されたレジストを従来のレジスト現像液を利用して現像することを含む、リソグラフィ・プロセスにかけられる。リソグラフィ・ステップによって、ハードマスク層１１２の上にパターニングされたフォトレジストがもたらされ、これがビア１１４の幅を画定する。ビアのパターンは、ハードマスク層１１２に、続いてその後、絶縁層１１０および誘電被覆層１０８に、１つ以上のエッチング・プロセスを利用して転写される。

【0033】

パターニングされたフォトレジストは、ビアのパターンがハードマスク層１１２に転写された後すぐに、従来の除去プロセスを利用して除去され得る。あるいは、パターニングされたフォトレジストは、ビアのパターンが絶縁層１１０および誘電被覆層１０８に転写された後に除去され得る。ビア・パターンを転写するのに使用されるエッチングは、ドライ・エッチング・プロセス、ウェット化学エッチング・プロセスまたはその組み合わせを含み得る。本願明細書では、「ドライ・エッチング」という用語は、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチングまたはレーザ・アブレーションなどのエッチング技術を意味するよう使用される。

【0034】

図２および３を参照する。第１の電極層１１８が、ビア１１４の側壁および底部上ならびにハードマスク層１１２の上面上に形成されている。第１の電極層１１８は、導電性材料であることが好ましい。第１の電極層１１８に適した導電性材料には、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、Ａｌ、Ｔｉおよび前述の材料のうちの２つ以上の合金があるが、これらに限定はされない。第１の電極層１１８は、例えばＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、原子層堆積（ＡＬＤ）プロセスまたはプラズマ強化原子層堆積（ＰＥＡＬＤ：ｐｌａｓｍａ ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）などの従来の堆積プロセスを利用して形成され得る。典型的には、第１の電極層１１８の厚さは約１ｎｍ〜約５０ｎｍであり、約２ｎｍ〜約２０ｎｍの厚さがより典型的である。

【0035】

続いて、第１のｈｉｇｈ−ｋ誘電体材料層１２０が、第１の電極層１１８上に形成される。第１のｈｉｇｈ−ｋ誘電体層１２０に適した材料には、酸化物−窒化物−酸化物、ＳｉＯ_２、ＴａＯ_５、ＰＳｉＮ_ｘ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、ＳｉＣ、ＴａＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＨｆＳｉＯ_２、Ａｌ_２Ｏ_３および前述の材料のうちの２つ以上の任意の組み合わせがあるが、これらに限定はされない。第１のｈｉｇｈ−ｋ誘電体材料層１２０の誘電率は、約５〜約６０であることが好ましい。第１のｈｉｇｈ−ｋ誘電体材料層１２０の誘電率は、約８〜約４０であることがより好ましい。本願明細書で言及する誘電率は、真空中で測定される。第１のｈｉｇｈ−ｋ誘電体材料層１２０は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤまたはＰＥＡＬＤなどの従来の堆積プロセスを利用して形成され得る。典型的には、第１のｈｉｇｈ−ｋ誘電体材料層１２０の厚さは約１ｎｍ〜約４０ｎｍであり、約２ｎｍ〜約１０ｎｍの厚さがより典型的である。

【0036】

第１の電極層１１８が形成される前に、障壁ライナ層（ｂａｒｒｉｅｒ ｌｉｎｅｒ ｌａｙｅｒ）１１６が、ビア１１４の側壁および底部上ならびにハードマスク層１１２の上面上に形成されることが好ましい（図３）。続いて、第１の電極層１１８が障壁ライナ層１１６上に形成される。障壁ライナ層１１６は、絶縁層１１０と第１の電極層１１８との接着を強化する。さらに障壁ライナ層１１６は、ビア内の任意の金属材料が絶縁層１１０へと拡散することを防ぐ。障壁ライナ層１１６は、金属、絶縁または両方の組み合わせとされ得る。障壁ライナ層１１６に適した材料には、Ｔａ（Ｎ）、Ｔｉ（Ｎ）、Ｗ（Ｎ）、ＳｉＯ_２、Ｓｉ_３Ｎ_４およびＳｉＣが含まれるが、これらに限定はされない。障壁ライナ層１１６は、例えばＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤまたはＰＥＡＬＤなどの従来の堆積プロセスを利用して形成され得る。典型的には、障壁ライナ層１１６の厚さは約２ｎｍ〜約３０ｎｍであり、約３ｎｍ〜約１０ｎｍの厚さがより典型的である。

【0037】

図４では、第１の導電性プレート層１２２が、第１のｈｉｇｈ−ｋ誘電体材料層１２０上に形成されている。第１の導電性プレート層１２２は、Ｔａ、Ｒｕ、Ｃｏ、Ｐｔ、Ｗ、Ｒｈ、Ｉｒ、Ａｕ、Ａｌ、Ｔｉまたは前述の材料のうちの２つ以上の合金を含む材料から形成され得る。図４に示されているように、第１の導電性プレート層１２２は、第１の電極層１１８に対し実質的に平行である。第１の導電性プレート層１２２は、例えばＰＶＤ、ＣＶＤ、ＰＥＣＶＤ、ＡＬＤまたはＰＥＡＬＤなどの従来の堆積プロセスを利用して形成され得る。典型的には、第１の導電性プレート層１２２の厚さは約１ｎｍ〜約５０ｎｍであり、約２ｎｍ〜約３０ｎｍの厚さがより典型的である。

【0038】

図５および６では、第１の導電性プレート層１２２の一部、第１のｈｉｇｈ−ｋ誘電体材料層１２０の一部、第１の電極層１１８の一部、障壁ライナ層１１６の一部、第１の誘電被覆層１０８の一部および第１の導電性機構１０６の一部が、ビア１１４の底部にビア・ガウジング１２４を形成するために除去されている。ビア・ガウジング１２４は、第１の導電性機構１０６の一部まで延在する。ビア・ガウジング１２４の形成には指向性スパッタリング・プロセスが用いられる。指向性スパッタリング・プロセスは、Ａｒ、Ｈｅ、Ｘｅ、Ｎｅ、Ｋｒ、Ｒｎ、Ｎ_２、ＮＨ_３またはＨ_２を含むがこれらに限定はされないガス源を用いて行われる。

【0039】

さらに、ビア・ガウジング１２４を作るために使用される指向性スパッタリング・プロセスは、ビア１１４の外側およびハードマスク層１１２の上面上方のフィールド領域から、第１の導電性プレート層１２２を除去する。さらに、ビア１１４の上端に近い第１の導電性プレート層１２２の一部も除去される。結果として、第１の導電性プレート層１２２の上端部は、ハードマスク層１１２の上面より低くなる。指向性プロセス後の第１の導電性プレート層１２２の高さは、ガウジング機構を作るために使用される指向性スパッタリングの量により制御される。一実施形態では、指向性スパッタリング・プロセスの後、第１の導電性プレート層１２２の上端部は、ハードマスク層１１２の上面と底面との間にある（図５）。別の実施形態では、第１の導電性プレート層１２２の上端部は、ハードマスク層１１２の底面より下にある（図６）。

【0040】

図７では、第２のｈｉｇｈ−ｋ誘電体材料層１２６が、第１の導電性プレート層１２２上およびビア・ガウジング１２４の側壁および底部上に形成されている。第２のｈｉｇｈ−ｋ誘電体層１２６に適した材料には、酸化物−窒化物−酸化物、ＳｉＯ_２、ＴａＯ_５、ＰＳｉＮ_ｘ、Ｓｉ_３Ｎ_４、ＳｉＯＮ、ＳｉＣ、ＴａＯ_２、ＺｒＯ_２、ＨｆＯ_２、ＨｆＳｉＯ_２、Ａｌ_２Ｏ_３および前述の材料のうちの２つ以上の任意の組み合わせがあるが、これらに限定はされない。第２のｈｉｇｈ−ｋ誘電体材料層１２６は、第１のｈｉｇｈ−ｋ誘電体材料層１２０と同じ材料から形成されることが好ましい。第２のｈｉｇｈ−ｋ誘電体材料層１２６の誘電率は、約５〜約６０であることが好ましい。第２のｈｉｇｈ−ｋ誘電体材料層１２６の誘電率は、約８〜約４０であることがより好ましい。本願明細書で言及する誘電率は、真空中で測定される。第２のｈｉｇｈ−ｋ誘電体材料層１２６は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤまたはＰＥＡＬＤなどの従来の堆積プロセスを利用して形成され得る。典型的には、第２のｈｉｇｈ−ｋ誘電体材料層１２６の厚さは約１ｎｍ〜約４０ｎｍであり、約２ｎｍ〜約１０ｎｍの厚さがより典型的である。

【0041】

わずかな指向性エッチング／スパッタリング・プロセスが使用されて、ビア・ガウジング１２４の底部と、側壁の下部とから、第２のｈｉｇｈ−ｋ誘電体材料層１２６が選択的に除去される（図８）。このわずかな指向性スパッタリング・プロセスは、フィールド領域から、少量の第２のｈｉｇｈ−ｋ誘電体層１２６も除去する。このプロセスの主目的は、コンデンサと、下にある相互接続レベル１０２との電気的接触を作ることである。このわずかな指向性スパッタリング・プロセスは、Ａｒ、Ｈｅ、Ｘｅ、Ｎｅ、Ｋｒ、Ｒｎ、Ｎ_２、ＮＨ_３またはＨ_２を含むがこれらに限定はされないガス源を用いて行われる。

【0042】

図９では、ビア１１４の残りの部分と、ビア・ガウジング１２４とが、第２の電極１２８で充填されている。第２の電極１２８は、Ｃｕ、Ａｌ、Ｗ、Ｒｕ、Ｒｈ、Ｉｒ、Ｃｏまたは前述の金属のうちの２つ以上を含む合金であることが好ましい。第２の電極１２８は、ＣｕまたはＡｌＣｕ合金であることがより好ましい。第２の電極は、ＣＶＤ、ＰＥＣＶＤ、スパッタリング、化学溶液堆積またはめっきによって形成され得る。図のように、第２の電極１２８は、第１の導電性機構１０６に接触している。

【0043】

任意選択の接着／めっきシード層（図示せず）が、ビア１１４およびビア・ガウジング１２４を第２の電極１２８で充填する前に形成されてもよい。この任意選択の接着／めっきシード層は、元素周期表のＶＩＩＩＡ族からの金属または金属合金から成る。接着／めっきシード層に適切なＶＩＩＩＡ族の元素の例には、Ｒｕ、ＴａＲｕ、Ｉｒ、Ｒｈ、Ｐｔ、Ｐｄ、Ｃｏおよびその合金があるが、これらに限定はされない。一部の実施形態では、接着／めっきシード層としてＲｕ、Ｉｒ、ＣｏまたはＲｈを使用することが好ましい。

【0044】

接着／めっきシード層は、例えばＣＶＤ、ＰＥＣＶＤ、ＡＬＤ、めっき、スパッタリングおよびＰＶＤを含む、従来の堆積プロセスにより形成される。接着／めっきシード層の厚さは、例えば接着／めっきシード層の構成材料およびそれを形成するのに使用された技術を含む、いくつかの要素によって異なり得る。典型的には、接着／めっきシード層の厚さは約０．５ｎｍ〜約１０ｎｍであり、約０．５ｎｍ〜約６ｎｍの厚さがより典型的である。

【0045】

図１０では、フィールド領域およびビア１１４の上端近くの第２の電極材料１２８が除去され、凹部１３０が形成されている。凹部１３０は、化学機械研磨（ＣＭＰ）プロセスもしくは研削プロセスまたはその両方によって、まずビア１１４の外側の第２の電極材料を除去することによって形成されてもよい。続いて、第２の電極材料のうち、ビア１１４の上端に近い部分がウェット・エッチング・プロセスによって除去される。ウェット・エッチング・プロセスは、ＨＦ、ＨＣｌ、Ｈ_２ＳＯ_４または前述の前記材料のうちの２つ以上の任意の組み合わせを含む薬品を使用して実行されることが好ましい。

【0046】

第２の誘電被覆層１３２が、凹部１３０を充填するよう形成される（図１１）。誘電被覆層１０８のように、第２の誘電被覆層１３２は、例えばＣＶＤ、ＰＥＣＶＤ、化学溶液堆積または蒸着などの従来の堆積プロセスにより形成可能である。第２の誘電被覆層１３２は、ＳｉＣ、Ｓｉ_４ＮＨ_３、ＳｉＯ_２、炭素ドープ酸化物、窒素および水素ドープ炭化ケイ素（ＳｉＣ（Ｎ，Ｈ））またはそれらの多層を含むがこれらに限定はされない、任意の適切な誘電被覆材料であるとよい。

【0047】

次に、フィールド領域に残っている様々な層を除去するために、図１１に示されている構造が研磨プロセスにかけられる。一実施形態では、研磨プロセスは、ハードマスク層１１２上で停止する（図１２）。別の実施形態では、第１の導電性プレート層１２２の上端部がハードマスク層１１２の底面より下にあれば、研磨プロセスは、ハードマスク層１１２全体が除去されると停止する（図１３）。

【0048】

図１４では、上位相互接続レベル１３４が絶縁層１１０上に形成されている。上位相互接続レベル１３４は、第２の誘電体層１３６を有し、第２の誘電体層１３６内に第２の導電性機構１３８が埋め込まれている。

【0049】

第２の誘電体層１３６は、無機誘電体または有機誘電体を含む任意の層間または層内誘電体としてよい。第２の誘電体層１３６は、多孔質または非多孔質としてよい。第２の誘電体層１３６として使用できる適切な誘電体の例には、ＳｉＯ_２、またはシルセスキオキサン、またはＳｉ、Ｃ、ＯおよびＨの原子を含むＣドープ酸化物（すなわち有機シリケート）、または熱硬化性ポリアリーレンエーテルまたはそれらの多層があるが、これらに限定はされない。

【0050】

第２の誘電体層１３６の誘電率は、約４．０以下であることが好ましい。第２の誘電体層１３６の誘電率は、約２．８以下であることがより好ましい。本願明細書で言及する誘電率は、真空中で測定される。

【0051】

第２の誘電体層１３６の厚さは、使用される誘電体材料ならびに上部相互接続レベル１３４内の誘電体層の正確な数によって異なり得る。典型例、および通常の相互接続構造の場合では、第２の誘電体層１３６の厚さは約２００ｎｍ〜約４５０ｎｍである。

【0052】

第２の導電性機構１３８は、導電性機構１０６と同じようにリソグラフィによって形成され得る。第２の導電性機構１３８は、ポリシリコン、導電性金属、２つ以上の導電性金属の合金、導電性金属シリサイドおよび前述の材料のうちの２つ以上の組み合わせを含むがこれらに限定はされない材料から形成され得る。第２の導電性機構１３８は、Ｃｕ、Ｗ、Ａｌまたは前述の金属の合金などの導電性金属であることが好ましい。第２の導電性機構１３８は、ＣｕまたはＣｕ合金（ＡｌＣｕなど）であることがより好ましい。第２の誘電体層１３６の上部表面と実質的に同一平面上にある上部表面を第２の導電性機構１３８が有する構造をもたらすために、例えばＣＭＰなどの従来の平坦化プロセスが使用され得る。

【0053】

第２の導電性機構１３８は、拡散障壁層（図示せず）によって第２の誘電体層１３６から隔てられていることが好ましい。拡散障壁層は、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＴａＮ、ＲｕＴａ、Ｗ、ＷＮまたはそのほか導電性材料が誘電体材料層内に拡散することを防ぐ障壁としての機能を果たす任意の材料を含んでよく、これらに限定はされない。拡散障壁層は、例えば原子層堆積（ＡＬＤ）、ＣＶＤ、ＰＥＣＶＤ、物理気相堆積（ＰＶＤ）、スパッタリング、化学溶液堆積またはめっきなどの堆積プロセスによって形成され得る。拡散障壁層はさらに、例えばＴａＮなどの金属窒化物の下部層と、例えばＴａなどの上部金属層とを含む、二層構造を含んでもよい。

【0054】

図１４に示されているように、この段階で、第１の電極層１１８は、下部相互接続レベル１０２および下の基板（図示せず）に対して実質的に垂直な第１の部分１１８ａを有する。第１の電極層１１８はさらに、下部相互接続レベル１０２および下の基板に対して実質的に平行な第２の部分１１８ｂを有する。第１の部分１１８ａの高さの、第２の部分１１８ｂの長さに対する比は、２倍より大きいことが好ましい。第１の部分１１８ａの高さの、第２の部分１１８ｂの長さに対する比は、４倍より大きいことがより好ましい。第１の導電性プレート１２２は、第１のｈｉｇｈ−ｋ誘電体材料層１２０および第２のｈｉｇｈ−ｋ誘電体材料層１２６によって囲まれている。第１の導電性プレート１２２は、第１の電極層１１８および第２の電極１２８に接触していない。

【0055】

なお、第２の電極１２８を形成する前に、第２のｈｉｇｈ−ｋ誘電体材料層１２６を、第２の導電性プレート層および第３のｈｉｇｈ−ｋ誘電体材料層で覆うことができる。これは、２つの電極間に２つのフローティング導電性プレートを備えるコンデンサの形成につながる。第２の導電性プレートおよび第３のｈｉｇｈ−ｋ誘電体材料層は、第２のｈｉｇｈ−ｋ誘電体材料層１２６と、第２の電極１２８との間にある。第２の導電性プレートは、第１の電極層１１８に対して実質的に平行であり、第１および第２の電極１１８および１２８ならびに第１の導電性プレート１２２に接触しない。第２の導電性プレート層は、上記のように、第１の導電性プレート層１２２を形成するのに使用される材料および技術により形成され得る。同じく、第３のｈｉｇｈ−ｋ誘電体材料層は、上記のように、第１および第２のｈｉｇｈ−ｋ誘電体材料層１２０および１２６を形成するのに使用される材料および技術により形成され得る。

【0056】

図１４に示されているコンデンサ構造の信頼性をさらに改善するために、上記のコンデンサの配列が形成される。図１５に示されているコンデンサの配列２００は、２つのチップ（チップ１および２）を互いに結合することにより形成される。チップ１は、第１のコンデンサを含む。チップ２は、第２のコンデンサを含む。第１および第２のコンデンサは、実質的に同じ構造を有する。チップ１は、チップ１上の第１のコンデンサの第１の導電性機構２０６が、チップ２上の第２のコンデンサの第２の導電性機構３３８に接触するように、チップ２の上に結合される。続いて、導体２４０が、チップ２上の第２のコンデンサの第１の導電性機構３０６と、チップ１上の第１のコンデンサの第２の導電性機構２３８とを接続するよう形成される。導体２４０は、導電性金属、２つ以上の導電性金属の合金、導電性金属シリサイドおよび前述の材料のうちの２つ以上の組み合わせとされ得る。導体２４０は、Ｃｕ、Ｗ、Ａｌまたは前述の金属の合金などの導電性金属であることが好ましい。導体２４０は、ＣｕまたはＣｕ合金（ＡｌＣｕなど）であるとより好ましい。

【0057】

図１６では、３つのコンデンサの配列３００を形成するために、図１５に示された構造に第３のチップ（チップ３）が結合されている。チップ３は、チップ１および２それぞれの第１および第２のコンデンサと実質的に同じ構造を有する第３のコンデンサを有する。チップ３は、チップ３上の第３のコンデンサの第２の導電性機構４３８が、チップ２上の第２のコンデンサの第１の導電性機構３０６に接触するように、チップ１および２の配列に結合される。続いて、第２の導体２４２が、チップ３上の第３のコンデンサの第１の導電性機構４０６と、チップ２上の第２のコンデンサの第２の導電性機構３３８とを接続するよう形成される。同じく、導体２４２は、導電性金属、２つ以上の導電性金属の合金、導電性金属シリサイドおよび前述の材料のうちの２つ以上の組み合わせとされ得る。導体２４２は、Ｃｕ、Ｗ、Ａｌまたは前述の金属の合金などの導電性金属であることが好ましい。導体２４２は、ＣｕまたはＣｕ合金（ＡｌＣｕなど）であるとより好ましい。

【0058】

本発明は、好適な実施形態に関して詳しく示され、記載されたが、当業者には当然のことながら、形態および細部における前述の変更およびほかの変更が、本発明の意図および範囲から逸脱することなく加えられ得る。したがって、本発明は、記載および説明されたとおりの形態および細部に限定されず、添付の特許請求の範囲に記載の範囲内に入ることが意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】