特許第5755850号(P5755850)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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特許5755850離散時間アナログ回路及びそれを用いた受信機
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5755850
(24)【登録日】2015年6月5日
(45)【発行日】2015年7月29日
(54)【発明の名称】離散時間アナログ回路及びそれを用いた受信機
(51)【国際特許分類】
   H03H 19/00 20060101AFI20150709BHJP
   H04B 1/30 20060101ALI20150709BHJP
   H04B 1/26 20060101ALI20150709BHJP
【FI】
   H03H19/00
   H04B1/30
   H04B1/26
【請求項の数】15
【全頁数】62
(21)【出願番号】特願2010-169628(P2010-169628)
(22)【出願日】2010年7月28日
(65)【公開番号】特開2012-34035(P2012-34035A)
(43)【公開日】2012年2月16日
【審査請求日】2013年5月7日
(73)【特許権者】
【識別番号】000005821
【氏名又は名称】パナソニック株式会社
(74)【代理人】
【識別番号】100105050
【弁理士】
【氏名又は名称】鷲田 公一
(72)【発明者】
【氏名】塩崎 泰翔
(72)【発明者】
【氏名】荒木 純道
(72)【発明者】
【氏名】森下 陽平
(72)【発明者】
【氏名】金丸 正樹
【審査官】 畑中 博幸
(56)【参考文献】
【文献】 国際公開第2007/102459(WO,A1)
【文献】 国際公開第2010/064450(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H03H 19/00
H04B 1/26
H04B 1/30
(57)【特許請求の範囲】
【請求項1】
第1の係数回路と、
前記第1の係数回路の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるn個の電荷保持手段とを有する、少なくとも一つの第2の係数回路と、
前記n個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第1の電荷保持手段と、前記電位保持手段を介さずに前記入力ラインと接続され、前記第1の係数回路の電荷と電荷共有または前記第1の係数回路に電位保持される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、
を具備する離散時間アナログ回路。
【請求項2】
前記回路接続切り替え手段は、
第iのタイミングにおける前記第1の電荷保持手段を、前記第i+n−1のタイミングにおける前記第2の電荷保持手段とし、
第iのタイミングにおける前記第2の電荷保持手段を、前記第i+1のタイミングにおける前記第1の電荷保持手段とする、
請求項1に記載の離散時間アナログ回路。
【請求項3】
第1の係数回路と、
前記第1の係数回路の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるn個の電荷保持手段とを有する、少なくとも一つの第2の係数回路と、
前記n個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第1の電荷保持手段と、前記電位保持手段を介さずに前記出力ラインと接続され、前記第1の係数回路の電荷と電荷共有または前記第1の係数回路に電位保持される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、
を具備する離散時間アナログ回路。
【請求項4】
前記回路接続切り替え手段は、
第iのタイミングにおける前記第1の電荷保持手段を、前記第i+n−1のタイミングにおける前記第2の電荷保持手段とし、
第iのタイミングにおける前記第2の電荷保持手段を、前記第i+1のタイミングにおける前記第1の電荷保持手段とする、
請求項3に記載の離散時間アナログ回路。
【請求項5】
前記第1の係数回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
前記電流をサンプリングするサンプリングスイッチと、
前記第1の係数回路の出力ラインに、バッファキャパシタと、
を更に具備した請求項2に記載の離散時間アナログ回路。
【請求項6】
前記第1の係数回路の入力ラインに、入力信号を電圧から電流に変換する電圧電流変換回路と、
前記電流をサンプリングするサンプリングスイッチと、ヒストリキャパシタと、
を更に具備した請求項4に記載の離散時間アナログ回路。
【請求項7】
前記第1の係数回路は、2個の電荷保持手段と、回路接続切り替え手段を有し、
前記回路接続切り替え手段は、
前記2個の電荷保持手段のうち、前記入力ラインに接続される入力電荷保持手段と、前記出力ラインに接続される出力電荷保持手段とを交互に切り替える、
請求項1乃至のいずれかに記載の離散時間アナログ回路。
【請求項8】
前記第1の係数回路は、
入力ラインに接続され入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるm個の電荷保持手段と、
前記m個の電荷保持手段のうち、前記電位保持手段を介して入力ラインに接続されチャージされる第1の電荷保持手段と、出力ラインと接続される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段とを有する
請求項1乃至のいずれかに記載の離散時間アナログ回路。
【請求項9】
前記回路接続切り替え手段は、
第iのタイミングにおける前記第1の電荷保持手段を、前記第i+m−1のタイミングにおける前記第2の電荷保持手段とし、
第iのタイミングにおける前記第2の電荷保持手段を、前記第i+1のタイミングにおける前記第1の電荷保持手段とする、
請求項に記載の離散時間アナログ回路。
【請求項10】
前記第1の係数回路は、
前記入力ラインに直接接続され、互いに並列に配置されるm個の電荷保持手段と、
前記m個の電荷保持手段のうち、入力ラインに接続されチャージされる第1の電荷保持手段と、出力ラインと接続される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段とを有する
請求項1乃至のいずれかに記載の離散時間アナログ回路。
【請求項11】
前記回路接続切り替え手段は、
第iのタイミングにおける前記第1の電荷保持手段を、前記第i+m−1のタイミングにおける前記第2の電荷保持手段とし、
第iのタイミングにおける前記第2の電荷保持手段を、前記第i+1のタイミングにおける前記第1の電荷保持手段とする、
請求項10に記載の離散時間アナログ回路。
【請求項12】
前記電位保持手段は、トランジスタと、トランジスタに適切なバイアスを与えるバイアス回路と、負荷抵抗と、からなるソース接地型のアンプであり、
請求項1乃至11のいずれかに記載の離散時間アナログ回路。
【請求項13】
前記第2の係数回路または前記第1の係数回路は、
前記電位保持手段が、ボルテージフォロワであり、
前記電荷保持手段が、M個のキャパシタであり、
前記回路接続切り替え手段は、
前記M個のキャパシタがボルテージフォロワに接続されるタイミングでは、M個のキャパシタを並列に接続し、
前記M個のキャパシタがボルテージフォロワを介さずに前記入力ラインと接続されるタイミングでは、M個のキャパシタを直列に接続する
請求項1乃至11のいずれかに記載の離散時間アナログ回路。
【請求項14】
前記離散時間アナログ回路は正相と逆相の系を有し、
少なくとも一つの、前記第2の係数回路は、
電位保持回路に接続されるタイミングで正相に接続された電荷保持手段が、前記第1の係数回路に接続されるタイミングでは逆相に接続され、
電位保持回路に接続されるタイミングで逆相に接続された電荷保持手段が、前記第1の係数回路に接続されるタイミングでは正相に接続される
請求項1乃至13のいずれかに記載の離散時間アナログ回路。
【請求項15】
請求項1乃至請求項14のいずれかに記載の離散時間アナログ回路と、
入力信号を受信するアンテナと、
前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、
前記離散時間アナログ回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、
を具備する受信機。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、離散時間アナログ回路及びそれを用いた受信機に関し、特に離散時間アナログ処理により周波数変換やフィルタ処理等の受信信号処理を行う技術に関する。
【背景技術】
【0002】
無線受信機の小型化、低消費電力化、ならびに、アナログ信号処理部とデジタル信号処理部の一体化を目指すため、高周波信号を直接、離散時間的にサンプリングして受信処理する構成が知られている(例えば特許文献1、非特許文献1)。
【0003】
図1は、特許文献1に開示されているダイレクトサンプリング回路の全体構成を示す図である。図2は、図1の回路に入力される制御信号を示すタイミングチャートである。図1のダイレクトサンプリング回路は、受信したアナログRF(Radio Frequency)信号を、マルチタップ・ダイレクト・サンプリング・ミキサ(Multi-Tap Direct Sampling Mixer)を用いて周波数変換し、離散時間アナログ信号へ変換している。より具体的には、図1の回路に含まれる複数のキャパシタ間での電荷移動により、FIR(Finite Impulse Response)フィルタ、及びIIR(Infinite Impulse Response)フィルタの積となるフィルタ特性を実現する。通過域近傍の特性は2次IIRフィルタ特性で決定される。図3(a)は、広帯域周波数特性を示し、図3(b)は通過域近傍の狭帯域周波数特性の一例を示す。
【0004】
さらに、上記構成を基本として、伝達関数に複素極を有する構成が知られている(非特許文献2)。図4は、非特許文献2に開示されているダイレクトサンプリング回路の全体構成を示す図である。図5は、図4の回路に入力される制御信号を示すタイミングチャートである。図6は、図4の回路によって得られる周波数特性の例(ローカル(LO)周波数fLO=2.4GHz)である。ダイレクトサンプリング回路は、伝達関数に複素極を有することによって通過域にリプルを得られていることが知られている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2003/0035499号明細書
【非特許文献】
【0006】
【非特許文献1】IEEE Journal of Solid-State Circuits, Vol.39, No.12, Dec. 2004, “All-Digital Tx Frequency Synthesizer and Discrete-time Receiver for Blue tooth Radio in 130-nm CMOS”
【非特許文献2】電気学会 電子回路研究会, ECT-08-89, Nov. 2008, “複素極を有するダイレクトサンプリングミキサによる通過域端特性の改善(Direct Sampling Mixer with Complex Poles Enhansing Sharpness Passband Edge Characteristic)”
【発明の概要】
【発明が解決しようとする課題】
【0007】
しかしながら、前記従来の技術では、以下に示すような課題を有する。
【0008】
図1に示すような従来のダイレクトサンプリング回路では、通過域近傍が2次のIIRで決まるため、広帯域かつ急峻なフィルタ特性を実現することが困難である。
【0009】
また、図4に示すような構成を採るダイレクトサンプリング回路は、伝達関数上に複素極を実現し、通過域をフラットにしたフィルタ特性を実現することが可能となる。しかし、この構成では、式(1)に示すようにフィルタの係数として1より小さい値しか選択できず、実現できる極の範囲が狭くなり、低周波数で極による周波数特性の持ち上がりを実現することが難しい。
【数1】
【0010】
例えば、サンプリング周波数の1/1000の帯域幅をもつフィルタで広帯域化を達成することが困難となる。図6の実線では、リプルの位置が10MHz付近にあり、デシメーション後のサンプリング周波数は120MHzであるため、両者の比はたった12でしかない。
【0011】
広帯域なフィルタ特性を実現するためには、デシメーション(Decimation)が必要となる。しかし、デシメーションを用いたフィルタは、デシメーション比に対応する周波数で折り返しが発生するため、当該フィルタ特性を有するフィルタを容易に使用することが難しくなる。
【0012】
つまり、従来の構成では、係数の実現範囲に制約があるため、アナログやデジタルのフィルタ設計で一般的に用いられている最平坦特性やチェビシェフ特性を任意のサンプリング周波数において実現することができなかった。
【0013】
本発明は、かかる点に鑑みてなされたものであり、フィルタの極の設定位置の自由度が高い、広帯域かつ急峻なフィルタ特性を有する離散時間アナログ回路および受信機を提供することを目的とする。
【課題を解決するための手段】
【0014】
本発明の離散時間アナログ回路の一つの態様は、ローテートキャパシタ回路と、前記ローテートキャパシタ回路の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるn個の電荷保持手段とを有する、少なくとも一つの係数回路と、前記n個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第1の電荷保持手段と、前記電位保持手段を介さずに前記入力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、を具備する。
【0015】
本発明の離散時間アナログ回路の一つの態様は、ローテートキャパシタ回路と、前記ローテートキャパシタ回路の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段と、前記電位保持手段に直列に配置され、互いに並列に配置されるn個の電荷保持手段とを有する、少なくとも一つの係数回路と、前記n個の電荷保持手段のうち、前記電位保持手段と接続されチャージされる第1の電荷保持手段と、前記電位保持手段を介さずに前記出力ラインと接続され、前記ローテートキャパシタ回路の電荷と電荷共有または前記ローテートキャパシタ回路に電位保持される第2の電荷保持手段とのペアを順次変更する回路接続切り替え手段と、を具備する。
【0016】
本発明の受信機の一つの態様は、上記記載の離散時間アナログ回路と、入力信号を受信するアンテナと、前記アンテナが受信した信号を増幅し、増幅された信号を前記離散時間アナログ回路に出力する低雑音増幅器と、前記離散時間アナログ回路から出力されるベースバンド信号をアナログデジタル変換して、デジタルベースバンド信号を出力するアナログデジタル変換部と、を具備する。
【発明の効果】
【0017】
本発明によれば、サンプリング回路の設計自由度を向上し、広帯域かつ急峻なフィルタ特性を実現することが可能となる。
【図面の簡単な説明】
【0018】
図1】従来構成1のダイレクトサンプリング回路の構成図
図2】従来構成1のダイレクトサンプリング回路に入力する制御信号のタイミングチャート
図3】従来構成1のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
図4】従来構成2のダイレクトサンプリング回路の構成図
図5】従来構成2のダイレクトサンプリング回路に入力する制御信号のタイミングチャート
図6】従来構成2のダイレクトサンプリング回路により実現されるフィルタ特性の例を示す特性図
図7】本発明の実施の形態1に係るダイレクトサンプリング受信機の構成を示すブロック図
図8】実施の形態1に係る離散時間アナログ回路の構成図
図9】クロック生成回路から提供されるクロック(制御信号)を示す図
図10】実施の形態1に係る離散時間アナログ回路の別の構成図
図11】クロック生成回路から提供されるクロック(制御信号)を示す図
図12】実施の形態1に係る離散時間アナログ回路の更に別の構成図
図13】実施の形態1に係る係数回路の動作を説明するための図
図14】実施の形態1に係る係数回路の共通構成を示す図
図15】実施の形態2に係る離散時間アナログ回路の構成図
図16】クロック生成回路から提供されるクロック(制御信号)を示す図
図17】実施の形態2に係る離散時間アナログ回路の別の構成図
図18】計算結果及びシミュレーション結果によるフィルタ特性の一例を示す特性図
図19】実施の形態3に係る係数回路の動作原理を示す図
図20】実施の形態3に係る係数回路の具体的構成を示す図
図21】実施の形態3に係る離散時間アナログ回路の構成図
図22】クロック生成回路から提供されるクロック(制御信号)を示す図
図23】実施の形態3に係るn次の離散時間アナログ回路の別の構成図
図24】実施の形態4に係る係数回路の構成図
図25】実施の形態4に係る離散時間アナログ回路の構成図
図26】クロック生成回路から提供されるクロック(制御信号)を示す図
図27】実施の形態4に係る離散時間アナログ回路の別の構成図
図28】クロック生成回路から提供されるクロック(制御信号)を示す図
図29】実施の形態4に係るk次の係数回路の構成図
図30】実施の形態4に係るn次の離散時間アナログ回路の構成図
図31】実施の形態5に係る離散時間アナログ回路の構成図
図32】実施の形態5に係る離散時間アナログ回路の別の構成図
図33】クロック生成回路から提供されるクロック(制御信号)を示す図
図34】実施の形態5の離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図
図35】実施の形態6に係るn次の離散時間アナログ回路の構成図
図36】実施の形態6に係るn次の離散時間アナログ回路の別の構成図
図37】実施の形態7に係る離散時間アナログ回路の構成図
図38】実施の形態7に係る離散時間アナログ回路の別の構成図
図39】実施の形態7に係る離散時間アナログ回路の更に別の構成図
図40】実施の形態7に係る離散時間アナログ回路の更に別の構成図
図41】実施の形態7に係る離散時間アナログ回路により実現されるフィルタ特性の例を示す特性図
図42】実施の形態8に係る係数回路の構成図
図43】実施の形態8に係る回路接続の別の構成図
図44】実施の形態8に係る回路接続の更に別の構成図
図45】実施の形態9に係る係数回路の更に別の構成図
図46】実施の形態9に係るk次の係数回路の構成図
【発明を実施するための形態】
【0019】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【0020】
(実施の形態1)
[サンプリング受信機全体の説明]
図7は、本実施の形態に係るダイレクトサンプリング受信機の構成を示すブロック図である。図7において、ダイレクトサンプリング受信機10は、アンテナ11と、低雑音増幅器(LNA:Low Noise Amplifier)12と、離散時間アナログ回路13と、参照周波数発振部14と、A/D(Analog to Digital)変換処理部15と、デジタル受信処理部16とを有する。
【0021】
このダイレクトサンプリング受信機10は、搬送波周波数fRFで送信された電磁波21を受信し、この受信信号に対して離散時間的に周波数変換とフィルタ処理を施して所望信号成分を抽出する。そして、ダイレクトサンプリング受信機10、抽出した所望信号成分をデジタル信号に変換してデジタル受信処理を行い、得られた受信データ27を出力する。
【0022】
アンテナ11は、図示していない送信局から搬送波周波数fRFで送信された電磁波21を受信し、これをアナログRF信号22に変換する。低雑音増幅器12は、アナログRF信号22を増幅して出力する。
【0023】
離散時間アナログ回路13は、増幅されたアナログRF信号23と参照周波数信号24とを入力とする。そして、離散時間アナログ回路13は、アナログRF信号23を離散時間的に周波数変換してフィルタ処理を行うことで、所望信号成分のみを抽出したベースバンド信号(または中間周波数(IF)信号)25を出力する。
【0024】
参照周波数発振部14は、離散時間アナログ回路13に対して、サンプリング処理及び周波数変換処理に用いる参照周波数信号24を生成して出力する。
【0025】
A/D変換処理部15は、入力されるベースバンド信号25を所定のサンプリング周波数でデジタル値に量子化し、変換したデジタルベースバンド信号26を出力する。
【0026】
デジタル受信処理部16は、入力されるデジタルベースバンド信号26に対して、復調処理及び復号処理等の所定のデジタル受信処理を行い、これにより得た受信データ27を出力する。
【0027】
図8は、本実施の形態に係る離散時間アナログ回路13の要部構成の一例を示すブロック図である。なお、図8において、離散時間アナログ回路100は、図7の離散時間アナログ回路13に相当し、サンプリングミクサを構成する。
【0028】
[離散時間アナログ回路100の構成]
図8において、離散時間アナログ回路100は、クロック生成回路110、TA(Transconductance Amplifier:電圧電流変換回路(トランスコンダクタンス値:gm))120、サンプリングスイッチ130、係数回路140、ローテートキャパシタ回路150、リセットスイッチ160、及び、ダンプスイッチ170を有する。
【0029】
図8に示す離散時間アナログ回路100は、ローテートキャパシタ回路150の前段に係数回路140を有する構成を示すもので、以下では、前段型離散時間アナログ回路と呼ぶ。前段型離散時間アナログ回路は、係数回路140がローテートキャパシタ回路150の入力ラインに接続されている。
【0030】
係数回路140は、CH(ヒストリキャパシタ)143−1,143−2(a1,a2)、増幅器141(b)、接続切り替えスイッチ(以下、スイッチという)142−1〜142−4(c1-c4)を有する。そして、係数回路140は、ローテートキャパシタ回路150(内の電荷保持回路)と電荷共有することにより、離散時間アナログ回路100の伝達関数の分母(denominator)の1次の任意の値を有する係数を実現する。係数回路140には、クロック生成回路110から制御信号であるS1、S2が入力される。
【0031】
係数回路140において、増幅器141(b)は、ローテートキャパシタ回路150の入力ラインに接続され、入力電位又は入力電荷を増幅する電位保持手段として機能する。また、CH143−1,143−2は、増幅器141(b)とは直列に接続され、互いに並列に配置される。CH143−1,143−2は、電荷保持手段として機能する。
【0032】
ローテートキャパシタ回路150(第1の係数回路に相当)は、スイッチ151−1〜151−4、CR(ローテートキャパシタ)152−1,152−2(a3,a4)を有する。
【0033】
クロック生成回路110は、サンプリングスイッチ130、係数回路140(第2の係数回路に相当)、スイッチ151−1〜151−4、リセットスイッチ160、及び、ダンプスイッチ170に、クロック(制御信号)を提供する。図9は、クロック生成回路110から提供されるクロック(制御信号)を示す図である。具体的には、クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から、LO,S1,S2,RES,DUMPの制御信号を生成し、各スイッチに供給する。
【0034】
なお、図9において、Nは、電荷サンプリング時の電荷蓄積によるデシメーション比を表し、LOの周期とS系のクロック(S1,S2)の周期との比の1/2である(2NTLO=TSCLK,LOの周期とRES又はDUMPの周期との比)である。また、DUMPとRESとは、半周期だけずれた信号である。
【0035】
[離散時間アナログ回路100の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から、LO,S1,S2,RES,DUMPの制御信号を生成し、各スイッチに供給する。
【0036】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0037】
サンプリングスイッチ130は、TA120の出力段に接続され、クロック生成回路から供給されるLOがハイの時間だけオンする。ここで、LOは、ダイレクトコンバージョンの場合、アナログRF信号23のfRFと一致した周波数の信号(fLO=fRF)であり、IF周波数を用いる場合は、fRFからIF周波数分だけずれた周波数の信号である(fLO=fRF±fIF)。
【0038】
[1]S1がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)が、CH143−2(a2)とCR152−1(a3)とに電荷(入力電荷)として蓄積される。S1がハイとなる区間は、CH143−2(a2)に保持されている電荷(A×Voutで蓄積された電荷)と前記入力電荷とが電荷共有されて、出力電位Voutが定まる。
【0039】
同時に、増幅器141は、出力電位Voutをモニタし、出力電位VoutをA倍に増幅してCH143−1(a1)に充電する。
【0040】
一方で、DUMPがハイとなる区間は、CR152−1(a3)の出力電位Voutをベースバンド信号または中間周波数(IF)信号25として出力(Vout)する。つまり、出力電位Voutは、アナログRF信号23を離散時間的に周波数変換してフィルタ処理され、所望信号成分のみを抽出したベースバンド信号(またはIF信号)25として出力される。
【0041】
また、RESがハイとなる区間は、DUMPがローとなり、CR152−1(a3)の電位がリセットされる。
【0042】
[2]S2がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CH143−1(a1)とCR152−2(a4)に電荷(入力電荷)として蓄積される。S2がハイとなる区間は、CH143−1(a1)に保持されている電荷(A×Voutで蓄積された電荷)と前記入力電荷とが電荷共有されて、出力電位Voutが定まる。
【0043】
同時に、増幅器141(b)は、出力電位Voutをモニタし、出力電位VoutをA倍に増幅してCH143−2(a2)に充電する。
【0044】
一方で、DUMPがハイとなる区間は、CR152−1(a3)の出力電位Voutをベースバンド信号またはIF信号25として出力される。つまり、出力電位Voutは、アナログRF信号23を離散時間的に周波数変換してフィルタ処理され、所望信号成分のみを抽出したベースバンド信号(またはIF信号)25として出力される。
【0045】
また、RESがハイとなる区間は、DUMPがローとなり、CR152−1(a3)の電位がリセットされる。
【0046】
[3]以降、[1]、[2]の動作が繰り返される。すなわち、回路接続切り替え手段としてのクロック生成回路110及び各スイッチは、第1のキャパシタと、第2のキャパシタとのペアを順次変更する。ここで、第1のキャパシタは、増幅器141(b)と接続されチャージされるキャパシタである。また、第2のキャパシタは、増幅器141(b)を介さずにローテートキャパシタ回路150の入力ラインと接続され、ローテートキャパシタ回路150の電荷と電荷共有されるキャパシタである。
【0047】
上記動作は、差分方程式により以下のように記述される。
【数2】
【0048】
式(2)において、左辺第1項のqin(n)は、入力電荷に相当し、左辺第2項は1タイミング前の出力電位がA倍されてCHに保持された電荷である。また、nは、タイミング時刻を示す。
【0049】
式(2)をz変換すると、式(3)が得られる。
【数3】
【0050】
式(3)において、第1項Qinは入力電荷qin(n)のz変換に相当し、以下の式で記述できる。sinθはπ/2付近であまり値が変わらないので、f = fLOを代入すればf = fLO付近の近似式として、式(4)のように簡単に表すことができる。
【数4】
【0051】
伝達関数は、以下の式(5)のようになる。
【数5】
【0052】
本実施の形態に係る離散時間アナログ回路は、分母のz-Nの係数に重み付け量Aがかかることによって、任意の係数値を設定することが可能になっていることがわかる。
【0053】
以上の説明は、サンプリングミクサを構成するヒストリキャパシタを係数回路の構成要素に用いた例である。次に、サンプリングミクサを構成するバッファキャパシタを係数回路の構成要素に用いた例について説明する。
【0054】
図10は、本実施の形態に係る離散時間アナログ回路13の別の要部構成を示す図である。なお、図10において、離散時間アナログ回路200は、図7の離散時間アナログ回路13に相当し、サンプリングミクサを構成する。なお、図10の離散時間アナログ回路200において、図8の離散時間アナログ回路100と共通する構成部分には、図8と同一の符号を付して説明を省略する。図10の離散時間アナログ回路200は、図4の離散時間アナログ回路100に対し、係数回路140に代えて係数回路220を有し、CH210(a5)を追加した構成を採る。図10に示す離散時間アナログ回路200は、ローテートキャパシタ回路150の後段に係数回路220を有する構成を示すもので、以下では、後段型離散時間アナログ回路と呼ぶ。後段型型離散時間アナログ回路は、係数回路140がローテートキャパシタ回路150の出力ラインに接続されている。
【0055】
係数回路220は、CB(バッファキャパシタ)223−1,223−2(a1,a2)、増幅器221(b)、スイッチ222−1〜222−4(c1-c4)を有する。そして、係数回路220内のCB(バッファキャパシタ)223−1,223−2(a1,a2)は、CR152−1,152−2(a3,a4)と電荷共有することにより、離散時間アナログ回路200の伝達関数の分母の高次の係数を実現する。係数回路220には、クロック生成回路110から制御信号であるS1、S2が入力される。図11は、クロック生成回路110から提供されるクロック(制御信号)を示す図である。
【0056】
係数回路220において、増幅器221(b)は、ローテートキャパシタ回路150の出力ラインに接続され、出力電位又は出力電荷を増幅する電位保持手段として機能する。また、CB223−1,223−2(a1,a2)は、増幅器221(b)とは直列に接続され、互いに並列に配置される。CB223−1,223−2(a1,a2)は、電荷保持手段として機能する。
【0057】
[離散時間アナログ回路200の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から、LO,S1,S2,RES,DUMPの制御信号を生成し、各スイッチに供給する。
【0058】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0059】
[1]S1がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CH210(a5)とCR152−1(a3)に電荷(入力電荷)として蓄積される。CH210(a5)に保持されている電荷と前記入力電荷とが、電荷共有されて、CH210(a5)とCR152−1(a3)の電位V1が定まる。この電荷サンプリングにより、周波数変換が同時に行なわれ、RF(Radio Frequency:高周波)信号は、IF(Intermediate Frequency:中間周波数)信号またはBB(Baseband:ベースバンド)信号に変換される。
【0060】
一方で、DUMPがハイとなる区間は、CR152−2(a4)とCB223−2(a2)が接続される。そして、S1がハイとなる区間は、CR152−2(a4)に保持されていた電荷とCB223−2(a2)に保持されていた電荷(A倍して蓄積された電荷)とが共有される。共有された電荷は、CR152−2(a4)とCB223−2(a2)とに保持されて、出力電位Voutが定まる。
【0061】
同時に、増幅器221(b)は、出力電位Voutをモニタし、出力電位VoutをA倍に増幅してCB223−1(a1)に充電する。出力電位Voutは、アナログRF信号23を周波数変換してフィルタ処理したBB信号またはIF信号25として出力される。また、RESがハイとなる区間は、DUMPがローとなり、CR152−2(a4)の電荷が接地されてリセットされる。
【0062】
[2]S2がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CH210(a5)とCR152−2(a4)に電荷(入力電荷)として蓄積される。CH210(a5)に保持されている電荷と前記入力電荷とは、電荷共有されて、CH210(a5)とCR152−2(a4)の電位V1が定まる。この電荷サンプリングにより、周波数変換が同時に行なわれ、RF信号はIF信号またはBB信号に変換される。
【0063】
一方で、DUMPがハイとなる区間、CR152−1(a3)とCB223−1(a1)が接続される。そして、S2がハイとなる区間は、CR152−1(a3)に保持されていた電荷とCB223−1(a1)に保持されていた電荷(A倍して蓄積された電荷)とが共有される。共有された電荷は、CR152−1(a3)とCB223−1(a1)に保持されて、出力電位Voutが定まる。同時に、増幅器221(b)は、出力電位Voutをモニタし、出力電位VoutA倍に増幅してCB223−2(a2)に充電する。出力電位Voutは、アナログRF信号23を周波数変換してフィルタ処理したBB信号またはIF信号25として出力される。また、RESがハイとなる区間は、CR152−1(a3)の電荷が接地されてリセットされる。
【0064】
[3]以降、[1]、[2]の動作が繰り返される。すなわち、回路接続切り替え手段としてのクロック生成回路110及び各スイッチは、第1のキャパシタと、第2のキャパシタとのペアを順次変更する。ここで、第1のキャパシタは、増幅器221(b)と接続されチャージされるキャパシタである。また、第2のキャパシタは、増幅器221(b)を介さずにローテートキャパシタ回路150の出力ラインと接続され、ローテートキャパシタ回路150の電荷と電荷共有されるキャパシタである。
【0065】
上記動作は、差分方程式により以下のように記述される。
【数6】
【0066】
式(6)において、左辺第1項のqin(n)は、入力電荷に相当し、左辺第2はCHに保持されていた1タイミング前の電荷共有で定まった電荷である。
【数7】
【0067】
式(7)において、左辺第1項は、CRに保持されていた電荷であり、左辺第2項は1タイミング前の電荷共有で定まった電位をA倍してCBに保持された電荷である。
【0068】
式(6)及び式(7)をz変換して整理すると、伝達関数は、以下の式(8)のようになる。
【数8】
【0069】
本実施の形態に係る離散時間アナログ回路は、分母のz-Nの係数に重み付け量Aがかかることによって、任意の係数値を設定することが可能になっていることがわかる。
【0070】
以上のように説明した離散時間アナログ回路200は、サンプリングミクサを構成するバッファキャパシタを係数回路の構成要素に用いた例である。次に説明するサンプリングフィルタは、バッファキャパシタを係数回路の構成要素に用いた例である。
【0071】
[離散時間アナログ回路300の構成]
図12は、本実施の形態に係る離散時間アナログ回路13の更に別の要部構成を示す図である。なお、図12において、離散時間アナログ回路300は、サンプリングフィルタを構成する。なお、図12の離散時間アナログ回路300において、図10の離散時間アナログ回路200と共通する構成部分には、図10と同一の符号を付して説明を省略する。図12の離散時間アナログ回路300は、図10の離散時間アナログ回路200に対して、TA120、サンプリングスイッチ130、CH210、リセットスイッチ160、ダンプスイッチ170を削除した構成を採る。
【0072】
離散時間アナログ回路300は、ローテートキャパシタ回路150の後段に係数回路220を有し、後段型離散時間アナログ回路である。
【0073】
[離散時間アナログ回路300の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から、S1,S2の制御信号を生成し、各回路に供給する。
【0074】
[1]S1がハイとなる区間
S1がハイとなる区間は、CR152−1(a3)に入力電位Vin(または外部の電荷保持部との電荷共有によって定まる電位)に応じた電荷が蓄積される。
【0075】
一方で、CR152−2(a4)に蓄積されていた電荷とCB223−2(a2)に蓄積されていた電荷とは、電荷共有される。共有された電荷は、CR152−2(a4)とCB223−2(a2)とに保持され、出力電位Voutが定まる。
【0076】
同時に、同時に、増幅器221(b)は、出力電位Voutをモニタし、出力電位VoutをA倍に増幅してCB223−1(a1)に充電する。
【0077】
[2]S2がハイとなる区間
S2がハイとなる区間は、CR152−2(a4)に入力電位Vin(または外部の電荷保持部との電荷共有によって定まる電位)に応じた電荷が蓄積される。
【0078】
一方で、CR152−1(a3)に蓄積されていた電荷とCB223−1(a1)に蓄積されていた電荷とは、電荷共有される。共有された電荷は、CR152−1(a3)とCB223−1(a1)に保持され、出力電位Voutが定まる。
【0079】
同時に、増幅器221(b)は、出力電位Voutをモニタし、出力電位VoutをA倍に増幅してCB223−2(a2)に充電する。
【0080】
[3]以降、[1]、[2]の動作が繰り返される。
【0081】
上記動作は、差分方程式により以下のように記述される。
【0082】
【数9】
式(9)をz変換して整理すると、伝達関数は以下のようになる。
【0083】
【数10】
本実施の形態に係る離散時間アナログ回路は、分母のz-Nの係数に重み付け量Aがかかることによって任意の係数値を設定することが可能になっていることがわかる。
【0084】
なお、図12の係数回路220は、Vinに接続しても式(10)と同様の伝達関数をもつ前段型のサンプリングフィルタとして構成可能である。
【0085】
このように、本実施の形態では、サンプリングミクサを構成するヒストリキャパシタ又はバッファキャパシタを係数回路の構成要素に用いる場合、式(5)及び式(8)に示すように、伝達関数の分母の任意の係数値を実現することができる。また、本実施の形態では、サンプリングフィルタを構成するバッファキャパシタを係数回路の構成要素に用いる場合において、式(10)に示すように、伝達関数の分母の任意の係数値を実現することができる。
【0086】
次に、図13及び図14を用いて、図8及び図10の係数回路140,220の内部構成及び動作について説明する。
【0087】
図13は、係数回路140,220の動作を説明するための図である。
【0088】
図13(b)は、前段型の係数回路140の使用例を示し、図13(c)は、後段型の係数回路220の使用例を示す図である。図13(a)は、前段型の係数回路140及び後段型の係数回路220の共通動作を示す図である。
【0089】
図13(b)に示すように前段型の場合は、入力電荷とCH143−2に保持されていた電荷とが電荷共有を行なうと共に、共有された電荷をA倍してCH143−1に充電する動作を交互に繰り返す。
【0090】
一方、図13(c)に示す後段型の場合は、CR152−1,152−2に保持されていた電荷とCB223−2に保持されていた電荷とが電荷共有を行なうと共に、共有された電荷をA倍してCB223−2に充電する動作を交互に繰り返す。
【0091】
このとき、CH143−1,143−2又はCB223−1,223−2に保持されている電荷は、1タイミング前の電位をA倍にした電位で蓄積されることになる。
【0092】
これにより、本実施の形態の係数回路は、式(5)、式(8)及び式(10)に示すように、伝達関数の分母に任意の係数値を形成することができる。
【0093】
図14は、係数回路140,220の共通構成を示す図である。
【0094】
係数回路400は、キャパシタ430−1,430−2(a1,a2)、増幅器410(b)、スイッチ420−1〜420−4(c1-c4)を有する。係数回路400には、クロック生成回路110からS1、S2が入力される。
【0095】
[係数回路400の動作]
増幅器410(b)は、ノードCinの電位をA倍に増幅する。
【0096】
S1がハイとなる区間では、スイッチ420−4(c4)及びスイッチ420−1(c1)がオンする。この結果、スイッチ420−4(c4)を介してキャパシタ430−2(a2)は、ノードCinで外部回路と接続される。同時に、増幅器410(b)でA倍に増幅された電位に応じた電荷が、スイッチ420−1(c1)を介して、キャパシタ430−1(a1)に蓄積される。
【0097】
S2がハイとなる区間では、スイッチ420−2(c2)及びスイッチ420−3(c3)がオンする。この結果、スイッチ420−2(c2)を介してキャパシタ430−1(a1)は、ノードCinで外部回路と接続される。同時に、増幅器410(b)でA倍に増幅された電位に応じた電荷が、スイッチ420−3(c3)を介して、キャパシタ430−2(a2)に蓄積される。
【0098】
上記動作が繰り返される。
【0099】
そして、図8に示す離散時間アナログ回路100では、ノードCinが初期電荷0のCR152−1,152−2に交互に接続された例である。また、図10に示す離散時間アナログ回路200は、ノードCinが初期電荷CrVin(n-1)のCR152−1,152−2に交互に接続された例である。また、図12に示す離散時間アナログ回路300は、ノードCinが初期電荷CrVin(n-1)のCR152−1,152−2に接続された例である。ノードCinの接続先のCR152−1,152−2の初期電荷が、前段型と後段型とで異なる。
【0100】
このようにして、係数回路400において、キャパシタ430−1(a1)は、電荷保持手段として機能する。係数回路400が前段型の係数回路140として用いられる場合、キャパシタ430−1,430−1(a1,a2)は、CH143−1,143−2である。また、係数回路400が後段型の係数回路220として用いられる場合、キャパシタ430−1,430−1(a1,a2)は、CB223−1,223−2である。
【0101】
また、係数回路400において、増幅器410(b)は、電位保持手段として機能する。また、各スイッチ及びクロック生成回路110は回路接続切り替え手段として機能し、タイミング1とタイミング2とで、ローテートキャパシタとキャパシタ430−1,430−1(a1,a2)との接続を切り替える。
【0102】
図8図10の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有する1次の項をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
【0103】
図12の回路も同様に、分母に任意の係数を有する1次の項をもつ伝達関数で表されるフィルタ処理を行うことができる回路である。図12の構成では、電荷サンプリングを行う電圧電流変換回路とサンプリングスイッチがないため、フィルタ回路として使用することが可能である。
【0104】
以上説明したように、本実施の形態に係る伝達関数の分母に任意の係数値Aを形成することより、離散時間アナログ回路の設計自由度を向上し、広帯域かつ急峻なフィルタ特性を実現することが可能となる。
【0105】
なお、特許文献1と非特許文献1においては、ローテートキャパシタを複数用意して、タイミングの異なるサンプル値を保持し、同時に出力することでFIRフィルタ特性を得ている。本実施の形態および以降の実施の形態では上記の構成を省略しているが、同様の形態を使用することが可能である。
【0106】
また、特許文献1と非特許文献1においては、フィードバック系によるローテートキャパシタのプリチャージを行なっている。本実施の形態および以降の実施の形態では上記の構成を省略しているが、同様の形態を使用することが可能である。
【0107】
(実施の形態2)
実施の形態1では、離散時間アナログ回路の伝達関数の分母に、1次の任意の係数値を設定する場合について説明した。本実施の形態では、離散時間アナログ回路の伝達関数の分母に、2次の任意の係数値を設定する場合について説明する。
【0108】
[サンプリングミクサ(前段型2次)]
図15は、本実施の形態に係る離散時間アナログ回路13の要部構成の一例を示すブロック図である。なお、図15において、離散時間アナログ回路500は、図7の離散時間アナログ回路13に相当し、伝達関数の分母に2次の係数を有するサンプリングミクサを構成する。なお、図15の離散時間アナログ回路500において、図4の離散時間アナログ回路100と共通する構成部分には、図4と同一の符号を付して説明を省略する。図15の離散時間アナログ回路500は、図4の離散時間アナログ回路100に対して、係数回路510及びバッファキャパシタ520を追加した構成を採る。このように、離散時間アナログ回路500は、ローテートキャパシタ回路150の前段に、係数回路140及び係数回路510を有する構成を採る。離散時間アナログ回路500は、係数回路140,510を2個使用することで、伝達関数の分母に2次の多項式を実現する。
【0109】
係数回路510は、増幅器511(b2)、スイッチ512−1〜512−6、CH(ヒストリキャパシタ)513−1〜513−3(a3-a5)を有する。
【0110】
[離散時間アナログ回路500の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から図16に示すLO,SA,SB,DUMP,RES,S1,S2,S3の制御信号を生成し、各スイッチに供給する。
【0111】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0112】
係数回路140は、実施の形態1と同様に動作するため、説明を省略し、以下では、係数回路510の動作を中心に説明する。
【0113】
[1]S1がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CH143−1(a1)またはCH143−2(a2)と、CR152−1(a6)またはCR152−2(a7)と、CH513−2(a4)とに電荷(入力電荷)として蓄積される。S1がハイとなる区間は、CH143−1(a1)またはCH143−2(a2)に保持されている電荷とCH513−2(a4)に保持されている電荷と前記入力電荷が電荷共有を行う。これにより、共有された電荷は、CH143−1(a1)またはCH143−2(a2)とCH513−2(a4)とCR152−1(a6)またはCR152−2(a7)とに保持され、電位V1が定まる。
【0114】
この電荷サンプリングにより、離散時間アナログ回路500は、周波数変換が同時に行なわれ、RF信号はIF信号またはBB信号に変換される。
【0115】
同時に、増幅器141(b1)が電位V1をA1倍に増幅してCH143−1(a1)またはCH143−2(a2)のうち、CH513−2(a4)と電荷共有しないキャパシタに充電する。一方、増幅器511(b2)は、電位V1をモニタして、電位V1をA2倍に増幅してCH513−1(a3)に充電する。
【0116】
一方で、DUMPがハイとなる区間は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−2(a4)と電荷共有しないキャパシタが保持する電荷とCB520(a8)が保持する電荷とが共有される。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−2(a4)と電荷共有にしないキャパシタとCB520(a8)とに保持され、出力電位Voutが定まる。出力電位Voutは、ベースバンド信号25として出力される。また、RESがハイとなる区間では、DUMPがローとなり、CR152−1(a6)またはCR152−2(a7)のうち、CH513−2a4と電荷共有しないキャパシタの電荷が接地されてリセットされる。
【0117】
[2]S2がハイとなる区間
LOがハイとなる区間は、入力電流がCH143−1(a1)またはCH143−2(a2)と、CR152−1(a6)またはCR152−2(a7)と、CH513−3(a5)に電荷(入力電荷)として蓄積される。S2がハイとなる区間は、CH143−1(a1)またはCH143−2(a2)に保持されている電荷とCH513−3(a5)に保持されている電荷と前記入力電荷とが電荷共有を行う。これにより、共有された電荷は、CH143−1(a1)またはCH143−2(a2)とCH513−3(a5)とCR152−1(a6)またはCR152−2(a7)に保持され、電位V1が定まる。
【0118】
同時に、増幅器141(b1)は、電位V1をモニタし、電位V1をA1倍に増幅してCH143−1(a1)またはCH143−2(a2)のうち、CH513−3(a5)と電荷共有しないキャパシタに充電する。そして、増幅器511(b2)は、電位V1をモニタして、電位V1をA2倍に増幅してCH513−2(a4)に充電する。
【0119】
一方で、DUMPがハイとなる区間は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−3(a5)と電荷共有しないキャパシタが保持する電荷とCB520(a8)が保持する電荷とが共有される。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−3(a5)と電荷共有しないキャパシタとCB520(a8)とに保持され、出力電位Voutが定まる。RESがハイとなる区間は、DUMPがローとなり、CR152−1(a6)またはCR152−2(a7)のうち、CH513−3(a5)と電荷共有しないキャパシタの電荷が接地されてリセットされる。
【0120】
[3]S3がハイとなる区間
LOがハイとなる区間は、入力電流がCH143−1(a1)またはCH143−2(a2)と、CR152−1(a6)またはCR152−2(a7)と、CH513−1(a3)とに電荷(入力電荷)として蓄積される。S3がハイとなる区間は、CH143−1(a1)またはCH143−2(a2)に保持されている電荷とCH513−1(a3)に保持されている電荷と前記入力電荷とが電荷共有を行う。共有された電荷は、CH143−1(a1)またはCH143−2(a2)とCH513−1(a3)とCR152−1(a6)またはCR152−2(a7)とに保持され、電位V1が定まる。
【0121】
同時に、増幅器141(b1)は、電位V1をモニタし、電位V1をA1倍に増幅してCH143−1(a1)またはCH143−2(a2)のうち、CH513−1(a3)と電荷共有しないキャパシタに充電する。そして、増幅器511(b2)は、電位V1をモニタして、電位V1をA2倍に増幅してCH513−3(a5)に充電する。
【0122】
一方で、DUMPがハイとなる区間は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−1(a3)と電荷共有しないキャパシタが保持する電荷とCB520(a8)が保持する電荷とが共有される。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH513−1(a3)と電荷共有にしないキャパシタとCB520(a8)とに保持され、出力電位Voutが定まる。RESがハイとなる区間は、DUMPがローとなり、CR152−1(a6)またはCR152−2(a7)のうち、CH513−1(a3)と電荷共有しないキャパシタの電荷が接地されてリセットされる。
【0123】
[4]以降、[1]、[2]、[3]の動作が繰り返される。
【0124】
以上のように、本実施の形態に係る離散時間アナログ回路は、増幅器511(b2)によって重み付けして保持された電荷が電荷共有を行う前に、1タイミング待ちのタイミングを設けることによって、伝達関数の分母に2次の項が実現される。
【0125】
上記動作は、差分方程式により以下のように記述される。
【数11】
【0126】
式(11)において、左辺第1項は入力電荷に相当し、第2項は1タイミング前の電荷共有で定まった電位をA1倍してCH1に保持された電荷であり、左辺第3項は、2タイミング前の電荷共有で定まった電位をA2倍してCH2に保持された電荷である。
【数12】
【0127】
式(11)、(12)をz変換して整理すると、伝達関数は以下の式(13)のようになる。
【数13】
【数14】
【0128】
本実施の形態に係る離散時間アナログ回路は、式(13)及び式(14)に示すように、伝達関数の分母に任意な係数を持つ2次の多項式が実現できる。
【0129】
なお、上記の説明の離散時間アナログ回路500は、ヒストリキャパシタを係数回路の構成要素に用いた前段型の例である。バッファキャパシタを係数回路の構成要素に用いた後段型の離散時間アナログ回路200に対しても、離散時間アナログ回路500と同様に、伝達関数の分母に2次の項を実現することができる。
【0130】
次に、後段型の離散時間アナログ回路の伝達関数の分母に2次の項を実現する構成について説明する。
【0131】
[サンプリングミクサでの後段使用例 2次への拡張(後段Cb分母型)]
図17は、本実施の形態に係る離散時間アナログ回路13の別の要部構成の一例を示すブロック図である。なお、図17において、離散時間アナログ回路600は、図7の離散時間アナログ回路13に相当し、伝達関数の分母に2次の係数を有するサンプリングミクサを構成する。なお、図17の離散時間アナログ回路600において、図10の離散時間アナログ回路200と共通する構成部分には、図10と同一の符号を付して説明を省略する。図17の離散時間アナログ回路600は、図10の離散時間アナログ回路200に対して、係数回路610を追加した構成を採る。より具体的には、離散時間アナログ回路600は、ローテートキャパシタ回路150の後段に、係数回路220及び係数回路610を有する構成を採る。このように、係数回路220,610を2個使用することで、離散時間アナログ回路600は、伝達関数の分母に2次の多項式を実現する。
【0132】
係数回路610は、増幅器611(b2)、スイッチ612−1〜612−6、CB(バッファキャパシタ)613−1〜613−3(a3-a5)を有する。
【0133】
[離散時間アナログ回路600の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24からLO,SA,SB,S1,S2,S3,RES,DUMPの制御信号を生成し、各回路に供給する。
【0134】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0135】
係数回路220は、実施の形態1と同様に動作するため、説明を省略し、以下では、係数回路610の動作を中心に説明する。
【0136】
[1]S1がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)がCR152−1(a6)またはCR152−2(a7)と、CH210(a8)とに電荷(入力電荷)として蓄積される。S1がハイとなる区間は、CR152−1(a6)またはCR152−2(a7)に保持されている電荷とCH210(a8)に保持されている電荷と前記入力電荷とが電荷共有を行う。共有された電荷は、CR152−1(a6)またはCR152−2(a7)とCH210(a8)に保持され、電位V1が定まる。
【0137】
この電荷サンプリングにより、離散時間アナログ回路600は、周波数変換が同時に行なわれ、RF信号はIF信号またはBB信号に変換される。
【0138】
一方で、DUMPがハイとなる区間では、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)との電荷共有しないキャパシタが、自身の保持する電荷とCB223−1(a1)またはCB223−2(a2)が保持している電荷(A1倍されたもの)とCB613−2a4に保持されている電荷(A2倍されたもの)とが共有される。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)と電荷共有しないキャパシタと、CB613−2(a4)とCB223−1(a1)またはCB223−2(a2)とに保持される。これにより、出力電位Voutが決まる。
【0139】
同時に、増幅器221(b1)は、出力電位Voutをモニタし、出力電位VoutをA1倍に増幅して、CB223−1(a1)またはCB223−2(a2)のうち、CB613−2(a4)と電荷共有しないキャパシタに充電する。そして、増幅器611(b2)は、出力電位Voutをモニタし、出力電位VoutをA2倍してCB613−1(a3)に充電する。なお、出力電位Voutは、ベースバンド信号25として出力する。
【0140】
RESがハイとなる区間は、DUMPがローになり、CR152−1(a6)またはCR152−2(a7)でCH210(a8)との電荷共有にしないキャパシタの電荷を接地してリセットする。
【0141】
[2]S2がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CR152−1(a6)またはCR152−2(a7)と、CH210(a8)とに電荷(入力電荷)として蓄積される。S2がハイとなる区間は、CR152−1(a6)またはCR152−2(a7)に保持されている電荷とCH210(a8)に保持されている電荷と前記入力電荷とが電荷共有を行う。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)とCH210(a8)に保持され、電位V1が定まる。
【0142】
一方で、DUMPがハイとなる区間は、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)と電荷共有しないキャパシタが、自身の保持する電荷とCB223−1(a1)またはCB223−2(a2)が保持している電荷(A1倍されたもの)とCB613−3(a5)に保持されている電荷(A2倍されたもの)とを電荷共有する。そして、共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)と電荷共有しないキャパシタと、CB613−3(a5)と、CB223−1(a1)またはCB223−2(a2)とに保持される。これにより、出力電位Voutが決まる。同時に、増幅器221(b1)は、出力電位Voutをモニタ、出力電位VoutをA1倍に増幅して、CB223−1(a1)またはCB223−2(a2)でCB613−3(a5)と電荷共有しないキャパシタに充電する。そして、増幅器611(b2)は、出力電位Voutをモニタ、出力電位VoutをA2倍してCB613−2(a4)に充電する。
【0143】
RESがハイとなる区間では、DUMPがローとなり、CR152−1(a6)またはCR152−2(a7)でCH210(a8)との電荷共有にしないキャパシタの電荷を接地してリセットする。
【0144】
[3]S3がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)がCR152−1(a6)またはCR152−2(a7)とCH210(a8)に電荷(入力電荷)として蓄積される。S3がハイとなる区間は、CR152−1(a6)またはCR152−2(a7)に保持されている電荷とCH210(a8)に保持されている電荷と前記入力電荷が電荷共有を行う。共有された電荷は、CR152−1(a6)またはCR152−2(a7)とCH210(a8)に保持され、電位V1が定まる。
【0145】
一方で、DUMPがハイとなる区間は、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)と電荷共有しないキャパシタが、自身の保持する電荷とCB223−1(a1)またはCB223−2(a2)が保持している電荷(A1倍されたもの)とCB613−1(a3)に保持されている電荷(A2倍されたもの)とを共有する。共有された電荷は、CR152−1(a6)またはCR152−2(a7)のうち、CH210(a8)との電荷共有しないキャパシタとCB613−1(a3)とCB223−1(a1)またはCB223−2(a2)とに保持される。これにより、出力電位Voutが決まる。
【0146】
同時に、増幅器221(b1)は、出力電位Voutをモニタし、出力電位VoutをA1倍に増幅して、CB223−1(a1)またはCB223−2(a2)のうち、CB613−1(a3)と電荷共有しないキャパシタに充電する。そして、増幅器611(b2)は、出力電位Voutをモニタし、出力電位VoutをA2倍してCB613−3(a5)に充電する。
【0147】
RESがハイとなる区間では、DUMPがロートなり、CR152−1(a6)またはCR152−2(a7)でCH210(a8)との電荷共有にしないキャパシタの電荷を接地してリセットする。
【0148】
[4]以降、[1]、[2]、[3]の動作が繰り返される。
【0149】
本実施の形態に係る離散時間アナログ回路は、増幅器611(b2)によって重み付けして保持された電荷が電荷共有を行う前に、1タイミング待ちのタイミングを設けることによって、伝達関数の分母に2次の項が実現される。
【0150】
上記動作は、差分方程式により以下のように記述される。
【数15】
【数16】
【0151】
式(16)をz変換して整理すると、伝達関数は以下のようになる。
【数17】
【数18】
【0152】
本実施の形態に係る離散時間アナログ回路は、式(17)及び式(18)に示すように、伝達関数TIIRの分母に任意な係数を持つ2次の多項式が実現できる。
【0153】
次に、チェビシェフ特性の計算結果と本実施の形態に係る離散時間アナログ回路におけるシミュレーション結果との比較により、本実施の形態の有効性を説明する。
【0154】
[チェビシェフ特性を実現する設計手法]
s領域における分母に2次の多項式を有する伝達関数(最平坦特性やチェビシェフ特性を実現可能)は、双一次変換によって、z領域に変換すると、以下のような伝達関数の形になる。
【数19】
【0155】
2次チェビシェフ特性を実現する係数の例の一例は、a1=−1.9547,a2=0.9562,K=3.658×10^(−4)となる。
【0156】
本実施の形態では、任意の2次の分母多項式が実現できる。そこで、本実施の形態では、利得を1に正規化した分母のみの式(19)の分母の係数と式(18)とを比較することにより、例えば、以下のようにTA120のトランスコンダクタンスgmと、各キャパシタの値を以下のように設定する。
【0157】
gm=3.6506mS,CR=1.18494pF,CB1=19.395pF,CB2=9.4204pF
ここで、電位保持手段を構成する増幅器221,611b2の利得は、それぞれA1=3,A2=−3とした。
【0158】
図18は、チェビシェフ特性の係数を有する式(19)で分子定数(DC利得が差動で26dBになるように設定)の計算結果(denominator Cal)とSPICE(Simulation Program with Integrated Circuit Emphasis)シミュレーションの結果(denominator Sim)との比較を示す。図18の横軸は、周波数変換後の周波数で記載している。図18のDC(0Hz)がLO周波数に対応する。計算及びシミュレーションは、LO周波数を1.5GHzとして行なった。なお、シミュレーションは、図17の離散時間アナログ回路600の構成において、TA120、各スイッチ、各キャパシタは理想のものを使用した。また、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタとローテートキャパシタの値は、等しくしている。
【0159】
図18から分かるように、評価結果は、計算結果とシミュレーション結果とが良く一致しており、離散時間アナログ回路600が図17に示す構成を採ることにより、目的の動作をしていることが確認できる。
【0160】
以上説明したように、本実施の形態に係る離散時間アナログ回路は、離散時間アナログ回路の伝達関数の分母に2次の任意の係数値を有する多項式を実現することができ、その多項式の係数を最平坦特性やチェビシェフ特性に合わせることで、広帯域かつ急峻な特性を得ることが可能となる。
【0161】
図15図17の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有する2次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
【0162】
以上説明したように、本実施の形態に係る離散時間アナログ回路は、周波数変換とともに分母に任意の係数を有する2次の多項式をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
【0163】
(実施の形態3)
実施の形態2は、伝達関数の分母に2次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路について説明した。本実施の形態は、次数をn次に拡張し、伝達関数の分母にn次の任意の係数値を有する多項式を実現する離散時間アナログ回路について説明する。
【0164】
図19は、係数回路を高次化する手順を説明するための図である。図19(a)は1次の構成である。1次の手順は、保持してA倍して重み付けするタイミングと、電荷共有するタイミングと、を交互にくり返す。電荷共有を表現する差分方程式は、v(n−1)の項が現れるので、1次の項を実現することができる。
【0165】
図19(b)は2次の構成を示す。2次の手順は、保持してA倍して重み付けするタイミングと、電荷共有するタイミングの間に、「待ち」タイミングを設ける。これにより、電荷共有を表現する差分方程式は、v(n−2)の項が現れるので、2次の項を実現することができる。
【0166】
図19(c)はk次の構成を示す。k次の手順は、係数回路にキャパシタをk+1個用意して、保持してA倍して重み付けするタイミングと、電荷共有するタイミングの間に、k−1回の「待ち」タイミングを設ける。これにより、電荷共有を表現する差分方程式は、v(n−k)の項が現れるので、k次の項を実現することができる。
【0167】
図20(a)は、k次に拡張した係数回路700の回路構成を示す図である。係数回路700は、k+1個のキャパシタ、及び、2×(k+1)個のスイッチを有する。また、図20(b)は、係数回路700の各スイッチに入力されるSk0〜Skkのタイミング図を示す図である。
【0168】
係数回路700は、Sk0〜Skkで示すクロックを入力することによって、第iのタイミングにおける第1のキャパシタを、第i+n−1のタイミングにおける第2のキャパシタとする。また、係数回路700は、第iのタイミングにおける第2のキャパシタを、第i+1のタイミングにおける第1のキャパシタとする。これにより、係数回路700は、k次の項を実現することができる。さらに、係数回路700は、電位を保持する際に電位をA倍することにより、係数値を任意の値に設定することが可能となる。
【0169】
なお、図20(a)の係数回路700では、キャパシタの値を一つのCkとしたが、Ck値のそれぞれのCkの値を適切な値に変更することでもフィルタ設計の自由度が向上する。
【0170】
次に、図15の離散時間アナログ回路500をn次に拡張した構成例について説明する。
【0171】
図21は、図15の離散時間アナログ回路500をn次に拡張した構成例を示す図である。図21において、係数回路810−k及び係数回路830−k(k=1〜n)は、離散時間アナログ回路800の伝達関数の分母にk次の項を実現するための係数回路である。
【0172】
なお、図21の離散時間アナログ回路800は、サンプリングスイッチ130につながる系に加えて、サンプリングスイッチ820につながる系を有し、差動構成としている。サンプリングスイッチ130には、LOが入力され、サンプリングスイッチ830には、LOBが入力される。ここで、LOBは、LOと位相が180度ずれた信号であるため、LOBが入力されるサンプリングスイッチ820につながる系は、差動の逆相の系として動作する。
【0173】
図22は、図21の離散時間アナログ回路800に入力されるクロック(制御信号)を示す図である。
【0174】
これまでの説明と同様に考えると、電荷共有は以下の差分方程式で表すことができる。
【数20】
【0175】
式(20)において、左辺第1項は入力電荷であり、左辺第2項はkタイミング前の電荷共有よって定まった電位をAk倍してCHkに保持した電荷(k=1〜nの合計)である。
【数21】
【0176】
式(21)をz変換して整理すると、伝達関数は以下のようになる。
【数22】
【数23】
【0177】
本実施の形態に係る離散時間アナログ回路は、式(22)及び式(23)に示すように、分母に任意の次数係数を有する伝達関数を実現できることがわかる。これにより、伝達関数の極の数、値は、任任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
【0178】
次は、図10の離散時間アナログ回路200をn次に拡張した構成例について説明する。
【0179】
図23は、図10の離散時間アナログ回路200をn次に拡張した構成例を示す図である。図23において、係数回路910−k及び係数回路920−k(k=1〜n)は、離散時間アナログ回路900の伝達関数の分母にk次の項を実現するための係数回路である。なお、図23の離散時間アナログ回路900は、サンプリングスイッチ130につながる系に加えて、サンプリングスイッチ820につながる系を有する。サンプリングスイッチ130には、LOが入力され、サンプリングスイッチ820には、LOBが入力される。ここで、LOBは、LOと位相が180度ずれた信号であるため、LOBが入力されるサンプリングスイッチ820につながる系は、差動の逆相の系として動作する。
【0180】
離散時間アナログ回路900には、離散時間アナログ回路800と同様に、図22に示すクロック(制御信号)が入力される。
【0181】
これまでの説明と同様に考えると、電荷共有は以下の差分方程式で表すことができる。
【数24】
【数25】
【0182】
式(25)をz変換して整理すると、伝達関数は以下の式(26)のようになる。
【数26】
【数27】
【0183】
本実施の形態に係る離散時間アナログ回路は、式(26)及び式(27)に示すように、分母に任意の次数係数を有する伝達関数を実現できることがわかる。これにより、伝達関数の極の数、値を任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
【0184】
なお、これまでn=1以上で考えてきたが、分母型係数回路のn=0は電位保持回路を持たない単一のキャパシタ(CHまたはCB)になると定義することも可能である。
【0185】
図21図23の構成は、電荷サンプリングによる周波数変換とともに、分母に任意の係数を有するn次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
【0186】
以上説明したように、本実施形態に係る離散時間アナログ回路は、分母に任意の係数を有するn次の多項式をもつ伝達関数で表される、伝達関数の極を任意に設定可能な、フィルタ処理を行うことが可能になる。
【0187】
(実施の形態4)
実施の形態1から実施の形態3では、伝達関数の分母に任意の次数係数を有する離散時間アナログ回路(分母型)について説明した。本実施の形態では、伝達関数の分子(Numerator)に任意の次数係数を有する離散時間アナログ回路(分子型)について説明する。
【0188】
図24は、分子型の離散時間アナログ回路に用いられる係数回路(第1の係数回路に相当)1000の構成及び当該係数回路1000に入力されるクロックを示す図である。
【0189】
[係数回路1000の構成]
係数回路1000は、CR(ローテートキャパシタ)1030−1,1030−2(a1,a2)、増幅器1010(b)、スイッチ1020−1〜1020−4(c1-c4)を有する。係数回路1000には、クロック生成回路(図示せぬ)からS1、S2が入力される。
【0190】
なお、図24(a)は、電荷共有型の係数回路を示し、図24(b)は電位保持型の係数回路を示す。以下、図24(b)の電位保持型の係数回路について、説明する。
【0191】
[係数回路1000の動作]
クロック生成回路110から、制御信号であるS1,S2が各スイッチに供給される。
【0192】
S1がハイとなる区間において、増幅器1010(b)は、ノードCinの電位をモニタし、そのノードCinの電位をB倍に増幅して、スイッチ1020−1(c1)を介して、CR1030−1(a1)に蓄積する。同時に、CR1030−2(a2)は、スイッチ1020−4(c4)を介してノードCoutで外部回路と接続する。
【0193】
S2がハイとなる区間において、増幅器1010(b)は、ノードCinの電位をモニタし、そのノードCinの電位をB倍に増幅して、スイッチ1020−3(c3)を介して、CR1030−2(a2)に蓄積する。同時に、CR1030−1(a1)は、スイッチ1020−2(c2)を介してノードCoutで外部回路と接続する。
【0194】
上記動作が繰り返される。
【0195】
次に、上記のように構成された係数回路1000を有する離散時間アナログ回路の構成及び動作について説明する。
【0196】
[分子電荷共有型のサンプリングミクサでの使用例]
図25は、本実施の形態に係る離散時間アナログ回路13の要部構成を示す図である。なお、図25において、離散時間アナログ回路1100は、図7の離散時間アナログ回路13に相当し、サンプリングミクサを構成する。なお、図25の離散時間アナログ回路1100において、図8の離散時間アナログ回路100と共通する構成部分には、図8と同一の符号を付して説明を省略する。図25の離散時間アナログ回路1100は、図8の離散時間アナログ回路100に対して、係数回路140に代えて係数回路1120を有し、CH(ヒストリキャパシタ)1110、CB(バッファキャパシタ)1130を追加した構成を採る。
【0197】
係数回路1120は、増幅器1121(b)、スイッチ1122−1〜1122−6、CR(ローテートキャパシタ)1123−1〜1123−3(a4,a5,a6)を有する。
【0198】
図25の離散時間アナログ回路1100は、係数回路1120をローテートキャパシタ回路150に並列に備えることにより、伝達関数の分子を高次化する。
【0199】
[離散時間アナログ回路1100の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から図26に示すLO,SA,SB,S1,S2,S3,RES,DUMPの制御信号を生成し、各スイッチに供給する。
【0200】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0201】
離散時間アナログ回路1100の動作について、S1〜S3がハイとなる区間を基準にして説明を行う。
【0202】
[1]S1がハイとなる区間
LOがハイとなる区間は、入力電流(gm×Vin)が、CH1110(a1)と、CR152−1(a2)またはCR152−2(a3)とに電荷(入力電荷)として蓄積される。S1がハイとなる区間は、前記入力電荷と、CH1110(a1)に保持されていた電荷が電荷共有を行い、CH1110(a1)と、CR152−1(a2)またはCR152−2(a3)とに保持され、電位V1が定まる。
【0203】
同時に、増幅器1121(b)は、電位V1をモニタし、その電位V1をB倍に増幅して、CR1123−1(a4)に充電する。
【0204】
この電荷サンプリングにより、本実施の形態にかかる離散時間アナログ回路1100は、周波数変換が同時に行なわれ、RFの信号はIF信号またはBB信号に変換される。
【0205】
一方で、DUMPがハイとなる区間、CR152−1(a2)またはCR152−2(a3)と、CR1123−2(a5)と、CB1130とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0206】
RESがハイとなる区間は、DUMPがローとなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−2(a5)の電荷を接地してリセットする。
【0207】
[2]S2がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)がCH1110(a1)と、CR152−1(a2)またはCR152−2(a3)とに電荷(入力電荷)として蓄積される。S2がハイとなる区間は、前記入力電荷と、CH1110((a1)に保持されていた電荷が電荷共有を行い、CH1110(a1)と、CR152−1(a2)またはCR152−2(a3)とに保持され、電位V1が定まる。
【0208】
同時に、増幅器1121(b)は、電位V1をモニタし、その電位V1をB倍に増幅して、CR1123−1(a5)に充電する。
【0209】
一方で、DUMPがハイとなる区間、CR152−1(a2)またはCR152−3(a3)と、CR1123−3(a6)と、CB1130バッファキャパシタが、それぞれが保持していた電荷を共有する。これにより、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0210】
RESがハイとなる区間は、DUMPがローとなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−3(a6)の電荷を接地してリセットする。
【0211】
[3]S3がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)が、CH1110(a1)と,CR152−1(a2)またはCR152−2(a3)とに電荷(入力電荷)として蓄積される。S3がハイとなる区間は、前記入力電荷と、CH1110(a1)に保持されていた電荷が電荷共有を行い、CH1110(a1)と,CR152−1(a2)またはCR152−2(a3)、に保持され、電位V1が定まる。
【0212】
同時に、増幅器1121(b)は、電位V1をモニタし、その電位V1をB倍に増幅して、CR1123−3(a6)に充電する。
【0213】
一方で、DUMPがハイとなる区間、CR152−1(a2)またはCR152−2(a3)と、CR1123−1(a4)と、CB1130とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0214】
RESがハイとなる区間は、DUMPをローとなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−1(a4)の電荷を接地してリセットする。
【0215】
[4]以降、[1]、[2]、[3]の動作が繰り返される。
【0216】
上記動作は、差分方程式により以下のように記述される。
【数28】
【0217】
式(28)において、左辺第1項は入力電荷であり、左辺第2項はCHに保持された1タイミング前の電荷共有によって定まった電荷である。
【数29】
【0218】
式(29)において、左辺第1項はCR0に保持されていた電荷であり、左辺第2項はCR0に保持されていた電荷量が定まった入力側の電荷共有の1タイミング前の入力側の電荷共有によって定まった電位をB1倍してCR1に保持されていた電荷であり、左第3項はCBに保持された1タイミング前の出力側の電荷共有によって定まった電荷である。
【0219】
式(29)をz変換して整理すると、伝達関数は以下のようになる。
【数30】
【数31】
【0220】
本実施の形態に係る離散時間アナログ回路は、式(30)及び式(31)に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ1次の多項式を実現できる。
【0221】
なお、本実施の形態では、係数回路1000において、電荷共有型、電位保持型の両方を使用した構成としたが、電荷共有型のみ、電位保持型のみでも構成できる。
【0222】
電荷共有型のみとした場合、1121の増幅器が単なる配線となる。動作としての違いは、入力電荷とCHとCR0の電荷共有にCR1も追加され、CR1がB1倍されない。
【0223】
このとき、差分方程式は以下のようになる。
【数32】
【数33】
【0224】
伝達関数は以下のようになる。
【数34】
【数35】
【0225】
本実施の形態に係る離散時間アナログ回路は、式(34)及び式(35)に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ1次の多項式を実現できる。
【0226】
電位保持型のみとした場合は、ローテートキャパシタの電荷共有がなくなり、これまでとは、異なる構成となるので、以下で説明する。
【0227】
[分子電位保持型のサンプリングミクサ]
図27は、本実施の形態に係る離散時間アナログ回路13の要部構成を示す図である。なお、図27において、離散時間アナログ回路1200は、図7の離散時間アナログ回路13に相当し、サンプリングミクサを構成する。なお、図27の離散時間アナログ回路1200において、図25の離散時間アナログ回路1100と共通する構成部分には、図25と同一の符号を付して説明を省略する。図27の離散時間アナログ回路1200は、図25の離散時間アナログ回路1100に対して、CH1110と、ローテートキャパシタ回路150との間に、増幅器1210を追加した構成を採る。
【0228】
図27の離散時間アナログ回路1200は、CH1110と、ローテートキャパシタ回路150との間に、増幅器1210を備えることにより、伝達関数の分子を高次化する。
【0229】
[離散時間アナログ回路1200の動作]
クロック生成回路110は、参照周波数発振部14で生成された参照周波数信号24から図28に示すLO,SA,SB,S1,S2,S3,RES,DUMPの制御信号を生成し、各スイッチに供給する。
【0230】
TA120は、低雑音増幅器12で増幅されたアナログRF信号23を入力電圧信号として電流(gm×Vin)に変換する。
【0231】
次に、離散時間アナログ回路1200の動作について、S1〜S3がハイとなる区間を基準にして説明を行う。
【0232】
[1]S1がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)がCH1110(a1)に電荷(入力電荷)として蓄積される。S1がハイとなる区間は、前記入力電荷と、CH1110(a1)に保持されていた電荷とが電荷共有を行い、電位V1が定まる。
【0233】
同時に、増幅器1210(b1)は、電位V1をモニタし、その電位V1をB0倍に増幅して、CR152−1(a2)またはCR152−2(a3)に充電する。増幅器1121(b2)は、電位V1をモニタし、その電位V1をB1倍に増幅して、CR1123−1(a4)に充電する。
【0234】
この電荷サンプリングにより、本実施の形態に係る離散時間アナログ回路は、周波数変換が同時に行なわれ、RF信号はIF信号またはBB信号に変換される。
【0235】
一方で、DUMPがハイとなる区間、CR152−1(a2)またはCR152−2(a3)と、CR1123−2(a5)と、CB1130とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0236】
RESがハイとなる区間は、DUMPがローとなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−2(a5)の電荷を接地してリセットする。
【0237】
[2]S2がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)がCH1110(a1)に電荷(入力電荷)として蓄積される。S2がハイとなる区間は、前記入力電荷と、CH1110(a1)に保持されていた電荷とが電荷共有を行い、電位V1が定まる。
【0238】
同時に、増幅器1210(b1)は、電位V1をモニタし、その電位V1をB0倍に増幅して、CR152−1(a2)またはCR152−2(a3)に充電する。増幅器1121(b2)は、電位V1をモニタし、その電位V1をB1倍に増幅して、CR1123−2(a5)に充電する。
【0239】
一方で、DUMPがハイとなる区間は、CR152−1(a2)またはCR152−2(a3)と、CR1123−3(a6)と、CB1130が、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0240】
RESがハイとなる区間は、DUMPがロートなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−3(a6)の電荷を接地してリセットする。
【0241】
[3]S3がハイとなる区間
LOがハイとなる区間、入力電流(gm×Vin)がCH1110(a1)に電荷(入力電荷)として蓄積される。S3がハイとなる区間は、前記入力電荷と、CH1110(a1)に保持されていた電荷が電荷共有を行い、電位V1が定まる。
【0242】
同時に、増幅器1210(b1)は、電位V1をモニタし、その電位V1をB0倍に増幅して、CR151−1(a2)またはCR151−2(a3)に充電する。増幅器1121(b2)は、電位V1をモニタし、その電位V1をB1倍に増幅して、CR1123−3(a6)に充電する。
【0243】
一方で、DUMPがハイとなる区間は、CR152−1(a2)またはCR152−2(a3)と、CR1123−1(a4)と、CB1130とが、それぞれが保持していた電荷を共有することで、出力電位Voutが決まる。出力電位Voutは、IF信号またはBB信号25として出力する。
【0244】
RESがハイとなる区間は、DUMPがローとなり、CR152−1(a2)またはCR152−2(a3)と、CR1123−1(a4)の電荷を接地してリセットする。
【0245】
[4]以降、[1]、[2]、[3]の動作が繰り返される。
【0246】
上記動作は、差分方程式により以下のように記述される。
【数36】
【数37】
【0247】
式(37)をz変換して整理すると、伝達関数は以下のようになる。
【数38】
【数39】
【0248】
本実施の形態に係る離散時間アナログ回路は、式(38)及び式(39)に示すように、伝達関数TIIRの分子に定数項と任意な係数を持つ1次の多項式が実現できる。また、式(38)では、DC利得が無限大となるが、実際の回路ではTA120の出力抵抗や寄生容量の影響でDC利得は有限な値となる。
【0249】
以上、伝達関数の分子に1次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路について説明した。
【0250】
次は、次数をn次に拡張し、伝達関数の分子にn次の任意の係数値を有する多項式を実現する離散時間アナログ回路について説明する。
【0251】
[分子型(n次)]
伝達関数の分母にn次の任意の係数値を有する多項式を実現する場合と同様にして、伝達関数の分子にn次の任意の係数値を有する多項式を実現することができる。
【0252】
具体的には、図19に示した高次化の原理と同様にして、図25の離散時間アナログ回路1100及び図27の離散時間アナログ回路1200に対しても、伝達関数の分子の項の次数を高次化することが可能である。
【0253】
図29は、k次の項を実現する係数回路(bkz−k)1300の構成及びクロック生成回路110から係数回路1300に入力されるクロックを示す図である。
【0254】
0次(k=0)のときに、図29(b)の構成を採る場合、図25の離散時間アナログ回路1100となる。一方、0次(k=0)のとき、図29(a)のk=0の構成を採る場合、図27の離散時間アナログ回路1200となる。つまり、離散時間アナログ回路1100と離散時間アナログ回路1200との差は、定数項の実現を電荷共有で行なうか、電位の保持・重み付けで行なうかによる。
【0255】
なお、図29の係数回路1300では、キャパシタの値を一つのCRkとしたが、CRk値をそれぞれ適切な値に設定することでフィルタ設計の自由度が向上する。
【0256】
図30は、伝達関数の分子のn次の任意の係数値を有する多項式を実現することができる離散時間アナログ回路の要部構成を示す図である。
【0257】
図30の離散時間アナログ回路1400は、クロック生成回路110、TA120、サンプリングスイッチ1410−1,1410−2、係数回路1420−k(k=0〜n),1340−k、リセットスイッチ1440−1,1440−2、ダンプスイッチ1450−1,1450−2、CB(バッファキャパシタ)1460−1,1460−2を有する。
【0258】
図30の離散時間アナログ回路1400は、1420−0〜1420−n、1430−0〜1430−nに示す分子型の係数回路を有し、それぞれは電荷共有型、電位保持型、いずれの構成を選択しても良い。
【0259】
係数回路1420−0〜1420−n、1430−0〜1430−nを電荷共有型だけで構成した場合、電荷共有型と電位保持型を組み合わせて構成した場合、電位保持型だけで構成した場合のそれぞれのn次の分子電荷共有型の動作を表す差分方程式と、z変換によって導かれる伝達関数を以下に記述する。
【0260】
<電荷共有型だけでn次を構成した場合>
【数40】
【数41】
【0261】
式(41)をz変換して整理すると、z変換して整理すると、伝達関数は以下のようになる。
【数42】
【数43】
【0262】
<電荷共有型と電位保持型を組み合わせてn次を構成した場合>
電荷共有型を選択した係数回路のkをkci(i=1〜l)として、電位保持型を選択した係数回路のkをkhj(j=1〜n+1-l)とすれば、電荷共有の動作は差分方程式により以下のように記述される。
【数44】
【数45】
【0263】
式(44)及び式(45)をz変換して整理すると、伝達関数は以下のようになる。
【数46】
【数47】
【0264】
<電位保持型だけでn次を構成した場合>
【数48】
【数49】
【0265】
式(48)及び式(49)をz変換して整理すると、伝達関数は以下のようになる。
【数50】
【数51】
【0266】
本実施の形態に係る離散時間アナログ回路は、式(50)及び式(51)に示すように、伝達関数の分子に任意の次数係数を有する伝達関数が実現できている。
【0267】
なお、分子型の係数回路を電位保持型にした場合は、RESによる電位保持型係数回路内のローテートキャパシタの電荷を接地してリセットする動作は、必ずしも必要ではない。
【0268】
このように、任意の数及び任意の周波数で、伝達関数に零を実現することが可能となる。remezアルゴリズムを用いてFIRフィルタの係数を求めて、その値になるようにCRk、Bkの値を設定すれば、FIRによって広帯域なフィルタ特性を実現することが可能となる。
【0269】
図25図27の構成は、電荷サンプリングによる周波数変換とともに、分子に任意の係数を有する2次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分子の係数回路が増幅器を介して接続されるか、されないかという点で異なり、伝達関数の構成に違いをもたらす。さらに、その差異は、雑音や線形性に影響するものと考えられる。
【0270】
図30の構成は、電荷サンプリングによる周波数変換とともに、分子に任意の係数を有するn次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
【0271】
分子の係数回路が増幅器を持たない場合は、分子係数回路内の電荷保持回路が電荷共有に使用される。分子の係数回路が増幅器を持つ場合は、分子係数回路内の電荷保持回路は増幅(保持された)電位に相当する電荷を分子係数回路内の電荷保持回路に充電する。
【0272】
増幅器を使用しない分子係数回路が多いほど、消費電力は低減すると考えられるが、入力時に多くの電荷保持回路が使用されると、その分DC利得は低下することになる。
【0273】
以上説明したように、本実施の形態に係る離散時間アナログ回路は、周波数変換とともに分母に任意の係数を有するn次の多項式をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
【0274】
(実施の形態5)
実施の形態3では、伝達関数の分母にk次の次数係数を有する離散時間アナログ回路について説明した。また、実施の形態4では、伝達関数の分子にk次の次数係数を有する離散時間アナログ回路について説明した。本実施の形態では、伝達関数の分子分母に2次の次数係数を有する離散時間アナログ回路について説明する。
【0275】
[分子分母型サンプリングミクサ]
図31は、本実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。なお、図31において、離散時間アナログ回路1500は、図7の離散時間アナログ回路13に相当し、伝達関数の分子分母に2次の多項式を有するサンプリングミクサを構成する。なお、図31の離散時間アナログ回路1500において、図8図17、及び、図25と共通する構成部分には、同一の符号を付して説明を省略する。図31の離散時間アナログ回路1500は、図25の離散時間アナログ回路1100に対して、分子型の係数回路(第1の係数回路に相当)1510、及び、分母型の係数回路(第2の係数回路に相当)220,610を追加した構成を採る。
【0276】
このように、離散時間アナログ回路1500は、ローテートキャパシタにより構成される分子型の係数回路(第1の係数回路に相当)150,1120,1510、及び、バッファキャパシタにより構成される係数回路(第2の係数回路に相当)220,610を有する。これにより、離散時間アナログ回路1500は、分子と分母とにそれぞれ2次多項式を実現する。
【0277】
なお、離散時間アナログ回路1500の各スイッチには、クロック生成回路110から図33に示すククロック(制御信号)が入力される。
【0278】
[離散時間アナログ回路1500の動作]
これまでの説明と同様に考える。
【0279】
まず、入力側の電荷共有では、入力電荷がCH210(a1)に保持されている1タイミング前の電荷(CHv(n-N))とともに、CH210(a1)とCR0で電荷共有されてV1が定まる。ここで、CR0は、CR152−1(a2)またはCR152−1(a3)である。
【0280】
このV1は、増幅器1121(b1)でB1倍の電位でCR1に保持される。ここで、CR1は、CR1123−1(a5)、CR1123−2(a5)またはCR1123−3(a6)である。そして、増幅器1511(b2)により電位がB2倍され、B2倍された電位でCR2に保持される。
【0281】
同時に出力側では、CRに保持されていた電荷(CRv1(n))と、CR1に保持されていた電荷(B1CR1v1(n-N))と、CR2に保持されていた電荷(B2CR2vout(n-2N))と、CB1に保持されていた電荷(A1CB1vout(n-N))と、CB2に保持されていた電荷(A2CB1vout(n-2N))との電荷共有によって出力電位Voutが定まる。ここで、CB1は、CB223−1(a11)またはCB223−2(a12)である。また、CB2は、CB613−1(a13)、CB613−2(a14)、または、CB613−3(a15)である。
【0282】
このVoutは、増幅器221(b3)でA1倍の電位でCB1に保持され、増幅器611(b4)でA2倍の電位でCB2に保持される。
【0283】
上記の動作が繰り返される。
【0284】
上記動作は、差分方程式により以下のように記述される。
【数52】
【数53】
【0285】
式(53)をz変換して整理すると、伝達関数は以下のようになる。
【数54】
【数55】
【0286】
本実施の形態に係る離散時間アナログ回路は、式(54)及び式(55)に示すように、伝達関数TIIRの分子と分母とに任意な係数を持つ2次多項式が実現できることがわかる。つまり、離散時間アナログ回路は、s領域の2次のフィルタ関数を双一次変換によってz領域に変換した伝達関数をサンプリングミクサで実現することできる。
【0287】
なお、ここでは分子型をk=0で電荷共有型、k=1,2で電位保持型としたが、k=0,1,2で電荷共有型、電位保持型のいずれを選択することも可能である。伝達関数の違いは、n次の伝達関数の説明で説明する。
【0288】
[分子分母型サンプリングフィルタ]
図32は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図32において、離散時間アナログ回路1600は、伝達関数の分母分子に2次の係数を有するサンプリングフィルタを構成する。なお、図32の離散時間アナログ回路1600において、図31の離散時間アナログ回路1500と共通する構成部分には、図31と同一の符号を付して説明を省略する。図32の離散時間アナログ回路1600は、図31の離散時間アナログ回路1500に対して、TA120及びCH1110を削除し、スイッチ152−1,152−2の前段に増幅器1610を追加した構成(分子電荷共有型の係数回路150を分子電位保持型に変更したことに相当)を採る。
【0289】
このように、離散時間アナログ回路1600は、ローテートキャパシタにより構成される分子型の係数回路1120,1510、及び、バッファキャパシタにより構成される係数回路220,610を有する。これにより、離散時間アナログ回路1600は、分母と分子とにそれぞれ2次多項式を実現する。
【0290】
なお、離散時間アナログ回路1600の各スイッチには、クロック生成回路110から図33に示すククロック(制御信号)が入力される。
【0291】
[離散時間アナログ回路1600動作]
これまでの説明と同様に考える。
【0292】
まず、入力側では、入力電位Vinが、増幅器1610(b0)でB0倍の電位でCR0に保持される。ここで、CR0は、CR152−1(a2)またはCR152−1(a3)である。また、入力電位Vinは、増幅器1121(b1)でB1倍の電位でCR1に保持される。ここで、CR1は、CR1123−1(a5)、CR1123−2(a5)またはCR1123−3(a6)である。そして、増幅器1511(b2)により電位がでB2倍され、B2倍後の電位でCR2に保持される。ここで、CR2は、CR1513−1(a7)、CR1513−2(a8)、CR1513−3(a9)、または、CR1513−4(a10)である。
【0293】
同時に出力側では、CR0に保持されていた電荷(CR0B0v1(n))と、CR1に保持されていた電荷(B1CR1v1(n-N))と、CR2に保持されていた電荷(B2CR2vout(n-2N))と、CB1に保持されていた電荷(A1CB1vout(n-N))と、CB2に保持されていた電荷(A2CB1Vout(n−2N))との電荷共有によって出力電位Voutが定まる。ここで、CB1は、CB223−1(a11)またはCB223−2(a12)である。また、CB2は、CB613−1(a13)、CB613−2(a14)、または、CB613−3(a15)である。
【0294】
このVoutは、増幅器221(b3)でA1倍の電位でCB1に保持され、増幅器611(b4)でA2倍の電位でCB2に保持さる。
【0295】
上記の動作が繰り返される。
【0296】
上記動作は、差分方程式により以下のように記述される。
【数56】
【0297】
式(56)をz変換して整理すると、伝達関数は以下のようになる。
【数57】
【0298】
本実施の形態に係る離散時間アナログ回路は、式(57)に示すように、伝達関数TIIRの分子と分母とに任意な係数を持つ2次多項式が実現できることがわかる。つまり、s領域のフィルタ関数を双一次変換によってz領域に変換した伝達関数をサンプリングフィルタで実現することができる。
【0299】
なお、ここでは分子型をk=0,1,2で電位保持型としたが、k=0,1,2で電荷共有型、電位保持型のいずれを選択することも可能である。伝達関数の違いは、n次の伝達関数の説明で説明する。
【0300】
以上、伝達関数の分子分母に2次多項式を実現できる離散時間アナログ回路について説明した。次に、チェビシェフ特性の計算結果と本実施の形態に係る離散時間アナログ回路におけるシミュレーション結果との比較により、本実施の形態の有効性を説明する。
【0301】
[双一次変換のチェビシェフ特性の実現]
s領域における分母に2次の多項式を有する伝達関数(最平坦特性やチェビシェフ特性を実現可能)を双一次変換によって、z領域に変換すると、以下のような伝達関数の形になる。
【数58】
【0302】
2次チェビシェフ特性を実現する係数の例を挙げると、各係数は、a1=−1.9547,a2=0.9562,K=3.658×10^(−4)となる。
【0303】
本実施の形態では、分子分母に任意の係数値が実現できる。そこで、本実施の形態では、式(58)の分子及び分母の係数と、式(57)とを比較することにより、例えば、以下のようにTA120のトランスコンダクタンスgmと、各キャパシタの値を設定する。
【0304】
gm=0.91265mS,CR0=CR1=CR2=0.39480pF,CB1=19.395pF,CB2=9.4204pF
【0305】
ここで、電荷供給電位重み付けユニットの重み付けアンプとしての増幅器b1,b2の利得は、それぞれB1=2,B2=1,A1=3,A2=−3とした。
【0306】
図34(a)、(b)は、2次のチェビシェフ特性の計算結果とSPICEシミュレーションの結果との比較を示す。図34の横軸は、周波数変換後の周波数で記載している。また、図34において、実線は、分子分母型の計算結果であり、点線は、参考のために示した分母型の計算結果である。
【0307】
また、図34のDC(0Hz)がLO周波数に対応する。計算及びシミュレーションは、LO周波数を1.5GHzとして行なった。なお、シミュレーションは、図31の離散時間アナログ回路1600の構成において、TA120、各スイッチ、各キャパシタは理想のものを使用した。また、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタCHとローテートキャパシタCRの値を等しくしている。
【0308】
図34(a)から分かるように、狭帯域において、計算結果とシミュレーション結果とが良く一致しており、離散時間アナログ回路1600が、図31(の構成を採ることにより、目的の動作をしていることが確認できる。なお、図34(b)は、分母型では、サンプリング周波数/2あたりで双一次変換によって求めたチェビシェフの伝達関数からずれてくる。しかし、分子分母型を用いて、伝達関数の分子も高次化することによって、広帯域特性においても、計算結果とシミュレーション結果とを一致させることができている。
【0309】
このように、本実施の形態に係る離散時間アナログ回路は、伝達関数の分子および分母に任意の次数係数を有する多項式を実現することができ、広帯域かつ急峻な特性を得ることが可能となる。本実施の形態では、分母のみならず分子にも任意の次数係数を有する多項式係数を実現しているため、伝達関数の極の数、値を任意に設定することが可能となり、フィルタ設計の自由度を改善することが可能となる。
【0310】
なお、分子の2次の多項式の構成方法は、電荷共有型でも電位保持型でも両者の混成のいずれでも良い。分母の2次多項式の構成方法は、前段であっても良いし、後段であっても良い。伝達関数の違いは、n次の伝達関数の記載したところで説明する。
【0311】
図31の構成は、電荷サンプリングによる周波数変換とともに、分子分母の両方に任意の係数を有する2次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
【0312】
図32の構成は、分子分母の両方に任意の係数を有する2次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
【0313】
また、分子分母に任意の係数を有する2次の多項式をもつことによって、2次のフィルタ関数(最平坦特性やチェビシェフ特性など)を実現することが可能となり、広帯域なフィルタ特性が実現可能となる。
【0314】
以上説明したように、本実施の形態に係る離散時間アナログ回路は、分子分母の両方に任意の係数を有する2次の項をもつ伝達関数で表されるフィルタ処理を行うことが可能になる。
【0315】
(実施の形態6)
実施の形態5では、2次の分子分母型の離散時間アナログ回路について説明した。本実施の形態では、n次の分子分母型の離散時間アナログ回路について説明する。
【0316】
図35は、本実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。なお、図35において、離散時間アナログ回路1700は、図7の離散時間アナログ回路13に相当し、伝達関数の分母分子にn次の係数を有するサンプリングミクサを構成する。なお、図35の離散時間アナログ回路1700において、図21図30と共通する構成部分には、図21図30同一の符号を付して説明を省略する。
【0317】
図35の離散時間アナログ回路1700は、クロック生成回路110、TA120、サンプリングスイッチ130,820、分母型の係数回路810−k,830−k(k=1〜n)、分子型の係数回路1420−k,1430−k、リセットスイッチ1440−1,1440−2、ダンプスイッチ1450−1,1450−2、及び、CB(バッファキャパシタ)1460−1,1460−2を有する。
【0318】
このように、離散時間アナログ回路1700は、ローテートキャパシタにより構成される分子型の係数回路1420−k,1430−k(k=0〜n)を有する。また、離散時間アナログ回路1700は、ヒストリキャパシタにより構成される分母型の係数回路810−k,830−k(k=1〜n)を有する。これにより、離散時間アナログ回路1700は、分母と分子とにそれぞれn次多項式を実現する。
【0319】
これまでの説明と同様に考えると、離散時間アナログ回路1700の電荷共有の動作は、動作はn次分子型とn次前段分母型の組み合わせとなる。
【0320】
分子が電荷共有型と電位保持型の組み合わせ(電荷共有型と電位保持型を含む)は、電荷共有型を選択したkをkci(i=1〜l)として、電位保持型を選択したkをkhj(j=1〜n+1-l)とすれば、分母が前段型の場合、動作を記述する差分方程式は以下のような形になる。
【数59】
【数60】
【0321】
式(60)をz変換して整理すると、伝達関数は以下のようになる。
【数61】
【数62】
【0322】
本実施の形態に係る離散時間アナログ回路は、式(61)及び式(62)に示すように、伝達関数の分子分母に任意の次数係数を有する多項式を実現することができ、フィルタの設計自由度を向上することが可能となる。
【0323】
また、図36は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図36において、離散時間アナログ回路1800は、図7の離散時間アナログ回路13に相当し、伝達関数の分母分子にn次の係数を有するサンプリングミクサを構成する。なお、図36の離散時間アナログ回路1800において、図35と共通する構成部分には、図35と同一の符号を付して説明を省略する。
【0324】
このように、離散時間アナログ回路1800は、ローテートキャパシタにより構成される分子型の係数回路1420−k,1430−k(k=0〜n)を有する。また、離散時間アナログ回路1800は、バッファキャパシタにより構成される分子型の係数回路910−k,920−k(k=1〜n)を有することにより、分母と分子とにそれぞれn次多項式を実現する。
【0325】
これまでの説明と同様に考えると、離散時間アナログ回路1800の電荷共有の動作は、動作はn次分子型とn次後段分母型の組み合わせとなる。
【0326】
分子が電荷共有型と電位保持型の組み合わせ(電荷共有型と電位保持型を含む)で、電荷共有型を選択したkをkci(i=1〜l)として、電位保持型を選択したkをkhj(j=1〜n+1-l)とすれば、分母が後段型の場合、動作を記述する差分方程式は以下のような形になる。
【数63】
【数64】
【0327】
式(64)をz変換して整理すると、伝達関数は以下のようになる。
【数65】
【数66】
【0328】
本実施の形態に係る離散時間アナログ回路は、式(65)及び式(66)に示すように、伝達関数の分子分母に任意の次数係数を有する多項式を実現することが可能となる。すなわち、零と極を自由に設定することが可能であるため、フィルタの設計自由度を向上することが可能となる。
【0329】
なお、以上では、分子分母の次数が共にnの場合について説明した。しかし、分子分母の次数の係数は同数に限られない。本実施の形態に係る離散時間アナログ回路は、分子型の係数回路をm個、分母型の係数回路をn個用意して、分子m次分母n次のような伝達関数も可能である。ただし、n,mは0以上の整数とする。分母型係数回路のn=0は電位保持回路を持たない単一のキャパシタ(CHまたはCB)に相当する。
【0330】
図35図36の構成は、電荷サンプリングによる周波数変換とともに、分子と分母の両方に任意の係数を有するn次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
【0331】
以上説明したように、本実施の形態に係る離散時間アナログ回路は、分子と分母の両方に任意の係数を有するn次の多項式をもつ伝達関数で表される、伝達関数の零と極を任意に設定可能な、フィルタ処理を行うことが可能になる。
【0332】
(実施の形態7)
本実施の形態では、各実施の形態で説明した離散時間アナログ回路を縦続接続して、高次の任意係数を実現する離散時間アナログ回路について説明する。
【0333】
[縦続接続:n次分子分母前段型サンプリングフィルタ、n次分子分母後段型サンプリングフィルタ]
まず、縦続させる場合の基本構成要素を説明する。
【0334】
基本構成要素としては、図37に示すn次前段サンプリングフィルタと図38に示すn次後段サンプリングフィルタが挙げられる。
【0335】
図37は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図37において、離散時間アナログ回路1900は、伝達関数の分母分子にn次の係数を有するサンプリングフィルタを構成する。なお、図37の離散時間アナログ回路1900において、図35の離散時間アナログ回路1700と共通する構成部分には、図35と同一の符号を付して説明を省略する。図37の離散時間アナログ回路1900は、図35の離散時間アナログ回路1700に対して、TA120及びCB1460を削除した構成を採る。
【0336】
このように、図37に示す離散時間アナログ回路1900は、ローテートキャパシタにより構成される分子型の係数回路1420−0〜1420−n、及び、分母型の係数回路810−1〜810−nを有する。これにより、離散時間アナログ回路1900は、分母と分子とにそれぞれn次多項式を実現する。
【0337】
図38は、本実施の形態に係る離散時間アナログ回路の別の要部構成の一例を示すブロック図である。なお、図38において、離散時間アナログ回路2000は、伝達関数の分母分子にn次の係数を有するサンプリングフィルタを構成する。なお、図38の離散時間アナログ回路2000において、図36の離散時間アナログ回路1800と共通する構成部分には、図36と同一の符号を付して説明を省略する。図38の離散時間アナログ回路2000は、図36の離散時間アナログ回路1800に対して、TA120及びCB1460を削除した構成を採る。
【0338】
このように、離散時間アナログ回路2000は、ローテートキャパシタにより構成される分子型の係数回路1420−0〜1420−n、及び、分母型の係数回路910−1〜910−nを有する。これにより、離散時間アナログ回路1900は、分母と分子とにそれぞれn次多項式を実現する。
【0339】
図39は、実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。図39において、離散時間アナログ回路2100は、TA120の出力に図37の離散時間アナログ回路1900(n次前段サンプリングフィルタ)がm個接続され(2110−1〜2110−m)、さらにその出力にバッファキャパシタ520が接続された構成を採る。サンプリングスイッチ130−2に接続された系は差動の逆相となる。
【0340】
[離散時間アナログ回路1900の動作]
これまでの説明と同様に考えると、離散時間アナログ回路1900の電荷共有の動作は、動作はn次分子型とn次前段分母型の組み合わせを複数段つなげる動作になる。
【0341】
1〜mの各段において、分子が電荷共有型と電位保持型の組み合わせで、電荷共有型を選択したkをkci(i=1〜l)として、電位保持型を選択したkをkhj(j=1〜n+1-l)とすれば(l=n+1がすべて電荷共有型の場合に相当し、l=0がすべて電位保持型に相当する)、分母が前段型の場合、動作を記述する差分方程式は以下のような形になる。(各素子値の添え字には段数のmを追加:CRmk,CBmk)
【数67】
【数68】
【数69】
【0342】
式(68)及び式(69)をz変換して整理すると、伝達関数は以下のようになる。
【数70】
【数71】
【0343】
図40は、実施の形態に係る離散時間アナログ回路の要部構成の一例を示すブロック図である。図40において、離散時間アナログ回路2200は、図36の離散時間アナログ回路1800の出力に、図38の離散時間アナログ回路2000(n次後段サンプリングフィルタ)がm−1個(2210−1〜2210−m)接続された構成を採る。サンプリングスイッチ130−2に接続された系は差動の逆相となる。
【0344】
[離散時間アナログ回路2000の動作]
これまでの説明と同様に考えると、離散時間アナログ回路1900の電荷共有の動作は、動作はn次分子型とn次後段分母型の組み合わせを複数段つなげる動作になる。
【0345】
1〜mの各段において、分子が電荷共有型と電位保持型の組み合わせで、電荷共有型を選択したkをkci(i=1〜l)として、電位保持型を選択したkをkhj(j=1〜n+1-l)とすれば(l=n+1がすべて電荷共有型の場合に相当し、l=0がすべて電位保持型に相当する)、分母が前段型の場合、動作を記述する差分方程式は以下のような形になる。
【数72】
【数73】
【数74】
【0346】
式(73)及び式(74)をz変換して整理すると、伝達関数は以下のようになる。
【数75】
【数76】
【0347】
本実施の形態に係る離散時間アナログ回路は、式(75)及び式(76)に示すように、n次分子分母型の伝達関数をm段縦続にできていることがわかる。
【0348】
なお、以上では、分子分母の次数が共にnの場合について説明した。しかし、分子分母の次数は同数に限られない。分子型の係数回路をl個、分母型の係数回路をn個用意して、分子l次分母n次のような伝達関数も可能である。ただし、l,nは0以上の整数。分母型係数回路のn=0は電位保持回路を持たない単一のキャパシタ(CHまたはCB)に相当する。
【0349】
[高次のチェビシェフ特性の実現例]
ここで、高次のチェビシェフ特性を実現する手法を考える。例として4次のチェビシェフ特性を実現する例を示す。
【0350】
まず、回路としては、図40の構成において、縦続段数m=2、各段は2次の分子分母型で、分子は「k=0:電荷共有型、k=1,2:電位保持型)とする。
【0351】
差分方程式を記述すると以下のようになる。
【数77】
【数78】
【数79】
【0352】
式(78)及び式(79)をz変換してまとめると、全体の伝達関数は次式で記述できる。
【数80】
【数81】
【0353】
ここで、本実施の形態に係る離散時間アナログ回路を用いて、4次のチェビシェフ特性を実現することを考える。
【数82】
【0354】
4次のチェビシェフを実現する係数値は、例えば以下のような値となる。
K=7.11384×10^(−8),a1=1.96454,a2=0.965153,a3=1.983570,a4=0.985421
【0355】
式(67)の係数と式(65)とを比較することによって、以下のようにTA120のトランスコンダクタンスgmと、各キャパシタの値を以下のように設定する。
【0356】
gm=2.91889×10^(−5),CR1=CR11=CR12=0.234364pF,CB11=19.6454pF,CB12=9.65153pF,CR2=CR21=CR22=0.103364pF,CB21=1.98357pF,CB22=9.85421pF
【0357】
ここで、各係数回路内の増幅器の利得は、それぞれB11=B21=2,B12=B22=1,A11=A21=3,A12=A22=−3とした。
【0358】
図41は、4次チェビシェフ特性の伝達関数の計算結果と本実施の形態のシミュレーション結果との比較を示す。図41(a)は、リプル特性を示し、図41(b)は、狭帯域特性を示し、図41(c)は、広帯域特性を示す。図41の横軸は、周波数変換後の周波数で記載している。図41のDC(0Hz)がLO周波数に対応する。計算及びシミュレーションは、LO周波数を1.5GHzとして行なった。なお、シミュレーションは、図37の離散時間アナログ回路1900の構成において、TA120、各スイッチ、各キャパシタは理想のものを使用した。また、チェビシェフ特性によるリプルがはっきり現れるように、ヒストリキャパシタCHとローテートキャパシタCRの値を等しくしている。
【0359】
図41から分かるように、計算結果とシミュレーション結果とが良く一致している。つまり、離散時間アナログ回路2200が図40の構成を採ることにより、高次のチェビシェフ特性を実現し、広帯域かつ急峻なフィルタ特性を実現できることがわかる。
【0360】
図41は、チェビシェフの特性を例示したが、本実施の形態に係る離散時間アナログ回路を用いることにより、楕円関数のようなさらに高度なフィルタ特性を得ることが可能になると考えられる。
【0361】
図37図38の構成は、分子と分母の両方に任意の係数を有するn次の多項式をもつ伝達関数で表されるフィルタ処理を行うことができる。
【0362】
また、図39図40の構成は、周波数変換とともに、分子と分母の両方に任意の係数を有するn次の多項式をもつ伝達関数をm個積算した形で表されるフィルタ処理を行うことができる。両者は周波数変換を行う電荷サンプリング時に分母の係数回路が接続されるか、されないかという点で異なり、雑音や線形性に影響するものと考えられる。
【0363】
以上説明したように、本実施の形態に係る離散時間アナログは、分子と分母の両方に任意の係数を有するn次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をm個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。これによって離散時間アナログ回路において任意の次数のフィルタ関数(最平坦特性、チェビシェフ特性など)を実現することが可能となり、離散時間アナログ回路におけるフィルタ設計の自由度を大幅に拡大することが可能となる。
【0364】
(実施の形態8)
本実施の形態では、上記係数回路の増幅器の構成について説明する。
【0365】
[ソース接地型アンプ]
図42は、増幅器をソース接地型アンプで構成する係数回路2300の内部構成の一例を示す。
【0366】
[構成]
係数回路2300は、ソース接地型アンプ2310と、接続切り替えスイッチと、キャパシタ、とから構成される。
【0367】
ソース接地型アンプ2310は、トランジスタ(M1)と、負荷抵抗(Rload)と、バイアス設定素子(Rbias,Cbias1,Cbias2,Vbias)を有する。
【0368】
[係数回路2300の動作]
トランジスタ(M1)が飽和領域動作するようにバイアス設定すると、ソース接地型のアンプは−gmZloadの利得を得ることができる。Zloadはバイアス設定用の容量(Cbias1)と、電位を保持する容量(Cbias2)とから形成される負荷である。
【0369】
図42に示す増幅器(ソース接地型アンプ2310)は、DC電源(Vbias)に大きめの抵抗(Rbias)を介してトランジスタ(M1)のゲートにバイアス電位を与えている。スイッチのバイアス点との分離のために、入出力に容量(Cbias1,Cbias2)を与えているが、これら容量は、必ずしも必要というものではない。バイアス設定用の容量の値としては、電位を保持する容量に対して十分に大きいものを選択する必要がある。
【0370】
一般的にソース接地型では、利得が−gmZloadとなり、負の係数となってしまうが、図43図44に示すような構成を採ることにより、正の係数を得ることができる。図43図44に示す離散時間アナログ回路は、逆相の信号を用いることで、正の係数を実現する。
【0371】
図43では1次の分母係数回路内の容量ユニット2420−1、2420−2内の電荷保持回路が、電位保持回路2410−1に接続されるタイミングでは、正相に接続され、1次の分母係数回路内の容量ユニット2420−1、2420−2内の電荷保持回路が、ローテートキャパシタ回路2030−2と2次の分母係数回路2440−2に接続されるタイミングでは、逆相に接続される。逆に、1次の分母係数回路内の2420−3、2420−4内の電荷保持回路が、電位保持回路2410−2に接続されるタイミングでは、逆相に接続され、1次の分母係数回路内の容量ユニット2420−3、2420−4内の電荷保持回路が、ローテートキャパシタ回路2030−1と2次の分母係数回路2440−1に接続されるタイミングでは、正相に接続される。
【0372】
図43図44では、逆相の生成方法が異なる。図43では、LOBによって180度ずれたサンプル値系をつくっているのに対して、図44では、入力に逆相の信号が存在し、差動のTAを用いている。
【0373】
ここでは、1次の分母係数回路の係数の符号を反転させる手法を説明したが、n次(nは2以上の正数)の分母係数回路ならびにローテートキャパシタ回路の場合でも、同様に電位保持回路に接続される(電荷保持回路に電荷が入力される)タイミングと、ローテートキャパシタ回路とに接続される(電荷保持回路の電荷が出力される)タイミングで、正相と逆相の接続を入れ替えることで、係数の符号を反転させることが可能である。
【0374】
なお、増幅器がソース接地型のトランジスタから構成される場合以外(後に説明するキャパシタの直並列変換など)においても、逆相の系の信号を利用することで、伝達関数上に逆符号を実現することが可能である。
【0375】
また、アンプの構成としては、ここに示すnMOSのソース接地型だけでなくpMOS型のソース接地型でも構成可能であり、インバータ型やカスコード型の構成など、増幅器の動作をするものはいずれも使用することが可能である。
【0376】
なお、これまで説明してきた全ての回路において、スイッチとしては、nMOSトランジスタで構成されるもの、pMOSトランジスタで構成されるもの、両者を組み合わせた相補型のMOSスイッチで構成することが可能である。
【0377】
以上説明したように、本実施の形態では、係数回路をソース接地型アンプで構成する増幅器の例を説明した。この増幅器を用いた離散時間アナログ回路は、分子と分母の両方に任意の係数を有するn次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をm個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。
【0378】
(実施の形態9)
本実施の形態では、係数回路の電位保持回路と電荷保持回路の構成について説明する。
【0379】
[ボルテージフォロワとキャパシタの直並列接続]
図45は、本実施の形態に係る係数回路の別の構成を示す図である。
【0380】
[構成]
係数回路2500−i(iは、分母係数の次数)、ボルテージフォロワ(利得が約1の増幅器)2510、容量ユニット2520−1〜2520−(i+1)を有する。
【0381】
ユニット2520−1〜2520−(i+1)のそれぞれは、複数の接続切り替えスイッチ、及び、複数のキャパシタを有する。
【0382】
[係数回路2500−iの動作]
制御信号Aがハイとなる区間で、3個のキャパシタは、並列に接続される。次に、制御信号Bがハイとなる区間で、3個のキャパシタは、直列に接続される。
【0383】
並列に接続されたタイミングでの容量値は9Ck、このとき保持された電位をVAとすると、蓄えられたエネルギーは9CkVA^2/2となる。直列接続に切り替えると、容量値はCkとなるが、エネルギーは保持されるので、直列切り替え後の電位をVBとすると、以下の式が成り立つ。
【数83】
【数84】
【0384】
つまり並列から直列への変換によって電位が3倍される。これによって伝達関数の係数を3倍することが可能となる。
【0385】
図46は、本実施の形態に係る係数回路の別の構成を示す図である。図46の係数回路2600は、k次でM倍の係数を得ることができる。係数回路2600は、ボルテージフォロワ(利得が約1の増幅器)2610、及び、キャパシタの直並列変換を行うk+1個のユニット2620−i(i=0〜k)を有し、k+1回に一回出力側接続されることによって、k次の項を実現する。容量ユニット2620−iが、M個のキャパシタを有する場合、それぞれのキャパシタがM倍されていることによって、並列直列変換後の利得がMとなる。
【0386】
ボルテージフォロワの一例としては、ドレイン接地型の回路が考えられる。係数回路2600は、ユニット2620−iが有するキャパシタの数で利得が決められる。そのため、係数回路2600の作成の方法によっては、利得を精度良く設定できるので、アンプで利得を決める係数回路2300形に比べ、有利である。
【0387】
以上説明したように、本実施の形態では、係数回路をボルテージフォロワと直列並列の変換を行う複数のキャパシタで構成する増幅器の例を説明した。この増幅器を用いた離散時間アナログ回路は、分子と分母の両方に任意の係数を有するn次の多項式をもつ、伝達関数の零と極を任意に設定可能な、伝達関数をm個積算した伝達関数をもつ、フィルタ処理を行うことが可能になる。
【産業上の利用可能性】
【0388】
本発明に係る離散時間アナログ回路及び受信機は、無線通信装置における受信部の高周波信号処理回路に有用であり、信号の周波数変換とフィルタ処理を行う場合に適用して好適である。
【符号の説明】
【0389】
10 ダイレクトサンプリング受信機
11 アンテナ
12 低雑音増幅器
13,100,200,300,500,600,800,900,1100,1200,1400,1500,1600,1700,1800,1900,2000,2110−1〜2110−m 離散時間アナログ回路
14 参照周波数発振部
15 A/D変換処理部
16 デジタル受信処理部
110 クロック生成回路
120 TA
130,820,1410−1,1410−2 サンプリングスイッチ
140,220,400,510,610,700,810−k,830−k,910−k,920−k,1000,1120,1300,1420−k,1430−k,1440−k,1510,2300,2340−1〜2340−2,2500−i,2600 係数回路
150 ローテートキャパシタ回路
160,1440−1,1440−2 リセットスイッチ
170,1450−1,1450−2 ダンプスイッチ
141,221,410,511,611,1010,1121,1210,1511,1610 増幅器
143−1,143−2,513−1〜513−3,1110 ヒストリキャパシタ
142−1〜142−4,151−1〜151−4,222−1〜222−4,420−1〜420−4,512−1〜512−6,612−1〜612−6,1020−1〜1020−4,1122−1〜1121−6 スイッチ
152−1,152−2,1030−1,1030−2,1123−1〜1123−3 ローテートキャパシタ
223−1,223−2,613−1〜613−3,1130,1460−1,1460−2 バッファキャパシタ
430−1,430−2 キャパシタ
2420−1〜2420−4,2520−1〜2520−(i+1),2620−0〜2620−k 容量ユニット
2310 ソース接地型アンプ
2410−1〜2410−2 電荷保持回路
2430−1〜2430−2 ローテートキャパシタユニット
2510,2610 ボルテージフォロワ
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