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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5757103
(24)【登録日】2015年6月12日
(45)【発行日】2015年7月29日
(54)【発明の名称】ワイドバンドギャップ逆阻止ＭＯＳ型半導体装置
(51)【国際特許分類】
H01L 29/78 20060101AFI20150709BHJP
H01L 21/76 20060101ALI20150709BHJP
H01L 29/12 20060101ALI20150709BHJP
H01L 21/336 20060101ALI20150709BHJP
H01L 29/06 20060101ALI20150709BHJP
H01L 29/417 20060101ALI20150709BHJP
H01L 21/28 20060101ALI20150709BHJP
H01L 27/04 20060101ALI20150709BHJP
【ＦＩ】
H01L29/78 652L
H01L29/78 652R
H01L29/78 652T
H01L29/78 652J
H01L29/78 658F
H01L29/78 658Z
H01L29/78 658G
H01L29/78 652P
H01L29/78 652Q
H01L29/78 652G
H01L29/50 M
H01L29/50 J
H01L21/28 301B
H01L21/28 301R
H01L29/78 656A
【請求項の数】6
【全頁数】15
(21)【出願番号】特願2011-34298(P2011-34298)
(22)【出願日】2011年2月21日
(65)【公開番号】特開2012-174831(P2012-174831A)
(43)【公開日】2012年9月10日
【審査請求日】2014年1月14日
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100150441
【弁理士】
【氏名又は名称】松本 洋一
(72)【発明者】
【氏名】吉川 功
【審査官】
平野 崇
(56)【参考文献】
【文献】
特開２００７−２８８１７２（ＪＰ，Ａ）
【文献】
特開２００９−１２３９１４（ＪＰ，Ａ）
【文献】
特開２００５−０９３９７２（ＪＰ，Ａ）
【文献】
特開２０１０−２５８３２７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２９／７８
Ｈ０１Ｌ ２１／２８
Ｈ０１Ｌ ２１／３３６
Ｈ０１Ｌ ２１／７６
Ｈ０１Ｌ ２７／０４
Ｈ０１Ｌ ２９／０６
Ｈ０１Ｌ ２９／１２
Ｈ０１Ｌ ２９／４１７
(57)【特許請求の範囲】
【請求項1】
第１導電型のワイドバンドギャップ半導体層の一方の主面側に、第２導電型の半導体基板と、該第２導電型の半導体基板を貫通して前記第１導電型のワイドバンドギャップ半導体層に達する複数のトレンチと、該複数のトレンチ底部に前記第１導電型のワイドバンドギャップ半導体層と接触してショットキー接合を形成する金属膜とを備え、該ショットキー接合が形成されている領域に対向する他方の主面側領域に、ＭＯＳゲート構造を含む活性領域と、該活性領域の外周を取り巻く耐圧構造領域と、該耐圧構造領域を取り巻き前記他方の主面から前記第２導電型の半導体基板に達するとともに内部に絶縁膜が充填されるトレンチ分離層とを備え、前記第１導電型のワイドバンドギャップ半導体層の他方の主面に形成されるＭＯＳゲート構造を含む活性領域の表面から、該表面と４５度以上の角度をなして投影される範囲内のみの前記第１導電型のワイドバンドギャップ半導体層の領域に、該第１導電型のワイドバンドギャップ半導体層の一方の主面側から前記トレンチが配設されていることを特徴とするワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【請求項2】
前記第１導電型のワイドバンドギャップ半導体層が炭化珪素半導体層であり、第２導電型の半導体基板が第２導電型炭化珪素半導体基板であることを特徴とする請求項１記載のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【請求項3】
第２導電型の炭化珪素半導体基板の不純物濃度が第１導電型の炭化珪素半導体層の不純物濃度より高いことを特徴とする請求項２記載のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【請求項4】
前記第１導電型のワイドバンドギャップ半導体層が窒化ガリウム半導体層であり、前記第２導電型の半導体基板が第２導電型のシリコン半導体基板であることを特徴とする請求項１記載のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【請求項5】
前記窒化ガリウム半導体層と前記第２導電型のシリコン半導体基板の間に窒化アルミニウム層をバッファ層として挟まれていることを特徴とする請求項４記載のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【請求項6】
ＭＯＳ型半導体装置がＭＯＳＦＥＴまたはＭＩＳＦＥＴであることを特徴とする請求項１乃至５のいずれか一項に記載のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、大電流、高電圧を制御するワイドバンドギャップＭＯＳ型半導体装置であって、ドレイン・ソース間に逆方向電圧が印加されても、所定の耐圧を維持可能なワイドバンドギャップ逆阻止ＭＯＳ型半導体装置に関する。
【背景技術】
【0002】
最近、半導体電力変換装置において、ＡＣ（交流）／ＡＣ変換、ＡＣ／ＤＣ（直流）変換、ＤＣ／ＡＣ変換など、直接リンク形変換回路等のマトリクスコンバータ用途への双方向スイッチング素子の使用が、回路の小型化、軽量化、高効率化、高速応答化および低コスト化等の観点から着目されている。通常のインバーター／コンバーターがいったん交流から直流の中間電圧をつくってから、さらに交流に変換するのに対して、マトリックスコンバーターは、直接交流から交流を作るために、その電力変換効率が高く、さらに直流を使わないことから中間に入るコンデンサーを必要としない特長を有する。インバーター／コンバーターではこのコンデンサーに電界コンデンサーを使用しており、その寿命が装置の寿命を決めるなど、以前から課題となっている。
【0003】
マトリックスコンバーターにおいて使用されるパワーデバイスは、双方向に電流を流すことの可能な双方向スイッチング素子である。このようなパワーデバイスはトランジスタ単体では構成することはできないが、図１６（ａ）の等価回路図に示すように２個のダイオード１００２と２個のトランジスタ１００１によって構成することが可能である。この構成において、ダイオード１００２はトランジスタ１００１に印加される逆方向電圧を阻止することができる極性方向に直列接続される。このようなトランジスタ１００１としては、ゲートでオンオフと電流の制御ができるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲートバイポーラトランジスタ）やＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属／酸化膜／半導体電界効果トランジスタ）等が含まれる。トランジスタにダイオードが直列接続されている理由は、通常のＩＧＢＴ、ＭＯＳＦＥＴなどは逆方向の耐圧信頼性を確保するようには設計されていないからである。従って、通常のＩＧＢＴ、ＭＯＳＦＥＴなどで耐圧と言えば、順方向耐圧（以降、順耐圧と記すこともある）を言う。また、最近では、この逆方向の耐圧信頼性を改善するために、逆阻止ＩＧＢＴと呼ばれる逆方向に電圧が印加された場合にも順耐圧と同様の耐圧信頼性を保証することが可能なパワーデバイスが開発されている。
【0004】
この逆阻止ＩＧＢＴを用いた双方向スイッチング素子を図１６（ｂ）の等価回路図に示す。この双方向スイッチング素子は２個の逆阻止ＩＧＢＴ１００３を逆並列接続することにより構成することができる。このため、前記図１６（ａ）の構成の双方向スイッチング素子と比較すると、素子数が少なくなり、電力損失も小さくなって、かつコンパクトになる。従って、コンパクトなサイズのマトリックスコンバーターを低コストで提供することが可能となるというメリットが生じる。
【0005】
このような逆阻止ＩＧＢＴの半導体基板の端部を図１７の模式的断面図に示す。基本的には主電流を流す領域（活性領域４０）の構成は従来のＩＧＢＴと同じである。エミッタ電極１０aはｐベース領域２およびｎエミッタ領域５aの表面に接触することにより電気的に接続される。ゲート電極８は、ｎエミッタ領域５a表面とｎ-型ドリフト層１表面の間のｐベース領域２の表面上にゲート絶縁膜７を介して形成されることにより、ＭＯＳゲート構造を構成する。
【0006】
コレクタ電極１２aは、半導体基板の裏面側に形成されるコレクタ領域２５面に被覆形成され電気的に接続されている。半導体基板の側面では、裏面側のコレクタ領域２５と表面側のｐ型領域１３とに接触し、基板の両主面を繋ぐように接続される分離領域２４が設けられている。この分離領域２４を設けることによって形成されるｐｎ接合１４面は、デバイスの活性領域４０に形成されているＭＯＳゲート構造を包むような形状の接合面となる。このｐｎ接合１４はこのデバイスの逆方向耐圧（以降、逆耐圧と記す場合がある）を負担する接合となる。このため、デバイスに逆方向の電圧が印加された（エミッタ端子Ｅ２７に印加される電圧がコレクタ端子Ｃ２６に印加される電圧よりも高い）場合、破線で示される空乏層１６は逆方向電圧の上昇とともに主としてｎ-型ドリフト層１側に広がる。その際、破線で示される空乏層１６先端の端部が半導体基板表面と交差するところは絶縁保護膜１８により保護される。この絶縁保護膜１８により保護される半導体基板表面の領域は耐圧構造部３０となる。この部分に、ＦＬＲ１７（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）などの耐圧構造を作ると、半導体基板表面近傍で高くなり易い電界強度を緩和し、コレクタ接合における電界強度より小さくすることによって半導体デバイスの逆耐圧の信頼性が高くなる（特許文献１）。
【0007】
炭化珪素（以降ＳｉＣと略記することがある）や窒化ガリウム（以降ＧａＮと略記することがある）は、バンドギャップがシリコンの約３倍、破壊電界強度が約１０倍という優れた特性を持っていることから、シリコン（以降Ｓｉと略記することがある）半導体に比べて、同じ耐圧では、より低オン電圧で高速スイッチングが可能なパワーデバイスとすることができる。すなわち、ＳｉＣやＧａＮを基板材料に適用したパワーデバイスは、同じ耐圧のＳｉパワーデバイスと比較してｎ-型ドリフト層１（図１７）の厚さを約１／１０にすることが可能となる。このため、例えば縦型パワーデバイスで、耐圧１２００Ｖ級とするためには、ｎ-型ドリフト層１の厚さは１５μｍ程度、６００Ｖ級では１０μｍ以下程度となる。しかし、ＳｉＣやＧａＮは、バンドギャップが広いため、ＩＧＢＴの構成とした場合、ｐｎ接合のビルトイン電位がＳｉより大きいので、６００Ｖ級や１２００Ｖ級程度のデバイスでは低オン電圧のメッリトが出難い。そのため、この耐圧クラスのＳｉＣやＧａＮデバイスとしては、オン時に主電流がｐｎ接合を経由しないＭＯＳＦＥＴやＪ−ＦＥＴ（Ｊｕｎｃｔｉｏｎ−Ｆｅｉｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）から製作が始められている。
【0008】
しかしながら、ＭＯＳＦＥＴやＪ−ＦＥＴでは、逆方向に電圧が印加された場合に電圧を維持する接合がないため、逆耐圧特性を備えない。したがって、ＳｉＣやＧａＮデバイスを逆阻止デバイスとして適用するために、ドレイン電極とｎ-型ドリフト層との間の接合をショットキー接合とすることが考えられる。この場合、半導体基板の厚さは、前述のように耐圧６００Ｖ〜１２００ＶのＳｉＣデバイスに必要とされるｎ-型ドリフト層の厚さ１０μｍ〜１５μｍ程度となる。この結果、半導体基板の厚さが薄くなりすぎて、ウェハプロセスが極めて困難になるという問題が生じる。
【0009】
この問題を解決するために、厚く低抵抗のＳｉ基板上にＡｌＮ層などのバッファ層を介してＧａＮ層を形成し、その表面にＭＯＳゲート構造などを形成した後に、反対面のＳｉ基板層の裏面側からＧａＮ層に到達する深いトレンチを形成し、ショットキー接合を形成する金属電極を埋設する構成が開示されている（特許文献２）。このように、Ｓｉ基板層の裏面にＧａＮ層に到達する深いトレンチを形成し金属電極で埋設する理由は、絶縁体であるバッファ層であるＡｌＮ層に孔を開ける必要があるからである。このような、半導体基板上に、バッファ層を介して高不純物濃度と低不純物濃度の窒化ガリウム層を順次エピタキシャル成長させ、基板裏面から高不純物濃度の窒化ガリウム層に達するトレンチを形成し、トレンチ内に導電体を埋め込む構造のデバイスは既に公開されている（特許文献３）。しかし、この特許文献３に記載されている窒化ガリウムＭＯＳＦＥＴは、逆耐圧を有するＭＯＳＦＥＴではない。また、コレクタ層を突き抜けｎ-型ドリフト層に達するトレンチを基板裏面から形成し、トレンチ内で導電体を埋めて、この導電体とｎ-型ドリフト層とがショットキー接触するという、Ｓｉを用いたＩＧＢＴが公開されている。しかしながら、この文献には、ＭＩＳＦＥＴについては記載されていない（特許文献４）。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開２００２−３１９６７６号公報
【特許文献2】特開２０１０−２５８３２７号公報
【特許文献3】特開２００９−５４６５９号公報（図７）
【特許文献4】米国特許第７１３２３２１号公報
【発明の概要】
【発明が解決しようとする課題】
【0011】
第１に、従来、逆阻止能力を有する単体のスイッチング素子としてＳｉを使用した逆阻止ＩＧＢＴが知られている。耐圧が６００Ｖ，１２００Ｖ級のシリコン半導体ではシリコン基板の厚さは、通常、それぞれ約１００μｍ，２００μｍである。そのため、耐圧が高くなると、オン電圧−スイッチング損失などとの間のトレードオフ特性が悪化し、例えばマトリックスコンバーターなどに適用した場合に効率が低下する、あるいは、素子サイズが大きくなり、実用性が損なわれるなどの問題が生じ易い。第２に、Ｓｉの逆阻止ＩＧＢＴにおいては、逆耐圧を実現するために、ｎ-型ドリフト層を表面から裏面まで到達する深さ、例えば前述の１００μｍ、２００μｍという深いｐ+型層を拡散形成する必要がある。このような深い拡散には高温と１００時間を超える拡散時間が必要なため、ｎ-型ドリフト層内に欠陥が形成されやすく、また素子作成のリードタイムが長くなり効率が悪い。第３に、ＳｉＣやＧａＮの半導体は、Ｓｉ半導体と比較してバンドギャップが広いことに起因して、順方向に電流を流す際に大きなビルトイン電位を発生する。その結果、耐圧６００Ｖ，１２００Ｖ級のパワーデバイスとした場合は、オン電圧が高くなり実用的ではない。第４に、６００Ｖ，１２００Ｖ級のＳｉＣやＧａＮのＭＯＳＦＥＴやＪ−ＦＥＴに逆阻止能力を持たせる場合、１０μｍ以下、１５μｍと薄いｎ-型ドリフト層（半導体基板の厚さ）に直接ショットキー接合を形成する必要があり、ウェハプロセスにおける取り扱いの困難がある。第５に、前記特許文献２に記載の構成のように、Ｓｉ基板層の裏面からＧａＮ層に到達する深いトレンチをほり、ショットキー接合となる金属電極を埋設するのでは、ＧａＮ層中に欠陥が多く、十分な耐圧を得ることが困難である、などの問題がある。
【0012】
本発明の目的は、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体材料を主要な半導体基板として用いた場合に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の逆阻止電圧能力（逆耐圧）を備えるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置を提供することにある。
【課題を解決するための手段】
【0013】
本発明は、前記発明の目的を達成するために、第１導電型のワイドバンドギャップ半導体層の一方の主面側に、第２導電型の半導体基板と、該第２導電型の半導体基板を貫通して前記第１導電型のワイドバンドギャップ半導体層に達する複数のトレンチと、該複数のトレンチ底部に前記第１導電型のワイドバンドギャップ半導体層と接触してショットキー接合を形成する金属膜とを備え、該ショットキー接合が形成されている領域に対向する他方の主面側領域に、ＭＯＳゲート構造を含む活性領域と、該活性領域の外周を取り巻く耐圧構造領域と、該耐圧構造領域を取り巻き前記他方の主面から前記第２導電型の半導体基板に達するとともに内部に絶縁膜が充填されるトレンチ分離層とを備え、前記第１導電型のワイドバンドギャップ半導体層の他方の主面に形成されるＭＯＳゲート構造を含む活性領域の表面から、該表面と４５度以上の角度をなして投影される範囲内のみの前記第１導電型のワイドバンドギャップ半導体層の領域に、該第１導電型のワイドバンドギャップ半導体層の一方の主面側から前記トレンチが配設されているワイドバンドギャップ逆阻止ＭＯＳ型半導体装置とする。
【0014】
前記第１導電型のワイドバンドギャップ半導体層が炭化珪素半導体層であり、第２導電型の半導体基板が第２導電型炭化珪素半導体基板であることが好ましい。また、第２導電型の炭化珪素半導体基板の不純物濃度が第１導電型の炭化珪素半導体層の不純物濃度より低いことがより好ましい。
【0015】
前記第１導電型のワイドバンドギャップ半導体層が窒化ガリウム半導体層であり、前記第２導電型の半導体基板が第２導電型のシリコン半導体基板であるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置とすることもできる。前記窒化ガリウム半導体層と前記第２導電型のシリコン半導体基板の間に窒化アルミニウム層をバッファ層として挟まれている構成が好ましい。本発明にかかるＭＯＳ型半導体装置はＭＯＳＦＥＴまたはＭＩＳＦＥＴであることが望ましい。
【発明の効果】
【0016】
本発明によれば、ＳｉＣやＧａＮなどのワイドバンドギャップ半導体材料を主要な半導体基板として用いた場合に、パワーデバイスとして十分な大電流を低オン電圧で流すことができ、高信頼性の逆阻止電圧能力を備えるワイドバンドギャップ逆阻止ＭＯＳ型半導体装置を提供することができる。
【図面の簡単な説明】
【0017】
【図1】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部断面図である。
【図2】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を示す要部断面図である（その１）。
【図3】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を示す要部断面図である（その２）。
【図4】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を示す要部断面図である（その３）。
【図5】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を示す要部断面図である（その４）。
【図6】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程を示す要部断面図である（その５）。
【図7】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧構造部近傍の概略断面図である。
【図9】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの順逆耐圧特性図である。
【図10】本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴならびにシリコン逆阻止ＩＧＢＴのオン時のＩ−Ｖ特性の比較図である。
【図11】従来のシリコン逆阻止ＩＧＢＴの活性領域の要部断面図である。
【図12】従来のシリコン逆阻止ＩＧＢＴの耐圧構造部近傍の概略断面図である。
【図13】本発明の第２の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部断面図である。
【図14】本発明の第３の実施形態にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部断面図である。
【図15】本発明の第４の実施形態にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの活性領域の要部断面図である。
【図16】一般的な双方向スイッチング素子の等価回路図である。
【図17】従来のシリコン逆阻止ＩＧＢＴの耐圧構造部近傍の概略断面図である。
【発明を実施するための形態】
【0018】
以下、本発明のワイドバンドギャップ逆阻止ＭＯＳ型半導体装置の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
【実施例1】
【0019】
以下、本発明の実施の形態について、図１〜図６を参照して詳細に説明する。図１は、本発明にかかる第１の実施の形態の逆阻止炭化珪素（ＳｉＣ）ＭＯＳＦＥＴの要部断面図である。図１に示すように、第１の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴはｐ型ＳｉＣ基板１００と、その一方の主面に接して積層される前記基板１００より低濃度のｎ型ＳｉＣ層１とを備えている。このｎ型ＳｉＣ層１の表面層には後述するＭＯＳゲート構造が形成され、このＭＯＳゲート構造上には層間絶縁膜（ＢＰＳＧ９）を介してｎ＋型ソース領域５、ｐ＋型ベース領域２、ｐ＋型ボディ領域６表面に接続されるソース電極１０で被覆される。さらに、このｐ型ＳｉＣ基板１００は、他方の主面から前記低濃度ｎ型ＳｉＣ層１に達する深さのトレンチ１０１を有する。このトレンチ１０１の内面には導電膜として金属膜１０２が形成され、さらに、高不純物濃度のアモルファスシリコン層１０３が内部に充填されている。第１の実施の形態では金属膜１０２はｎ型ＳｉＣ層１とショットキー接合を形成するショットキー電極として機能する。このショットキー電極としてはチタン（Ｔｉ）を用い、その後ニッケルと金（Ｎｉ−Ａｕ）をメッキした。前記高不純物濃度のアモルファスシリコン層１０３の代わりにＳｉＣと線膨張係数の近い金属や半田でトレンチ内を充填してもよい。
【0020】
次に、本発明のＳｉＣ逆阻止ＭＯＳＦＥＴの製造方法を説明する。図２から図６は、それぞれ本発明の第１の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴの製造工程の要部断面図である。まず、基板として７５ｍｍ径、３００μｍ厚で、ｐ型で主面が（０００１）Ｓｉ面である４Ｈ−ＳｉＣ基板１００を準備し、この上に、周知の技術であるＣＶＤ（化学的気相成長法）によってｎ-型ＳｉＣ層１をエピタキシャル成長によって形成する（図２）。不純物濃度は１．８×１０16ｃｍ-3とした。シリコン材料としてはシラン（ＳｉＨ4）ガス、炭素材料としてはプロパン（Ｃ3Ｈ8）ガスを用いた。また、ｎ型化するために、ドーパント材料としてアルシン（ＡｓＨ3）およびスチビン（ＳｂＨ3）ガスを用いた。そのｎ-型ＳｉＣ層１の表面にフォトリソグラフィを用いて所定のパターンを形成し、Ａｌイオンを６００℃で１×１０15ｃｍ-2程度照射し、パターンを除去した後に、１７００℃で２分程度ＲＴＡ（ラピッドサーマルアニール）を行うことで活性化させ、選択的なｐ+型ＳｉＣ領域２を形成する（図３）。
【0021】
次にＣＶＤ（化学的気相成長法）によってドーパントガスとしてトリメチルインジウム（Ｉｎ（ＣＨ3）3）を用いて５×１０15ｃｍ-3の不純物濃度となるようにｐ型ＳｉＣ層３をエピタキシャル成長によって全面に堆積する。次に、ｐ型ＳｉＣ層３の主面にフォトリソグラフィ工程、高温イオン注入工程、ＲＴＡ工程を用いて、ｎ型Ｊ−ＦＥＴ領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６を所定の領域に形成する（図３）。これらｎ型Ｊ−ＦＥＴ領域４、ｎ+型ソース領域５、ｐ+型コンタクト領域６の不純物濃度は、それぞれ順に約２×１０16ｃｍ-3，約３×１０20ｃｍ-3，約１×１０19ｃｍ-3とする。ｎ型Ｊ−ＦＥＴ領域４およびｐ+型コンタクト領域６のイオン注入は、加速エネルギーを４０ｋｅＶから４６０ｋｅＶまで変化させることで深い領域までイオン種が到達されるように行う。１７００℃２分のＲＴＡの後に、図４に示すように、ＳｉＣを酸化雰囲気で熱処理することでゲート絶縁膜７を７０ｎｍの厚さで形成する。その上にＣＶＤ法によって高不純物濃度ポリシリコンを０．５μｍの厚さで形成する。フォトリソグラフィ工程およびエッチング工程によって所定のパターン形状にエッチングしてゲート電極８とすることにより前記ＭＯＳゲート構造とする。その後、ＣＶＤ法によって厚さ１．０μｍのＢＰＳＧ（Ｂｏｒｏ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜９を層間絶縁膜として形成し、フォトリソグラフィ工程およびエッチング工程によって所要のパターン形状とする。なお、この第１の実施の形態ではゲート絶縁膜７としてシリコン酸化膜を用いたが、たとえば窒化シリコン膜等、シリコン酸化膜以外の絶縁膜を用いても何ら問題もない。また、ソース電極１０としてニッケル（Ｎｉ）とチタン（Ｔｉ）の積層膜をｎ+型ソース領域５とｐ+型コンタクト領域６の表面にオーミック接触するように形成する（図４）。
【0022】
次に、厚さ３００μｍのｐ型ＳｉＣ基板１００を裏面からバックグラインドして５０μｍに減厚する。ＳｉＣ基板の厚さは３００μｍであるので、この第１の実施の形態では、その後の裏面からのトレンチエッチング工程の所要時間を短縮するためにバックグラインドをするが、元の基板厚さが前記３００μｍより十分に薄い場合、例えば、５０μｍに近い厚さの場合にはバックグラインド工程を省略してもよい。
【0023】
次に、バックグラインドした面にアルミニウム膜を１．５μｍ程度の厚さに堆積し、フォトリソグラフィ工程およびエッチング工程によって、１０μｍおきに５μｍ幅の図示しないアルミニウムマスクをストライプ状に形成する。このアルミニウムマスクをエッチングマスクとして用いて裏面からトレンチエッチングし、ｐ型ＳｉＣ基板１００の裏面にトレンチパターンを形成する。この時、図５に示すように、トレンチエッチングの深さを、ｎ-型ＳｉＣ層１に達する深さとすることにより、トレンチ１０１の先端（底部）にｎ-型ＳｉＣ層１が現れるようにする。
【0024】
その後、アルミニウムマスク（図示しない）を除去し、図６に示すように、ｐ型ＳｉＣ基板１００の裏面からＴｉ膜１０２および高不純物濃度アモルファスシリコン１０３をこの順に蒸着し、トレンチ１０１内にＴｉ膜１０２を介して高不純物濃度アモルファスシリコン１０３を埋め込む。さらに、ドレイン電極１２としてＮｉ膜、Ａｕ膜を蒸着によって形成する。トレンチ１０１内面に形成された前記Ｔｉ膜１０２とｎ-型ＳｉＣ層１とがショットキー接合を形成する。このショットキー接合がドレイン電極１２とソース電極１０との間にドレイン電極側が負の電位になるような電圧が印加された場合に、逆電圧を負担する。
【0025】
このように、この第１の実施の形態にかかるＳｉＣ逆阻止ＭＯＳＦＥＴではｐ型ＳｉＣ基板１００の裏面にｎ-型ＳｉＣ層１に達する深さのトレンチ１０１を形成し、トレンチ１０１の先端（底部）で、ｎ-型ＳｉＣ層１とショットキー接合を形成するＴｉ膜を備えているので、複数のトレンチ１０１間のショットキー接合の無い間隔が広くなっても、有効な逆耐圧を得ることができるメリットを有する。
【0026】
図７に、本発明の第１の実施形態のＳｉＣ逆阻止ＭＯＳＦＥＴの耐圧構造部２０３および活性領域２００の一部を含むチップ端部側の概略断面図を示す。図８は、前記図７のＳｉＣ逆阻止ＭＯＳＦＥＴのチップ全体をｐ型ＳｉＣ基板１００中Ａ−Ａ線で切断した断面図である。図７に示すように、ｐ+型ベース領域２の開口部１９と、最も外周側に形成されたトレンチ１０１とを結ぶ点線１５と表面とのなす角度が４５度以上となるようにすることで、外周側のＭＯＳゲート構造に電流が集中しないようにすることが可能となる。前記図８は最も外周側に形成されたトレンチ１０１とｐ+型ベース領域２の開口部１９とを結ぶ点線１５と表面とのなす角度が４５度の場合のＡ−Ａ線断面図である。しかし、前記点線１５と、表面とのなす角度を点線１５ａのように９０度以上（例えば１３５度）として、図７に示す最外周トレンチ１０１の内側の領域２０２が、主電流の流れる活性領域２００より小さくなるようにしてもかまわない（図示せず）。活性領域２００の外周を取り巻くように耐圧構造部２０３が形成される。この耐圧構造部２０３はｐ型接合終端伸張領域２２ａ、２２ｂからなるＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）と耐圧構造部の基板表面を保護する絶縁保護膜９ａを備えている。この耐圧構造部２０３のさらに外周に接する部分に、ｎ-型ＳｉＣ層１の主面（他方の主面）からｐ+型ＳｉＣ基板１００に到達する深さのトレンチ分離層２０を形成し、このトレンチを囲うようにｐ型層２６をトレンチ内の側壁及び底面への斜めイオン注入および熱処理によって形成し、このトレンチ分離層２０の内部を絶縁膜２１で充填する。さらに、トレンチ分離層２０に接するようにＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ：ｐ型接合終端伸張領域２２ｂ）２２を形成して接合をチップの内側方向に伸張させる。このようなトレンチ分離層２０と電界緩和構造を形成することで、空乏層を延び易くして逆耐圧を向上させるとともに、チップに切断するためのダイシング時に発生する結晶欠陥に空乏層が直接接触しなくなる。その結果、高信頼性の逆耐圧を保持することができる。なお、ＳｉＣ−ｐ+型ベース領域２の外周に接しチップの外側方向に接合を伸張させるＪＴＥ２２であるｐ型接合終端伸張領域２２ａは順耐圧を向上させるための電界緩和構造である。前記トレンチ分離層２０に関して、さらに詳細説明すると、ウェハをチップ状態に切断するために、素子端部２０１でダイシングして切断する際に、素子端部２０１の切断面近傍にはダイシングによるクラック等のダメージによって結晶欠陥が多数発生する。その結晶欠陥に空乏層がかかるともれ電流が発生し、十分な逆耐圧が得られない。そこで、前述のように切断面の内側にトレンチ分離層２０を設けることにより、ダイシングの際に発生するクラックをトレンチ分離層２０の内側へ進行しないようにストップさせることができる。従って、トレンチ分離層２０の内側に延びる空乏層を結晶欠陥領域に及ばないようにすることができ、もれ電流を極めて少なく逆耐圧特性を得ることができるのである。このような構造にすることで本発明の第１の実施の形態にかかる縦型のＳｉＣ逆阻止ＭＯＳＦＥＴが完成する。
【0027】
図９、図１０は前述の第１の実施の形態にかかるＳｉＣ逆阻止ＭＯＳＦＥＴの順逆耐圧特性ならびにオン時の電流電圧特性（Ｉ−Ｖ特性）を示した図である。本発明の第１の実施形態の順方向耐圧は約７５０Ｖ、逆方向耐圧（図示せず）は約８００Ｖであり、６００Ｖ耐圧素子として十分な阻止特性を示していることが分かる。今回の測定に用いた素子のチップサイズは５ｍｍ×５ｍｍ、定格電流を５０Ａ（活性領域面積＝０．２ｃｍ2、定格電流密度＝２５０Ａ／ｃｍ2）とした。また、比較のために、通常の定格電圧６００Ｖで定格電流５０Ａ（定格電流密度２００Ａ／ｃｍ2）のシリコン逆阻止ＩＧＢＴのオン時の電流電圧特性も図１０に示す。
【0028】
図１１、図１２はそれぞれ、比較のために用いたシリコン逆阻止ＩＧＢＴの活性領域７００およびその外周を取り巻く耐圧構造領域７０１の要部断面図である。図１１に示すように、活性領域７００は、ｎ-型ドリフト層３００の主面に形成されるｐ型ベース領域３０１と、このｐ型ベース領域３０１の表面層に形成されるｎ型エミッタ領域３０３を備える。ｐ型ベース領域３０１は活性領域７００内に島状またはストライプ状の平面パターンで複数設けられる。複数のｐ型ベース領域３０１内のｎ型エミッタ領域３０３の表面とｎ-型ドリフト層３００の表面の間のｐ型ベース領域３０１の表面上には、ゲート絶縁膜３０４を介してポリシリコンなどからなるゲート電極３０５が形成されるＭＯＳゲート構造がそれぞれ形成される。このゲート絶縁膜とゲート電極は、隣り合うｐ型ベース領域３０１に対しては共通のＭＯＳゲート構造となる。ｎ型エミッタ領域３０３とｐ+型ボディ領域３０２の表面には共通に導電接触するエミッタ電極３１０が形成される。ｎ-型ドリフト層３００の他方の主面にはコレクタ領域３０８とコレクタ電極３１２が形成される。
【0029】
このシリコン逆阻止ＩＧＢＴの活性領域７００の外周を取り巻いて、図１２に示すように耐圧構造部７０１が形成される。この耐圧構造部７０１は活性領域７００の外周に複数の環状に形成されたＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｅｄ Ｒｉｎｇ）３２０などの電界緩和機構を有する。ＦＬＲ３２０の表面には絶縁保護膜３０７が形成される。この耐圧構造部７０１の外側の素子終端部７０２には、表面から裏面側のコレクタ領域３０８に達する深さに形成されたｐ+型接合分離領域３２１が形成されている。ｎ-型ドリフト層３００の厚さは、耐圧６００Ｖ級のシリコン逆阻止ＩＧＢＴの場合、約１００μｍである。本発明の第１の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴの１２５℃におけるターンオフ特性は、Ｅｏｆｆ＝１．９ｍＪ、シリコン逆阻止ＩＧＢＴはＥｏｆｆ＝２．０ｍＪであった。ＳｉＣ逆阻止ＭＯＳＦＥＴのオン電圧は１．６２Ｖと、シリコン逆阻止ＩＧＢＴの２．２０Ｖと比較して十分に低い値が得られており、低損失化が実現できることを確認した。さらに、前述のように低オン電圧化されていることから、基板の裏面にトレンチを設け、このトレンチの底部でショットキー接合を形成しかつドレイン電極とする構造であっても、有効な縦型のスイッチングデバイスとして十分に機能していることが分かる。
【0030】
図１３は、本発明の第２の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴの要部断面図である。このＳｉＣ逆阻止ＭＯＳＦＥＴは、前記図１に示したＳｉＣ逆阻止ＭＯＳＦＥＴのＳｉＣ−ｐ+型基板１００をｎ+型基板４００とその主面にＳｉＣ−ｐ+型エピタキシャル層４０１を積んだものに代えたものである。図１４は、本発明の第３の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴの要部断面図である。このＳｉＣ逆阻止ＭＯＳＦＥＴは、前記図１に示したＳｉＣ逆阻止ＭＯＳＦＥＴのＳｉＣ−ｐ+型基板１００をＳｉ−ｐ+基板５００に代えたものである。図１５は、本発明の第４の実施の形態のＳｉＣ逆阻止ＭＯＳＦＥＴの要部断面図である。このＳｉＣ逆阻止ＭＯＳＦＥＴは、前記図１３に示したＳｉＣ逆阻止ＭＯＳＦＥＴのＳｉＣ−ｎ+型基板４００およびこのｎ+型ＳｉＣ基板４００の主面に形成されたＳｉＣ−ｐ+型エピタキシャル層をＳｉ−ｎ+基板６００およびＳｉ−ｐ+型エピタキシャル層６０１に代えたものである。このように、ＳｉＣをエピタキシャル成長可能な基板材料であって、ｎ-型ドリフト層１に接する層がｐ+型半導体層であれば、基板層およびｐ+型層はどのようなものであってもかまわない。また、半導体層としてＳｉＣの代わりにＧａＮを適用しても同様の効果が得られる。
【符号の説明】
【0031】
１、 ＳｉＣ−ｎ-型ドリフト層２、 ＳｉＣ−ｐ+型ベース領域
３、 ＳｉＣ−ｐ型エピタキシャル領域
４、 ＳｉＣ−ｎ型Ｊ−ＦＥＴ領域
５、 ＳｉＣ−ｎ+型ソース領域
６、 ＳｉＣ−ｐ+型ボディ領域
７、３０４ ゲート絶縁膜
８、 ゲート電極
９、 ＢＰＳＧ（ボロフォスフォシリケートガラス）
９ａ 絶縁保護膜
１０、 ソース電極
１２、 ドレイン電極
１２ａ、 コレクタ電極
１３、 ｐ型領域
１５、１５ａ 点線
１４、 コレクタ接合
１６、 空乏層
１７、 ＦＬＲ
１８、３０７ 絶縁保護膜
１９ ｐ+型ベース領域の開口部
２０、 トレンチ分離層
２１、 絶縁膜
２２、 ＪＴＥ
２２ａ、 ＳｉＣ−ｐ-型接合終端伸張領域
２２ｂ、 ＳｉＣ−ｐ-型接合終端伸張領域
２３、 チャネルストッパ
２４、 接合分離領域
２５、 コレクタ領域
２６、 ｐ型層
３０、 耐圧構造部
４０ 活性領域
１００、 ＳｉＣ−ｐ+型基板
１０１、 裏面トレンチ
１０２、 チタン電極
１０３、 ニッケル電極
２００、 活性領域
２０１、 素子端部
２０２、 トレンチ分離領域
２０３、 耐圧構造部
３００、 Ｓｉ−ｎ-型ドリフト層
３０１、 Ｓｉ−ｐ型ベース領域
３０２、 Ｓｉ−ｐ+型ボディ領域
３０３、 Ｓｉ−ｎ+型エミッタ領域
３０５、 ポリシリコン
３０６、 ＢＰＳＧ
３０８、 Ｓｉ−ｐ型コレクタ領域
３１０、 エミッタ電極
３１１、 ゲート電極
３１２、 コレクタ電極
３２０、 Ｓｉ−ｐ+型ＦＬＲ
３２１、 Ｓｉ−ｐ+型接合分離領域
４００、 ＳｉＣ−ｎ+型基板
４０１、 ＳｉＣ−ｐ型エピタキシャル領域
５００、 Ｓｉ−ｐ+型基板
６００、 Ｓｉ−ｎ+型基板
６０１、 Ｓｉ−ｐ型エピタキシャル領域
７００、 活性領域
７０１、 耐圧構造部
７０２、 素子終端部
１００１、 トランジスタ、ＩＧＢＴ
１００２、 ダイオード
１００３、 逆阻止ＩＧＢＴ