特許 5759293 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5759293

(24)【登録日】2015年6月12日

(45)【発行日】2015年8月5日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/265 20060101AFI20150716BHJP

   H01L 21/336 20060101ALI20150716BHJP

   H01L 29/78 20060101ALI20150716BHJP

   H01L 29/12 20060101ALI20150716BHJP

【ＦＩ】

   H01L21/265 Z

   H01L29/78 658A

   H01L29/78 652T

   H01L29/78 653A

   H01L21/265 602A

【請求項の数】5

【全頁数】11

(21)【出願番号】特願2011-158784(P2011-158784)

(22)【出願日】2011年7月20日

(65)【公開番号】特開2013-26372(P2013-26372A)

(43)【公開日】2013年2月4日

【審査請求日】2014年2月10日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(73)【特許権者】

【識別番号】504143441

【氏名又は名称】国立大学法人 奈良先端科学技術大学院大学

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】増田 健良

(72)【発明者】

【氏名】畑山 智亮

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開２００９−２１２３２５（ＪＰ，Ａ）

【文献】 特開２０１０−１９２８３６（ＪＰ，Ａ）

【文献】 国際公開第２００５／０７６３２７（ＷＯ，Ａ１）

【文献】 国際公開第２０１０／０７３４６９（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２６５

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

炭化珪素層に不純物を導入する工程と、
前記不純物が導入された前記炭化珪素層の表層部から珪素を選択的に除去することにより、前記表層部に炭素層を形成する工程と、
前記炭素層が形成された前記炭化珪素層を加熱することにより、前記不純物を活性化する工程とを備え、
前記炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより珪素が選択的に除去される、半導体装置の製造方法。

【請求項2】

前記炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において前記炭化珪素層が加熱されることにより、珪素が選択的に除去される、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記炭素層を形成する工程では、ハロゲン元素を含むプラズマ中に前記炭化珪素層が保持されることにより、珪素が選択的に除去される、請求項１に記載の半導体装置の製造方法。

【請求項4】

前記不純物を活性化する工程よりも後に、前記炭素層を酸化して除去する工程をさらに備えた、請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

前記不純物を活性化する工程では、前記炭化珪素層が１６００℃以上１９００℃以下の温度域に加熱される、請求項１〜請求項４のいずれか１項に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体装置の製造方法に関し、より特定的には、より確実に表面を保護しつつ活性化アニールを実施することが可能な半導体装置の製造方法に関するものである。

【背景技術】

【0002】

近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。

【0003】

このような炭化珪素を材料として用いた半導体装置の製造プロセスでは、イオン注入などにより炭化珪素層中に不純物が導入され、その後活性化アニールが実施されることにより導電型が周囲の領域とは異なる領域が形成される工程が採用される場合がある。そして、この活性化アニールは、１５００℃を超えるような高温で実施される。そのため、表面荒れなどを抑制する観点から、表面に保護膜を堆積した状態でアニールを実施するプロセスが提案されている（たとえば、特許文献１および２参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１−６８４２８号公報

【特許文献2】特開２００５−３５３７７１号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、炭化珪素層上に炭化珪素とは異なる材質の保護膜を配置した場合、炭化珪素層と保護膜との線膨張係数の差などに起因して、活性化アニールの昇温過程で保護膜に割れ等の欠陥が発生するおそれがある。その結果、炭化珪素層の表面が十分に保護されないという問題が生じ得る。

【0006】

本発明はこのような問題に対応するためになされたものであって、その目的は、より確実に表面を保護しつつ活性化アニールを実施することが可能な半導体装置の製造方法を提供することである。

【課題を解決するための手段】

【0007】

本発明に従った半導体装置の製造方法は、炭化珪素層に不純物を導入する工程と、不純物が導入された炭化珪素層の表層部から珪素を選択的に除去することにより、表層部に炭素層を形成する工程と、炭素層が形成された炭化珪素層を加熱することにより、不純物を活性化する工程とを備えている。

【0008】

本発明の半導体装置の製造方法では、炭化珪素層の表層部から珪素を選択的に除去することにより、保護膜として機能する炭素層が表層部に形成される。すなわち、炭化珪素層の表層部から珪素が除去されることにより、当該表層部が保護膜としての炭素層に変質する。そのため、炭化珪素層上に新たに保護膜を形成する従来のプロセスに比べて、炭化珪素層と保護膜との線膨張係数の差などに起因する保護膜の割れなどの欠陥が抑制される。その結果、本発明の半導体装置の製造方法によれば、より確実に表面を保護しつつ活性化アニールを実施することができる。

【0009】

ここで、炭化珪素層の表層部から珪素が選択的に除去される状態とは、炭化珪素を構成する炭素原子に比べて珪素原子が多く離脱する状態を意味し、本発明においては炭素原子の１０倍以上の割合で珪素原子が離脱することが好ましい。

【0010】

上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素と珪素とを反応させることにより、珪素が選択的に除去されてもよい。これにより、珪素を効率よく離脱させることが可能となる。

【0011】

上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素を含有するガスを含む雰囲気中において炭化珪素層が加熱されることにより、珪素が選択的に除去されてもよい。また、上記半導体装置の製造方法においては、炭素層を形成する工程では、ハロゲン元素を含むプラズマ中に炭化珪素層が保持されることにより、珪素が選択的に除去されてもよい。

【0012】

このような方法により、比較的容易に、ハロゲン元素を用いた珪素の除去による炭素膜の形成を達成することができる。ここで、ハロゲン元素を含有するガスとしては、たとえば塩素（Ｃｌ_２）ガス、フッ素（Ｆ_２）ガス、臭素（Ｂｒ_２）ガス、ヨウ素（Ｉ_２）ガス、塩化水素（ＨＣｌ）ガス、三塩化硼素（ＢＣｌ_３）ガス、六フッ化硫黄（ＳＦ_６）ガス、四フッ化炭素（ＣＦ_４）ガスなどを採用することができる。また、ハロゲン元素を含むプラズマとしては、たとえば塩素（Ｃｌ）、フッ素（Ｆ）、臭素（Ｂｒ）、ヨウ素（Ｉ）からなる群から選択される１以上の元素を含むプラズマを採用することができる。

【0013】

上記半導体装置の製造方法においては、不純物を活性化する工程よりも後に、炭素層を酸化して除去する工程をさらに備えていてもよい。これにより、炭素層を容易に除去することができる。なお、炭素層除去後に炭化珪素層の犠牲酸化、あるいはゲート酸化を実施する必要がある場合、上記炭素層の酸化による除去と同時にこれらの処理を実施してもよい。より具体的には、たとえば酸素を含む雰囲気中において加熱する熱処理を実施することにより炭素層を除去し、そのまま酸素を含む雰囲気中に炭化珪素層を保持することにより、犠牲酸化、ゲート酸化などの炭化珪素層の表面酸化処理を実施してもよい。

【0014】

上記半導体装置の製造方法においては、不純物を活性化する工程では、炭化珪素層が１６００℃以上１９００℃以下の温度域に加熱されてもよい。これにより、導入された不純物を十分に活性化させることができる。そして、このような高温の熱処理が実施された場合でも、本発明の半導体装置の製造方法において形成される炭素膜によれば、十分に炭化珪素層の表層部を保護することができる。

【発明の効果】

【0015】

以上の説明から明らかなように、本発明の半導体装置の製造方法によれば、より確実に表面を保護しつつ活性化アニールを実施することができる。

【図面の簡単な説明】

【0016】

【図1】ＭＯＳＦＥＴの構造を示す概略断面図である。

【図2】ＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。

【図3】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図4】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図5】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図6】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図7】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図8】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図9】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【図10】ＭＯＳＦＥＴの製造方法を説明するための概略断面図である。

【発明を実施するための形態】

【0017】

以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示す。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。

【0018】

まず、本発明の一実施の形態として、半導体装置であるトレンチ型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）およびその製造方法について説明する。図１を参照して、ＭＯＳＦＥＴ１は、導電型がｎ型（第１導電型）である炭化珪素基板１１と、炭化珪素からなり導電型がｎ型であるドリフト層１２と、導電型がｐ型（第２導電型）のｐ型ボディ領域１４と、導電型がｎ型のｎ^＋領域１５と、導電型がｐ型のｐ^＋領域１６とを備えている。炭化珪素基板１１、ドリフト層１２、ｐ型ボディ領域１４、ｎ^＋領域１５およびｐ^＋領域１６は、炭化珪素層１０を構成する。

【0019】

ドリフト層１２は、炭化珪素基板１１の一方の主面１１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、炭化珪素基板１１に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。ドリフト層１２は、炭化珪素基板１１の一方の主面１１Ａ上に形成されたエピタキシャル成長層である。ドリフト層１２は、炭化珪素基板１１との界面付近に、不純物濃度を高めたバッファ層を含んでいてもよい。

【0020】

炭化珪素層１０には、炭化珪素基板１１の側とは反対側の主面１０Ａから炭化珪素基板１１側に向けて幅が徐々に狭くなるテーパ形状を有し、かつ主面１１Ａに沿って延在する平坦な底部を有するトレンチ１９が形成されている。トレンチ１９の側壁は、炭化珪素層１０を構成する炭化珪素の｛０００１｝面に対して４５°以上９０°以下の角度をなすように形成されていてもよい。

【0021】

ｐ型ボディ領域１４は、炭化珪素層１０内においてトレンチ１９の側壁を含む（トレンチ１９の側壁の一部を構成する）とともに、当該トレンチ１９の側壁から離れる向きに主面１１Ａに沿って延びるように形成されている。ｐ型ボディ領域１４は、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域１４に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（硼素）などである。

【0022】

ｎ^＋領域１５は、炭化珪素層１０内においてトレンチ１９の側壁を含むとともに、ｐ型ボディ領域１４と主面１０Ａとの間を充填するように（ｐ型ボディ領域１４から主面１０Ａにわたって）形成されている。つまり、ｎ^＋領域１５は、ｐ型ボディ領域１４に接触するとともに、トレンチ１９の側壁および主面１０Ａを含むように形成されている。ｎ^＋領域１５は、ｎ型不純物、たとえばＰ（リン）などをドリフト層１２に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。

【0023】

ｐ^＋領域１６は、上記主面１０Ａを含み、かつｎ^＋領域１５に隣接（接触）するように炭化珪素層１０の内部に形成されている。ｐ^＋領域１６は、ｐ型不純物、たとえばＡｌなどを、ｐ型ボディ領域１４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記トレンチ１９は、ｎ^＋領域１５およびｐ型ボディ領域１４を貫通し、ドリフト層１２に至るように形成されている。

【0024】

さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜２１と、ゲート電極２３と、ソースコンタクト電極２２と、層間絶縁膜２４と、ソース配線２５と、ドレイン電極２６と、裏面保護電極２７とを備えている。

【0025】

ゲート酸化膜２１は、トレンチ１９の表面を覆うとともに、主面１０Ａ上にまで延在するように形成され、たとえば二酸化珪素（ＳｉＯ_２）からなっている。

【0026】

ゲート電極２３は、トレンチ１９を充填するように、ゲート酸化膜２１に接触して配置されている。ゲート電極２３は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。

【0027】

ソースコンタクト電極２２は、ｎ^＋領域１５上からｐ^＋領域１６上にまで延在することによりｎ^＋領域１５およびｐ^＋領域１６に接触して配置されている。また、ソースコンタクト電極２２は、たとえばＮｉ_ｘＳｉ_ｙ（ニッケルシリサイド）、Ｔｉ_ｘＳｉ_ｙ（チタンシリサイド）、Ａｌ_ｘＳｉ_ｙ（アルミシリサイド）や、Ｔｉ_ｘＡｌ_ｙＳｉ_ｚ（チタンアルミシリサイド）など、ｎ^＋領域１５およびｐ^＋領域１６とオーミックコンタクト可能な材料からなっている。

【0028】

層間絶縁膜２４は、炭化珪素層１０の主面１０Ａ上において、ゲート酸化膜２１とともにゲート電極２３を取り囲み、ゲート電極２３とソースコンタクト電極２２およびソース配線２５とを分離するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ_２）からなっている。

【0029】

ソース配線２５は、炭化珪素層１０の主面１０Ａ上において、層間絶縁膜２４およびソースコンタクト電極２２の表面を覆うように形成されている。また、ソース配線２５は、Ａｌなどの導電体からなり、ソースコンタクト電極２２を介してｎ^＋領域１５と電気的に接続されている。

【0030】

ドレイン電極２６は、炭化珪素基板１１においてドリフト層１２が形成される側とは反対側の主面１１Ｂに接触して形成されている。このドレイン電極２６は、炭化珪素基板１１とオーミックコンタクト可能な材料、たとえば上記ソースコンタクト電極２２と同様の材料からなっており、炭化珪素基板１１と電気的に接続されている。

【0031】

裏面保護電極２７は、ドレイン電極２６を覆うように形成されており、たとえば導電体であるＡｌなどからなっている。

【0032】

次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極２６とソースコンタクト電極２２との間に電圧が印加されてもｐ型ボディ領域１４とドリフト層１２との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域１４のゲート酸化膜２１と接触する付近であるチャネル領域において、反転層が形成される。その結果、ｎ^＋領域１５とドリフト層１２とが電気的に接続され、ソースコンタクト電極２２とドレイン電極２６との間に電流が流れる。

【0033】

次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について、図２〜図１０を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず工程（Ｓ１０）として炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、たとえば４Ｈ型の六方晶炭化珪素からなる炭化珪素基板１１が準備される。

【0034】

次に、工程（Ｓ２０）としてドリフト層形成工程が実施される。この工程（Ｓ２０）では、図３を参照して、炭化珪素基板１１の一方の主面１１Ａ上に炭化珪素からなるドリフト層１２がエピタキシャル成長により形成される。

【0035】

次に、工程（Ｓ３０）としてボディ領域形成工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、たとえばＡｌイオンがドリフト層１２に注入されることにより、ｐ型ボディ領域１４が形成される。このとき、ｐ型ボディ領域１４は、図４においてｐ型ボディ領域１４およびｎ^＋領域１５の厚みを合わせた厚みに形成される。

【0036】

次に、工程（Ｓ４０）としてソースコンタクト領域形成工程が実施される。この工程（Ｓ４０）では、図４を参照して、工程（Ｓ３０）において形成されたｐ型ボディ領域１４に、たとえばＰイオンが注入されることによりｎ^＋領域１５が形成される。その結果、図４に示す構造が得られる。

【0037】

次に、工程（Ｓ５０）としてトレンチ形成工程が実施される。この工程（Ｓ５０）では、たとえば所望の領域に開口を有する二酸化珪素からなるマスクが用いられて、ＲＩＥなどのドライエッチング、またはハロゲン系ガスを用いた熱エッチング、あるいはそれらの組み合わせなどの方法によりトレンチ１９が形成される。具体的には、図４および図５を参照して、ｎ^＋領域１５上に開口を有するマスクが形成された後、ｎ^＋領域１５およびｐ型ボディ領域１４を貫通するとともに、炭化珪素基板１１の主面１１Ａに沿った方向（図５では紙面奥行き方向）に延在するトレンチ１９が形成される。このとき、トレンチの側壁から露出するｐ型ボディ領域１４およびｎ^＋領域１５の表面の｛０００１｝面に対するオフ角が４５°以上９０°以下となるように、トレンチ１９は形成されてもよい。

【0038】

次に、工程（Ｓ６０）として電位保持領域形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、工程（Ｓ５０）において形成されたｎ^＋領域１５に、たとえばＡｌイオンが注入されることによりｐ^＋領域１６が形成される。このｐ^＋領域１６を形成するためのイオン注入は、たとえばｎ^＋領域１５の表面上に二酸化珪素（ＳｉＯ_２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。これにより、ＭＯＳＦＥＴ１を構成する炭化珪素層１０が完成する。

【0039】

次に、工程（Ｓ７０）として炭素層形成工程が実施される。この工程（Ｓ７０）では、炭化珪素層１０の表層部から珪素を選択的に除去することにより、当該表層部に炭素層を形成する。具体的には、図６および図７を参照して、たとえばハロゲン元素と炭化珪素層１０を構成する珪素とを反応させることにより珪素を選択的に除去することができる。ハロゲン元素との反応による珪素の選択的な除去は、たとえばハロゲン元素を含有するガスを含む雰囲気中において加熱する処理によって達成してもよいし、ハロゲン元素を含むプラズマ中に保持する処理によって達成してもよい。これにより、トレンチ１９の底壁および側壁、ならびにｎ^＋領域１５およびｐ^＋領域１６の上部表面を含む表面層から珪素が選択的に除去され、当該表面層が炭素層８１に変質する。このようにして、アニールキャップとして機能する炭素層８１が形成される。

【0040】

ここで、炭素層８１の厚みは、たとえば０．０１μｍ以上１．０μｍ以下程度とすることができる。また、ハロゲン元素を含有するガスを含む雰囲気中において加熱する処理によって炭素層８１を形成する場合、たとえば塩素ガスおよびフッ素ガスを含む雰囲気中において８００℃以上１２００℃以下の温度域に加熱し、１分間以上６０分間未満の時間保持することにより、炭素層８１を形成することができる。また、ハロゲン元素を含むプラズマ中に保持する処理によって炭素層８１を形成する場合、プラズマパワーや反応ガスの圧力条件を適切に設定することにより炭素層８１を形成することができる。形成される炭素層８１は、グラフェン構造、ダイヤモンド構造、またはＤＬＣ（Ｄｉａｍｏｎｄ Ｌｉｋｅ Ｃａｒｂｏｎ）構造を有していることが好ましい。

【0041】

次に、工程（Ｓ８０）として活性化アニール工程が実施される。この工程（Ｓ８０）では、上記炭化珪素層１０を加熱することにより、工程（Ｓ３０）、（Ｓ４０）および（Ｓ６０）において導入された不純物を活性化する。具体的には、図７に示すように炭素層８１が形成された状態で、炭化珪素層１０が、たとえば１６００℃以上１９００℃以下の温度域に加熱され、１分間以上３０分間以下の時間保持される。これにより、不純物が導入された領域において所望のキャリアが生成する。

【0042】

次に、工程（Ｓ９０）として炭素層除去工程が実施される。この工程（Ｓ９０）では、たとえば工程（Ｓ７０）において形成された炭素層８１が、酸化されることにより除去される。具体的には、たとえば酸素を含む雰囲気中において加熱する熱処理が実施されることにより、炭素層８１が除去される。この酸化処理による炭素層８１は、炭化珪素層１０の犠牲酸化処理、あるいは後述するゲート酸化膜の形成と同時に、あるいは連続的に実施することができる。

【0043】

次に、工程（Ｓ１００）としてゲート酸化膜形成工程が実施される。この工程（Ｓ１００）では、図８を参照して、たとえば酸素雰囲気中において１３００℃に加熱して６０分間保持する熱処理が実施されることにより、ゲート酸化膜２１が形成される。

【0044】

次に、工程（Ｓ１１０）としてゲート電極形成工程が実施される。この工程（Ｓ１１０）では、図９を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりトレンチ１９を充填するポリシリコン膜が形成される。これにより、ゲート電極２３が形成される。

【0045】

次に、工程（Ｓ１２０）として層間絶縁膜形成工程が実施される。この工程（Ｓ１２０）では、図９および図１０を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体であるＳｉＯ_２からなる層間絶縁膜２４が、ゲート電極２３およびゲート酸化膜２１を覆うように形成される。

【0046】

次に、工程（Ｓ１３０）としてオーミック電極形成工程が実施される。この工程（Ｓ１３０）では、図１０を参照して、まずソースコンタクト電極２２を形成すべき所望の領域に、層間絶縁膜２４およびゲート酸化膜２１を貫通する孔部が形成される。そして、当該孔部を充填するように、たとえばＮｉからなる膜が形成される。一方、炭化珪素基板１１においてドリフト層１２の側とは反対側の主面に接触するように、ドレイン電極２６となるべき膜、たとえばＮｉからなる膜が形成される。その後、合金加熱処理が実施され、上記Ｎｉからなる膜の少なくとも一部がシリサイド化されることにより、ソースコンタクト電極２２およびドレイン電極２６が完成する。

【0047】

次に、工程（Ｓ１４０）として配線形成工程が実施される。この工程（Ｓ１４０）では、図１０および図１を参照して、たとえば蒸着法により導電体であるＡｌからなるソース配線２５が、主面１０Ａ上において、層間絶縁膜２４およびソースコンタクト電極２２の上部表面を覆うように形成される。さらに、同様にＡｌからなる裏面保護電極２７が、ドレイン電極２６を覆うように形成される。以上の手順により、本実施の形態における半導体装置としてのＭＯＳＦＥＴ１の製造方法が完了する。

【0048】

上記実施の形態におけるＭＯＳＦＥＴ１の製造方法では、工程（Ｓ７０）において炭化珪素層１０の表層部から珪素を選択的に除去することにより、保護膜（アニールキャップ）として機能する炭素層８１が形成される。この炭素層８１は、炭化珪素層１０上に新たな層を堆積させて形成されたものではなく、表層部を変質させることにより形成されたものであるため、保護層と炭化珪素層との線膨張係数の差などに起因する割れなどが発生しにくくなっている。また、炭素層８１がこのようなプロセスで形成されるため、上記実施の形態のようにトレンチの形成された複雑な形状を有する表面を覆うように炭素層８１を形成することも比較的容易である。その結果、本実施の形態におけるＭＯＳＦＥＴ１の製造方法によれば、より確実に表面を保護しつつ工程（Ｓ８０）の活性化アニールを実施することが可能となっている。

【0049】

なお、上記実施の形態においては、トレンチ型のＭＯＳＦＥＴの製造方法について説明したが、本発明の半導体装置の製造方法はこれに限られず、たとえばプレーナ型のＭＯＳＦＥＴの製造方法にも適用することができる。さらに、本発明の半導体装置の製造方法は、ＭＯＳＦＥＴだけでなく、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ダイオードなど、炭化珪素層に導入された不純物を活性化アニールするプロセスを含む半導体装置の製造方法に広く適用することができる。

【0050】

今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

【産業上の利用可能性】

【0051】

本発明の半導体装置の製造方法は、炭化珪素層の表面を十分に保護しつつ活性化アニールを実施することが求められる半導体装置の製造に、特に有利に適用され得る。

【符号の説明】

【0052】

１ ＭＯＳＦＥＴ、１０ 炭化珪素層、１０Ａ 主面、１１ 炭化珪素基板、１１Ａ，１１Ｂ 主面、１２ ドリフト層、１４ ｐ型ボディ領域、１５ ｎ^＋領域、１６ ｐ^＋領域、１９ トレンチ、２１ ゲート酸化膜、２２ ソースコンタクト電極、２３ ゲート電極、２４ 層間絶縁膜、２５ ソース配線、２６ ドレイン電極、２７ 裏面保護電極、８１ 炭素層。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】