特許 5759541 磁気ランダム・アクセス・メモリ（ＭＲＡＭ）装置及びＭＲＡＭ装置を製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5759541

(24)【登録日】2015年6月12日

(45)【発行日】2015年8月5日

(54)【発明の名称】磁気ランダム・アクセス・メモリ（ＭＲＡＭ）装置及びＭＲＡＭ装置を製造する方法

(51)【国際特許分類】

   H01L 21/8246 20060101AFI20150716BHJP

   H01L 27/105 20060101ALI20150716BHJP

   H01L 43/08 20060101ALI20150716BHJP

   G11C 11/15 20060101ALI20150716BHJP

【ＦＩ】

   H01L27/10 447

   H01L43/08 Z

   G11C11/15 110

【請求項の数】14

【全頁数】13

(21)【出願番号】特願2013-517602(P2013-517602)

(86)(22)【出願日】2011年6月8日

(65)【公表番号】特表2013-537704(P2013-537704A)

(43)【公表日】2013年10月3日

(86)【国際出願番号】IB2011052491

(87)【国際公開番号】WO2012001555

(87)【国際公開日】20120105

【審査請求日】2014年2月12日

(31)【優先権主張番号】10168021.3

(32)【優先日】2010年6月30日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】390009531

【氏名又は名称】インターナショナル・ビジネス・マシーンズ・コーポレーション

【氏名又は名称原語表記】ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＢＵＳＩＮＥＳＳ ＭＡＣＨＩＮＥＳ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100108501

【弁理士】

【氏名又は名称】上野 剛史

(74)【代理人】

【識別番号】100112690

【弁理士】

【氏名又は名称】太佐 種一

(74)【代理人】

【識別番号】100091568

【弁理士】

【氏名又は名称】市位 嘉宏

(72)【発明者】

【氏名】アレンスパッハ、ロルフ

(72)【発明者】

【氏名】ジノーニ、カール

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２００５−０８６２０３（ＪＰ，Ａ）

【文献】 特開２００７−００５５５５（ＪＰ，Ａ）

【文献】 国際公開第２００６／１１５２７５（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２４６

Ｇ１１Ｃ １１／１５

Ｈ０１Ｌ ２７／１０５

Ｈ０１Ｌ ４３／０８

(57)【特許請求の範囲】

【請求項1】

ビット・ラインと、書込みワード・ラインと、読取りワード・ラインと、前記ビット・ライン、前記書込みワード・ライン、及び前記読取りワード・ラインを介して相互接続された複数個のメモリ・ビット・セルとを含み、
前記メモリ・ビット・セルの各々は誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有し、前記書込みワード・ラインの各々及びそれぞれの数の前記自由強磁性層素子は単一の連続的強磁性ラインとして形成され、
前記ビット・ラインのそれぞれの１つ及び前記連続的強磁性ラインの間に容量性素子を与えるために配列される誘電性層素子を更に含む、
磁気ランダム・アクセス・メモリ（ＭＲＡＭ）装置。

【請求項2】

前記容量性素子は、書込みオペレーションにおいては絶縁体を形成するように構成される、請求項１に記載のＭＲＡＭ装置。

【請求項3】

前記容量性素子は、読取りオペレーションにおいては導電体を形成するように構成される、請求項１又は２に記載のＭＲＡＭ装置。

【請求項4】

前記容量性素子は、書込みオペレーションにおいては絶縁体を形成するように及び読取りオペレーションにおいては導電体を形成するように構成される、請求項１に記載のＭＲＡＭ装置。

【請求項5】

前記メモリ・ビット・セルは、前記書込みワード・ラインのそれぞれの１つの下に配列され、前記書込みワード・ラインのそれぞれの１つ及び前記メモリ・ビット・セルの前記自由強磁性層素子は単一の連続的強磁性ラインとして形成される、請求項１乃至４の１つに記載のＭＲＡＭ装置。

【請求項6】

前記メモリ・ビット・セルは、行及び列を有するマトリクスとして配列され、１つの行に配列されたメモリ・ビット・セルは１つの書込みワード・ラインに接続され、前記１つの書込みワード・ライン及び前記１つの行の前記メモリ・ビット・セルの前記自由強磁性層素子は単一の連続的強磁性ラインとして形成される、請求項１乃至５の１つに記載のＭＲＡＭ装置。

【請求項7】

前記それぞれのメモリ・ビット・セルの前記それぞれの自由強磁性層素子は前記連続的強磁性ラインの一部分として形成され、前記一部分は前記連続的強磁性ライン及び前記それぞれのビット・ラインの交差領域に配列される、請求項１乃至６の１つに記載のＭＲＡＭ装置。

【請求項8】

前記読取りワード・ラインの各々は、前記連続的強磁性ラインのそれぞれの１つに対して平行に配列され、読取りオペレーション及び書込みオペレーションに対して２次元選択方式が適用可能であるように構成される、請求項１乃至７の１つに記載のＭＲＡＭ装置。

【請求項9】

前記メモリ・ビット・セルは、メモリ・ビット・セルの複数個の２次元マトリクスを有し、前記２次元マトリクスが相互にスタックされて３次元配列に配置される、請求項１乃至８の１つに記載のＭＲＡＭ装置。

【請求項10】

前記固定強磁性層素子及び自由強磁性層素子はそれぞれ強磁性材、特に、NiFe、CoFe、又はCoFeBを含む強磁性材によって形成される、請求項１乃至９の１つに記載のＭＲＡＭ装置。

【請求項11】

前記自由強磁性層素子は、外部磁界及び温度の印加のような事前定義された励起の際に修正可能であるように構成される、請求項１乃至１０の１つに記載のＭＲＡＭ装置。

【請求項12】

前記連続的強磁性ライン及び前記それぞれのビット・ラインのそれぞれの交差領域付近に磁壁ピン留めサイトが設けられる、請求項１乃至１０の１つに記載のＭＲＡＭ装置。

【請求項13】

前記磁壁ピン留めサイトの各々の形状は、湾曲形又は多角形として具体化され、
前記磁壁ピン留めサイトの各々のサイズは、望ましくは、前記連続的強磁性ラインの形状及び／又は材料に依存して構成される、請求項１２に記載のＭＲＡＭ装置。

【請求項14】

磁気ランダム・アクセス・メモリ（ＭＲＡＭ）装置を製造する方法であって、
読取りワード・ライン、書込みワード・ライン、及びビット・ラインを設けるステップと、
複数個のメモリ・ビット・セルを設けるステップであって、前記メモリ・ビット・セルの各々は誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有するように設けられ、前記書込みワード・ラインの各々及びそれぞれの数の前記自由強磁性層素子は単一の連続的強磁性ラインとして形成される、ステップと、
前記ビット・ラインのそれぞれの１つ及び前記連続的強磁性ラインの間に容量性素子を与えるために配列する誘電性層素子を形成するステップと、
前記読取りワード・ライン、前記書込みワード・ライン、及び前記ビット・ラインを介して前記メモリ・ビット・セルを相互接続するステップと、
を含む、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、磁気ランダム・アクセス・メモリ(ＭＲＡＭ)装置及びＭＲＡＭ装置を製造する方法に関する。

【背景技術】

【0002】

不揮発性のＭＲＡＭは、メモリ・ビット・セルのアレイを磁化することで情報を格納するのに適している。そのような一般的なＭＲＡＭ又はＭＲＡＭ装置は、ワード・ライン及びビット・ラインによって相互接続された、磁気トンネル接合(ＭＴＪ)のメモリ・ビット・セルの二次元アレイから成る。一般的なＭＴＪは、薄い誘電性トンネル障壁層によって離隔された２つの強磁性層から成る。２つの強磁性層のうちの１つは、永久磁石、所謂、固定強磁性層又は固定層として機能する。一方、もう一方の層、所謂、自由磁化層又は自由層の磁化は、例えば、外部磁界の印加により回転することができる。ＭＴＪのトンネル磁気抵抗は、自由層及び固定層の磁化の相対的整列に依存する。読取りオペレーション時に単一のメモリ・ビット・セルをアドレスするためには、一次元の選択方式を使用することが可能である(下記非特許文献１参照)。例えば、読取りオペレーションは、メモリ・ビット・セルの電気的抵抗を測定することによって達成される。

【0003】

前記メモリ・ビット・セルを読取るための代替アーキテクチャは、ビット・ライン及びワード・ラインを使用して、マトリクスにおける各メモリ・ビット・セルを接続することを含む。そのような方式は、例えば、下記非特許文献２に開示されている。更に、下記非特許文献３には、ＭＲＡＭ装置の放射線影響評価方法（radiationeffects assessment）が開示されている。

【0004】

更に、下記非特許文献４を参照すると、ＭＲＡＭ装置における熱利用の書込みが示されている。下記非特許文献５には、拘束された構造における磁壁が開示されている。

【0005】

更に、下記特許文献１の米国特許出願２００５／０２４２３８４Ａ１は、第１の書込みラインと第２の書込みラインとの間の交差領域に設けられた磁気抵抗効果素子を含む磁気記憶装置を開示している。更に、その磁気抵抗効果素子は、第１の書込みラインの延長方向に伸びる容易軸、及びその磁気抵抗効果素子への電気的接続のための第１の導電層を有する。その第１の導電層は磁気抵抗効果素子の側面と同一平面にある側面を有する。

【0006】

更に、下記特許文献２の米国特許７,２４５,５２４Ｂ２は磁気メモリを開示しておりその磁気メモリは、第１の方向に延びる第１の書込みライン及び第１の方向とは異なる第２の方向に延びる第２の書込みラインと、第１及び第２の書込みラインの交差領域に配列され、固定層、記録層、並びにその固定層及び記録層の間に挟まれた磁気抵抗層を有し、第１及び第２の方向に関して斜めに容易磁化軸を有する磁気抵抗素子と、を含み、前記記録層は第１の強磁性層、第２の強磁性層、並びに、第１及び第２の強磁性層の間に挟まれた第１の非磁性層を含み、前記第１の強磁性層の第１の磁化及び前記第２の強磁性層の第２の磁化が強磁性的に結合され、強磁性結合の強磁性結合定数Cは0.0001erg/cm²≦C≦0.2erg/cm²である。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】米国特許出願２００５／０２４２３８４Ａ１、

【特許文献2】米国特許７,２４５,５２４Ｂ２。

【非特許文献】

【0008】

【非特許文献1】IEEE J. Solid-State Circuits 40 (2005)誌の第301-309頁における T. W. Andre、J. J. Nahas、C. K. Subramanian、B. J. Garni、H. S. Lin、A. Omair、及びW. L. Martino による記事、

【非特許文献2】IBM J. Res. Dev. 50 (2006)誌の第25ページにおける T. M. Maffitt、J. K. DeBrosse、J. A. Gabric、E. T. Gow、M. C. Lamorey、J. S. Parenteau、D. R. Willmott、M. A. Wood、W. J. Gallagher による記事、

【非特許文献3】JPL-NASA(2006)の＜http://hdl.handle.net/2014/40809＞におけるM. Elghefari、S. McClure による記事、

【非特許文献4】＜http://www.spintec.fr/MRAM-Thermally-Assisted-Writing.html＞における記事、

【非特許文献5】Phys. Rev. B 69 (2005)の第220410R頁における P. O. Jubert、R.Allenspach、及びA. Bischof による記事、

【非特許文献6】IBM J. Res. Dev. ５０(2006)の第５頁におけるW. J. Gallagher及びS.S.P. Parkin による記事。

【発明の概要】

【発明が解決しようとする課題】

【0009】

本発明の目的は、従来技術の欠点を克服した磁気ランダム・アクセス・メモリ（ＭＲＡＭ）装置を提供することにある。

【課題を解決するための手段】

【0010】

ＭＲＡＭは、読取りワード・ラインと、書込みワード・ラインと、ビット・ラインと、それらの読取りワード・ライン、書込みワード・ライン、及びビット・ラインを介して相互接続された複数個のメモリ・ビット・セルとを含み、メモリ・ビット・セルの各々は、誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有する。書込みワード・ラインの各々及びそれぞれの数の自由強磁性層素子は、単一の連続的強磁性ラインとして形成される。

【0011】

本発明の別の態様によれば、ＭＲＡＭ装置を製造するための方法が提供される。その方法は、
読取りワード・ライン、書込みワード・ライン、及びビット・ラインを設けるステップと、
複数個のメモリ・ビット・セルを設けるステップであって、前記メモリ・ビット・セルの各々は、誘電性トンネル障壁素子によって離隔された固定強磁性層素子及び自由強磁性層素子を有するように設けられ、前記書込みワード・ラインの各々及びそれぞれの数の自由強磁性層素子は単一の連続的強磁性ラインとして形成される、ステップと、
前記読取りワード・ライン、前記書込みワード・ライン、及び前記ビット・ラインを介して前記メモリ・ビット・セルを相互接続するステップと、
を含む。

【0012】

或る実施態様では、ＭＲＡＭ装置は、その装置がレース・トラック・メモリ及び古典的ＭＲＡＭの間の混合体であるので、ハイブリッドＭＲＡＭ（ＨＭＲＡＭ）装置と呼ばれることもある。

【0013】

従って、或る実施態様によれば、本ＨＭＲＡＭは、ビット・セル・スイッチを使用せずに単一セル選択性及び高いパッキング密度を同時に達成するのに適している。

【0014】

更に、或る実施態様によれば、本ＨＭＲＡＭセルは、４０Ｆ２より大きい従来のＭＲＡＭセルと比較して、４Ｆ２の曲線因子（fill factor）を達成し得る（前記非特許文献１及び２参照）。

【0015】

更に、或る実施態様によれば、それぞれの一般的なセル選択スイッチの排除は、ＨＭＲＡＭ装置の製作を単純化し得るし、ウェイバ（waver）全体にわたってトンネル障壁の均一性を改善し、それにより、メモリ・ビット・セルを抵抗値のビット・セル変動まで減少させ得る。

【0016】

更に、或る実施態様では、自由層における準安定磁化状態が回避され、従って、それぞれのＨＭＲＡＭビット・セルのメモリ・セルの形状及び磁性層構造を著しく単純化し得る。更に、所謂、ハーフ・セレクト問題が複雑なアーキテクチャなしで解決され得る。例えば、ハーフ・セレクト問題は前記非特許文献６に開示されている。

【0017】

或る実施態様によれば、二次元書込み選択方式がそれぞれのメモリ・ビット・セルの状態を読取るために使用され得る。とりわけ、この機能を達成するために、本ＨＭＲＡＭでは、書込みワード・ラインおよび自由層が前記１つの連続的な強磁性ラインに組み合わされる。この点に関して、ＭＴＪにおける自由層素子はビット・ラインと強磁性書込みワード・ラインとの交差領域によって定義され得る。

【0018】

更に、或る実施態様では、セル選択スイッチが、書込みワード・ラインに対して平行に配列される読取りワード・ラインによって置換され得る。

【0019】

従って、或る実施態様によれば、このメモリ・ビット・セル構成を用いると、二次元選択方式が読取りオペレーション及び書込みオペレーションの両方に対して使用され得る。

【0020】

或る実施態様によれば、ＣＭＯＳテクノロジによってカバーされるチップ領域の減少のために、詳しく云えば、例えば、前記非特許文献３に記載されているように、ＣＭＯＳコンポーネントにおける単純なラッチ・アップ事象は放射線環境における装置故障の主要な原因であるので、ＭＲＡＭ装置の放射線耐性の改良が存在する。

【0021】

本ＨＭＲＡＭビット・セルは、強磁性体の単一の連続的小片を形成するように書込みワード・ラインに組み合わされる自由層素子設計の際の一般的なＭＲＡＭビット・セルとは異なり得る。形状異方性のために、書込みワード・ラインにおける磁化は、書込みワード・ラインの軸に対して平行であり、セルの下部の強磁性部分における固定磁化に対して平行又は逆平行であってもよい。例えば、書込みワード・ラインが並行方向に起動される場合、その結果生じるトンネル磁気抵抗は低い。高い抵抗状態に切り換えるために、ビット・ラインの下の磁化は、ビット・ライン内を流れる電流パルスによって生成される磁界と整列するように１８０度だけ回転しなければならないことがある。単一セルの選択性を得るために、電流パルスによって引き起こされた磁界は、ビット・ラインの下の磁化を回転させるに十分ではないこともある。書込みワード・ライン内を流れる第２の電流パルスは電力消費によって強磁性体を加熱することもある。従って、磁化を得るための閾値磁界が低下することもある。磁化が磁界と整列するように書込みワード・ライン及びビット・ラインの交差領域にあるメモリ・ビット・セルだけが高温と磁界の結合効果を受けることがある。直交するワード・ライン及びビット・ラインによって生成された２つの磁界のベクトル和によって、磁界の切り換えが得られる。本方式は、従来の書込み方式と比べて、切り替る磁界が広がることが不可避であるために同じライン上のセルが切り替わり易いという上記のハーフ・セレクト問題を回避し得る。

【0022】

磁化は回転するので、２つの磁壁はビット・ラインの端部で一体化（nucleate）され、ピン留めされる。磁壁は、書込みワード・ラインの締め付け（constriction）の際にピン留めされ得る。本ＨＭＲＡＭ装置の形状は、十分なピン留め電位が磁壁に与えられるような形状であってもよいが、磁壁は逆磁界においても再びピン留めを外し得るような形状でもあってもよい。

【0023】

或る実施態様では、２つのビット・ラインの間の最小距離が磁壁幅の少なくとも二倍になるように与えられ得る。パーマロイのような軟磁性材では、平衡磁壁幅は数１００nmくらいの大きさになり得るが、前記非特許文献５を参照すると、拘束された磁壁は、その締め付けの幾何学的な幅に関する独特の猶予幅を持ち得る。更に、高抵抗性状態から低抵抗性状態への推移は、ビット・ライン内を流れる電流パルスが逆極性を持ち得ることを除けば、同様の方法で達成され得る。

【0024】

或る実施例では、ＭＲＡＭは、更に、誘電層素子を持ち得るし、その誘電層素子の各々は、容量性素子を形成するためにビット・ライン及び連続的な強磁性ラインのそれぞれの線の間に配列される。

【0025】

更なる実施例では、前記容量性素子は、書込みオペレーションにおいて絶縁体を形成するように構成され得る。

【0026】

従って、その容量性素子は、書込みオペレーションにおいて絶縁体を形成し得るので、都合がよいことに、書込みオペレーションではビット・ラインと書込みワード・ラインとの間で電流は流れ得ない。

【0027】

更なる実施例では、前記容量性素子は、読取りオペレーションにおいて導電体を形成するように構成され得る。

【0028】

容量性素子は読取りオペレーションにおいて導電体を形成し得るので、ビット・ラインからワード書込みライン及び選択されたメモリ・ビット・セルを介して読取りワード・ラインに電流が流れ得る。従って、その選択されたメモリ・セルは読取られ得る。

【0029】

更なる実施例では、前記容量性素子は、書込みオペレーションでは絶縁体を形成し、読取りオペレーションでは導電体を形成するように構成され得る。

【0030】

従って、前記容量性素子は、オペレーション、即ち、読取りオペレーション又は書込みオペレーションに依存して２つの機能を持ち得る。

【0031】

更なる実施例では、メモリ・ビット・セルは、書込みワード・ラインのそれぞれの線の下に配列され得るし、前記書込みワード・ラインのそれぞれの線及びメモリ・ビット・セルの自由強磁性層素子は、或る単一の連続的強磁性ラインとして形成される。

【0032】

更なる実施例では、メモリ・ビット・セルは行及び列を有するマトリクスとして配列され、そのマトリクスでは、１つの行に配列されたメモリ・ビット・セルが１つの書込みワード・ラインに接続され得るし、前記１つの書込みワード・ライン及び前記１つの行におけるメモリ・ビット・セルの自由強磁性層素子が単一の連続的強磁性ラインとして形成される。

【0033】

更なる実施例では、各メモリ・ビット・セルのそれぞれの自由強磁性層素子は連続的強磁性ラインの一部分として形成され、その部分は、連続的強磁性ラインとそれぞれのビット・ラインとの交差領域に配列される。

【0034】

更なる実施例では、連続的強磁性ライン及びビット・ラインは相互に直行するように配列される。

【0035】

更なる実施例では、それぞれの読取りワード・ラインの各々は連続的強磁性ラインのそれぞれの１つと平行に配列され、読取りオペレーション及び書込みオペレーションに対して二次元選択方式が適用可能であるように構成され得る。

【0036】

有利なことに、読取りワード・ライン及び書込みワード・ラインの間のそのような配列が連続的強磁性ラインの一部であるので、読取りオペレーション及び書込みオペレーションの両方に対して二次元選択方式が適用可能となり得る。

【0037】

更なる実施例では、メモリ・ビット・セルは、行及び列を有する二次元配列に配置され得る。

【0038】

更なる実施例では、メモリ・ビット・セルは、メモリ・ビット・セルの複数個の二次元マトリクスを有する三次元配列に配置され、前記二次元マトリクスが相互にスタックされる。

【0039】

本ＨＭＲＡＭセルを使用することによって、ＭＲＡＭセルの三次元配列が都合よく可能となる。

【0040】

更なる実施例では、前記固定強磁性層素子及び自由強磁性層素子は、それぞれ、強磁性材、例えば NiFe、CoFe、CoFeB、又はMnFeによって形成され得る。更に、前記強磁性材は種々の構成比で使用され得る。MnFeは、反強磁性体として多層構造で使用され得る。

【0041】

更なる実施例では、固定強磁性層素子は永久磁石として作用するように構成され得る。

【0042】

更なる実施例では、自由強磁性層素子は、外部磁界及び温度の印加のような事前定義された励起の際に修正可能であるように構成され得る。

【0043】

更なる実施例では、誘電性トンネル障壁素子はMgO又はAl_２O_３を含み得る。

【0044】

更なる実施例では、誘電性層素子は、低誘電率の誘電体、例えば、ナノポーラス・シリカ、水素化シルセスキオキサン（HSQ）、テフロンAF（ポリテトラフルオロエチレン、即ちPTFE）、シリコンオキシフロライド（FSG）、又は高誘電率の誘電体、例えば高誘電率のSiNx、Ta_２O_５、Al_２O_３、ZrO_２、及びHfO_２、PZTを含み得る。

【0045】

更なる実施例では、磁壁ピン留めサイトは、連続的強磁性ライン及びそれぞれのビット・ラインの交差領域のそれぞれの近辺に設けられる。

【0046】

更なる実施例では、それぞれの各磁壁ピン留めサイトの形状は、湾曲形又は多角形として具体化される。更に詳しく云えば、それぞれの磁壁ピン留めサイトの形は、三角形、長方形、五角形、又は放物線形であってもよい。

【0047】

更なる実施例では、それぞれの各磁壁ピン留めサイトのサイズは、連続的強磁性ラインの形状及び／又は材料に依存して構成される。磁壁の幅は、連続的強磁性ラインの材料特性並びにそれの幅及び厚さに依存し得る。特に、ピンで留めサイトのサイズは、締め付けが存在しない連続的強磁性ラインのワイヤ区域に磁壁が位置するとき、磁壁の幅に比例し得る。

【0048】

以下では、本発明の例示的な実施例が添付図面を参照して説明される。

【図面の簡単な説明】

【0049】

【図1】ハイブリッドＭＲＡＭ装置の実施例に関する概略的ブロック図の立面図である。

【図2】図１におけるハイブリッドＭＲＡＭ装置の実施例に関する概略的ブロック図の側面図である。

【図3】図１におけるハイブリッドＭＲＡＭ装置の実施例に関する概略的ブロック図の平面図である。

【図4】書込みワード・ラインの機能及び多くの自由強磁性層素子の機能を含む連続的強磁性ラインの概略的ブロック図である。

【図5】書込みオペレーションのために構成された、図１乃至図３におけるＨＭＲＡＭセルの等価回路の回路図である。

【図6】読取りオペレーションのために構成された、図１乃至図３におけるＨＭＲＡＭセルの等価回路の回路図である。

【図7】ＨＭＲＡＭ装置を製造するための方法ステップのシーケンスに関する実施例のフローチャートである。

【発明を実施するための形態】

【0050】

図１乃至図３は、ハイブリッドＭＲＡＭ（ＨＭＲＡＭ）装置１０の実施例に関する概略的ブロック図の種々の図面を示す。特に、図１はＨＭＲＡＭ装置１０の正面図を示し、図２はそれの側面図を示し、図３はそれの平面図を示す。

【0051】

図１乃至図３のＨＭＲＡＭ装置１０は、一般性の喪失なしに、３個のビット・ライン２１〜２３、３個のワード・ライン３１〜３３、３個の読取りワード・ライン４１〜４３、及び３個のメモリ・ビット・セル５１〜５３を有する抽出部分のみを、普遍性を失わないように示す。

【0052】

メモリ・ビット・セル５１-５３の各々は、固定強磁性層素子６１〜６３及び自由強磁性層素子７１〜７３を含む。固定強磁性層素子６１〜６３及び自由強磁性層素子７１〜７３は、誘電性トンネル障壁素子８１〜８３によってそれぞれ離隔されている。例えば、左側のメモリ・ビット・セル５１は、固定強磁性層素子６１、自由強磁性層素子７１、及び誘電性トンネル障壁素子８１を有する。

【0053】

それぞれの固定強磁性層素子６１〜６３及びそれぞれの自由強磁性層素子７１〜７３は強磁性体によって形成される。そのような強磁性体の例は、NiFe、CoFe、及びCoFeBである。固定強磁性層素子６１〜６３及び自由強磁性層素子７１〜７３の強磁性体は同等のもの又は相違するものであってもよい。

【0054】

自由強磁性層素子７１〜７３の各々は事前定義された励起の際に修正可能であるように構成される。そのような励起の例は、外部磁界及び温度の印加であってもよい。

【0055】

更に詳しく云えば、図３に関して、メモリ・ビット・セル５１〜５３は、行及び列を有するマトリクスとして配列され得る。１つの行に配列されたメモリ・ビット・セル、例えば、メモリ・ビット・セル５１〜５３は、１つの単一書込みワード・ライン、即ち、書込みワード・ライン３１に接続される。前記１つの書込みワード・ライン３１及び前記１つの行におけるこれらのメモリ・ビット・セル５１〜５３の自由強磁性層素子７１〜７３は、１つの単一連続的強磁性ライン９１として形成される。同じことが、更なる連続的強磁性ライン９２及び９３にも適用し得る。

【0056】

更に、図３に関して、参照符号１３０によって例示的に示された磁壁ピン留めサイトは、連続的強磁性ライン９１〜９３及びそれぞれのビット・ライン２１〜２３の交差領域のそれぞれの近辺に設けられる。特に、各磁壁ピン留めサイトのサイズは、形状及び／又はそれぞれの連続的強磁性ライン９１〜９３の材料に依存して構成される。

【0057】

更に、前記メモリ・ビット・セル５１〜５３は、メモリ・ビット・セル５１〜５３から成る複数個の前記二次元マトリクスを有する三次元配列で配置され得る。なお、前記二次元マトリクスは相互に堆積され得る。

【0058】

更に、それぞれのビット・ライン２１〜２３の各々とそれぞれの連続的強磁性ライン９１〜９３の各々の間には、それぞれのビット・ライン２１〜２３及びそれぞれの連続的強磁性ライン９１〜９３の間に容量性素子を形成するための誘電性層素子１０１〜１０３が存在し得る。前記誘電性層素子１０１〜１０３によって形成された前記容量性素子は、書込みオペレーション時には絶縁体を形成し、読取りオペレーション時には導電体を形成するように適応し得る。

【0059】

例えば、図１を参照すると、書込みワード・ライン３１及び前記書込みワード・ライン３１の下に配列されたメモリ・ビット・セル５１〜５３の自由強磁性層素子７１〜７３は、前記１つの単一連続的強磁性ライン９１として形成される。

【0060】

更に、図１及び２に関して、それぞれの読取りワード・ライン４１〜４３の各々は、それぞれの連続的強磁性ライン９１〜９３の各々に平行して配列され、ＨＭＲＡＭ装置１０の読取りオペレーション及び書込みオペレーションに対して二次元選択方式が適用可能であるように構成される。例えば、読取りワード・ライン４１は、前記連続的強磁性ライン９１に平行して配列され、従って、上記連続的な強磁性ライン９１の一部として書込みワード・ライン３１に平行して配列される。

【0061】

更に、図１及び図２に関して、ダイオード層１１１〜１１３が、固定強磁性層素子６１〜６３とそれぞれの読取りワード・ライン４１〜４３の各々との間に配列される。前記ダイオード層１１１〜１１３は、それぞれのメモリ・ビット・セル５１〜５３のための選択機構を提供するように適応し得る。そのようなダイオード又はダイオード層の使用は、前記特許文献２の米国特許第７,２４５,５２４Ｂ２から知られている。

【0062】

図４は、書込みワード・ライン３１及び複数個の自由強磁性素子７１〜７３の機能を含む連続的強磁性ライン９１の詳細な概略的ブロック図を示す。特に、図４は、連続的強磁性ライン９１が、異なる機能を含む多くの異なるセクションａ〜ｅを有するということを表わす。

【0063】

セクションa、c、及びeは、それぞれのビット・ライン２１〜２３の下に配列される（図３参照）。対照的に、セクションｂ及びｄは、いずれのビット・ラインの下にも配列されない。セクションa、c、及びeには、それぞれのメモリ・ビット・セル５１〜５３のそれぞれの自由強磁性層素子７１〜７３が、前記連続的強磁性ライン９１の一部として形成され得る（図３参照）。

【0064】

図５及び図６は、それぞれ、書込みオペレーション及び読取りオペレーションのために構成された図１〜図３のＨＭＲＡＭセル１０の等価回路２００を示す。

【0065】

ＨＭＲＡＭセル１０の等価回路２００は、それぞれ、書込みオペレーション時及び読込みオペレーション時の電流路を示す。その電流路３００は太線で示される。

【0066】

図５及び図６の等価回路２００は、ビット・ライン２１０、書込みワード・ライン２２０、及び読取りワード・ライン２３０を有する。

【0067】

等価回路２００には、図１乃至図３のように固定層素子６１〜６３、自由層素子７１〜７３、及び誘電性トンネル障壁素子８１〜８３を有するそれぞれのメモリ・セル５１〜５３が、直列に接続されたキャパシタ２４１〜２４３及び可変抵抗器２５１〜２５３によって表わされる。例えば、メモリ・セル５１は、キャパシタ２４１及び可変抵抗器２５１によって表わされる。キャパシタ２４１〜２４３の各々は容量値Ｃ１を有し得る。可変抵抗器２５１〜２５３の各々は抵抗値Ｒ１を有し得る。それぞれの可変抵抗器２５１〜２５３の各々は、それぞれ、強磁性層６１〜６３及び７１〜７３の逆平行及び平行磁化構成のための２つ状態Ｒ１_high及びＲ１_lowの間で切り替わり得るだけである。

【0068】

図１乃至図３におけるビット・ライン２１〜２３及び書込みワード・ライン３１〜３３（連続的強磁性ライン９１〜９３）の間のそれぞれの各誘電体層１０１〜１０３は、それぞれのキャパシタンス値Ｃ２を有するキャパシタ２６１〜２６３によって表わされる。

【0069】

磁界を生成するための電流をビット・ライン２１０に注入するために、第１のパルス発生器２７１が使用される。更に、自由強磁性層における温度を上昇させるための電流を書込みワード・ライン２２０に注入するために、第２のパルス発生器２７２が使用される。更に、書込みオペレーション時に使用される第２のパルス発生器２７２は、パルス発生器２７１に関して別個の電位、詳しく云えば、別個のグランド・プレーンと呼ばれ得る。更に、パルス発生器２７３は読取りオペレーション時に回路２００に切り替えられ、それぞれのメモリ・ビット・セルの状態を読取るためにビット・ライン２１０、メモリ・ビット・セル、及び読取りワード・ラインを介して電流パルスを注入し得る。

【0070】

２つのビット・セル間の書込みワード・ライン２２０のセグメントの抵抗は、抵抗値Ｒ２を有し得るし、３１１及び３１２によって表わされる。更に、選択されたセルの前及び後におけるビット・ライン２１０の抵抗セグメント３２１及び３２２はそれぞれの抵抗値Ｒ３を有し得る。

【0071】

特に、前記図５は、書込みオペレーションの電流路３００を示す。更に、図５に関して、回路２００は、次のような方法でセット・アップされる。第１のパルス発生器２７１が、スイッチ２８１及び２８２によって回路２００に切り替えられる。更に、第２のパルス発生器２７２が、スイッチ２８３及び２８４によって回路２００に接続される。

【0072】

ダイオード２９１〜２９３の整流により、メモリ・ビット・セル間の電流ループは持続され得ない。更に、ビット・ライン２１０及び書込みワード・ライン２２０は、それらがスイッチ２８２及び２８４によってグラウンドを分離するように示されているので、それらがキャパシタ２６１〜２６３によって容量的に結合されていても、そのビット・ライン２１０及び書込みワード・ライン２２０の間で電流は流れ得ない。第１及び第２のパルス発生器２７１、２７２、２７３は電流源であり、線２１０及び２２０に沿った損失は最小にされ得るので、磁界の振幅及び書込みワード・ライン２２０において発散される熱は、すべてのメモリ・ビット・セルに対して同じになり得る。それとは別に、第１及び第２のパルス発生器２７１、２７２、２７３は、電圧源としても具体化され得る。

【0073】

図６を参照すると、対応する読取りオペレーションが示され、それにおける参照番号３００は、前記読取りオペレーション時の電流路を示す。

【0074】

更に、図６を参照すると、回路２００は次のようにセット・アップされる。第１のパルス発生器２７３が、スイッチ２８１によって回路２００に切り替えられ（スイッチ２８２は開いている）、読取りワード・ライン２３０はスイッチ２８５によって接地される。

【0075】

第１のパルス発生器２７３によって生成されたビット・ライン２１０における電流パルスは、ワード読取りライン２３０との交差領域に置かれたメモリ・ビット・セルのみを介して伝播する。そのパルスの振幅及び期間は、核になり又はピン留めを外して磁壁を伝播するには十分でないかもしれない。

【0076】

読取りオペレーションの感度を保証するために、Ｒ２とＲ１_high−Ｒ１_lowとの間の比が１よりも大きくなることもある。これは、隣接したメモリ・ビット・セルのダイオード２９１〜２９３が導電性になり得ないことを保証し得る。同じビット・ライン２１０によって接続されたメモリ・セルの数は、抵抗値Ｒ３を有する抵抗セグメント３２２及び抵抗値Ｒ１と差Ｒ１_high−Ｒ１_lowとの差によって制限され得る。

【0077】

更に、図７は、ＨＭＲＡＭ装置１０を製造する方法ステップのシーケンスの実施例を示す。図１乃至図３を参照して図７の方法を説明する。

【0078】

ステップ７０１において、ビット・ライン２１〜２３、書込みワード・ライン３１〜３３、及び読取りワード・ライン４１〜４３が設けられる。

【0079】

ステップ７０２において、複数個のメモリ・ビット・セル５１〜５３が設けられる。メモリ・ビット・セル５１〜５３の各々は、誘電性トンネル障壁素子８１〜８３によって離隔された固定強磁性層素子６１〜６３及び自由強磁性層素子７１〜７３を有するように設けられる。書込みワード・ライン３１〜３３の各々及びそれぞれの数の自由強磁性層素子７１〜７３は、単一の連続的強磁性ライン９１〜９３として形成される。

【0080】

更に、ステップ７０３において、メモリ・ビット・セル５１〜５３は、前記ビット・ライン２１〜２３、前記書込みワード・ライン３１〜３３、及び前記読取りワード・ライン４１〜４３によって相互接続される。

【0081】

本発明の方法の上記実施例は、すべて、本発明の装置のそれぞれの実施例であるそれぞれの手段によって具体化することが可能である。

【0082】

本明細書に記載されたことは、単に本発明の原理の応用例を表わしているに過ぎない。本発明の技術的範囲及び趣旨から逸脱することなく、他の構成及びシステムが当業者によって具現化され得る。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】