特許 5759750 半導体装置および半導体集積回路の設計方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5759750

(24)【登録日】2015年6月12日

(45)【発行日】2015年8月5日

(54)【発明の名称】半導体装置および半導体集積回路の設計方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20150716BHJP

   H01L 27/04 20060101ALI20150716BHJP

   H01L 21/82 20060101ALI20150716BHJP

   G06F 17/50 20060101ALI20150716BHJP

【ＦＩ】

   H01L27/04 E

   H01L21/82 P

   H01L21/82 C

   G06F17/50 658A

【請求項の数】5

【全頁数】12

(21)【出願番号】特願2011-41821(P2011-41821)

(22)【出願日】2011年2月28日

(65)【公開番号】特開2012-178524(P2012-178524A)

(43)【公開日】2012年9月13日

【審査請求日】2014年2月17日

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】上村 俊

【審査官】 宇多川 勉

(56)【参考文献】

【文献】 特開２００５−２６８５３４（ＪＰ，Ａ）

【文献】 特開昭６０−１８２７５６（ＪＰ，Ａ）

【文献】 特開２０００−３１１９１７（ＪＰ，Ａ）

【文献】 特開２００８−１４１１６８（ＪＰ，Ａ）

【文献】 特開２００８−３０５９４６（ＪＰ，Ａ）

【文献】 特開２００２−０４３５０３（ＪＰ，Ａ）

【文献】 特開２００８−２４４１６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｇ０６Ｆ １７／５０

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

第１の半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、少なくとも１種類の第２のＩＯセルとを、それぞれ複数、互いに異なる種類のＩＯセルが隣り合うように配置した第１のＩＯ領域を有する第１の半導体集積回路を備えた半導体装置であって、
前記第１のＩＯ領域に配置された第１のＩＯセルのそれぞれは、前記第１の辺から所定の距離の位置に配置された第１のボンディングパッドを有し、
前記第１のＩＯ領域に配置された第２のＩＯセルのそれぞれは、前記第１のＩＯセルの第１のボンディングパッドより前記第１の辺から遠い位置に、該第１のＩＯセルの第１のボンディングパッドから該第１の辺に垂直な方向に離れて配置された第３のボンディングパッドを有し、かつ、
前記第１のＩＯセルの少なくとも１つは、前記第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、隣り合って配置された第２のＩＯセルの第３のボンディングパッドより前記第１の辺から遠い位置に、該隣り合って配置された第２のＩＯセルの第３のボンディングパッドから該第１の辺に垂直な方向に離れて配置され、該第１のボンディングパッドに配線で接続された第２のボンディングパッドを有する第３のＩＯセルに置きかえられており、
前記第２のボンディングパッドは、ＩＯセルを経由して、該第１のボンディングパッドに接続されるとともに、第１の半導体集積回路の一部の回路に電源を供給するように接続された配線にも接続されていることを特徴とする半導体装置。

【請求項2】

前記第１の半導体集積回路に加えて、第２の半導体基板の表面に第４のＩＯセルを、複数、配置した第２のＩＯ領域を有し、該第１の半導体集積回路の半導体基板の表面上に前記第１のＩＯ領域を露出するように積層した第２の半導体集積回路を備え、
前記第４のＩＯセルが、前記第３のＩＯセルの第２のボンディングパッドと電源用ボンディングワイヤによって接続された電源用ボンディングパッドを有する電源用ＩＯセルを含み、前記第２の半導体集積回路が、前記第３のＩＯセルの第１のボンディングパッド、第１の半導体集積回路の一部の回路に電源を供給するように接続された配線、および第２のボンディングパッドと、前記電源用ボンディングワイヤと、前記電源用ボンディングパッドとを介して供給された電源によって動作することを特徴とする請求項１記載の半導体装置。

【請求項3】

前記第４のＩＯセルが、前記第３のＩＯセルに隣り合って配置された第２のＩＯセルの第３のボンディングパッドと信号用ボンディングワイヤで接続された信号用ボンディングパッドを有する信号用ＩＯセルを含み、該信号用ボンディングワイヤを介した前記第１の半導体集積回路と前記第２の半導体集積回路との間の信号の送信もしくは受信の少なくとも一方が行われることによって動作することを特徴とする請求項２記載の半導体装置。

【請求項4】

前記第１のＩＯ領域に配置された第３のＩＯセルの第２のボンディングパッドと、該第３のＩＯセルと隣り合って配置された第２のＩＯセルの第３のボンディングパッドとが、前記第１の辺に平行な方向に重なりを有して配置されていることを特徴とする請求項１ないし３のいずれかに記載の半導体装置。

【請求項5】

セルライブラリを備えたＣＡＤシステムを利用して半導体集積回路のレイアウトを設計する方法であって、
長方形の配置領域の第１の短辺から第１の距離の位置に配置された第１のボンディングパッドを有する第１のＩＯセルと、
前記第１のＩＯセルの配置領域と同一の寸法を有する配置領域の第１の短辺から前記第１の距離より大きな第２の距離の位置に、前記第１のＩＯセルと第１の短辺をそろえて配置したときに、該第１のＩＯセルの第１のボンディングパッドと該第１の短辺に垂直な方向に離れて配置された第３のボンディングパッドを有する少なくとも１種類の第２のＩＯセルと、
短辺の長さが前記第１および第２のＩＯセルの配置領域の短辺の長さと同一の長方形の配置領域の、第１の短辺から前記第１の距離の位置に配置された第１のボンディングパッドを有するとともに、該第１の短辺から前記少なくとも１種類の第２のＩＯセルのうちの前記第２の距離が最短の第２のＩＯセルにおける該第２の距離より大きな第３の距離の位置に、前記第２の距離が最短の第２のＩＯセルと第１の短辺をそろえて配置したときに、該第２のＩＯセルの第３のボンディングパッドと該第１の短辺に垂直な方向に離れて配置された第２のボンディングパッドと、該第１のボンディングパッドと第２のボンディングパッドとをＩＯセルを経由して、第１の半導体集積回路の一部の回路に電源を供給するように接続する配線とを有する第３のＩＯセルとを前記セルライブラリに登録し、
それぞれ複数の前記第１および第２のＩＯセルと、少なくとも１つの前記第３のＩＯセルとを、それぞれの配置領域の第１の短辺が半導体集積回路のダイの１つの辺に平行な直線に接し、それぞれの配置領域の長辺が隣り合うＩＯセルの配置領域の長辺と接し、かつ、該ダイの１つの辺に平行な方向に互いに異なる種類のＩＯセルが隣り合うとともに、前記少なくとも１つの第３のＩＯセルには、前記第３の距離よりも短かい前記第２の距離に第３のボンディングパッドを有する前記第２のＩＯセルが隣り合うように配置することにより、ＩＯ領域を形成することを特徴とする半導体集積回路の設計方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路を備えた半導体装置および半導体集積回路の設計方法に関する。

【背景技術】

【0002】

半導体装置の中には、例えばＡＳＩＣダイの上にＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）と呼ばれるメモリダイが搭載され、それら複数のダイが１つのパッケージ内に収容された半導体装置が存在する。

【0003】

このタイプの半導体装置の場合、メモリダイのボンディングパッドには、ＡＳＩＣダイとの間の信号伝達のための接続に加えて、電源供給のための接続を行なう必要がある。

【0004】

しかし、メモリダイのボンディングパッドとパッケージ（パッケージのフィンガーもしくはボンディングパッド）とを直接に接続するとボンディングワイヤの高さが高くなり、パッケージの高さ寸法の増大を招くおそれがある。このためメモリダイとパッケージとの直接の接続は行なわずにＡＳＩＣチップのパッドを介して接続される。また、メモリダイのボンディングパッドの位置が変化した場合に、隣接するボンディングワイヤどうしの接触のおそれが高まる。

【0005】

ここで、ダイのボンディングパッドは特許文献１にも示されているように、千鳥状の配置、すなわち、ダイの１辺からの距離を交互もしくは循環的に異ならせた複数の位置にボンディングパッドを配置し、これによりダイの１辺に沿った方向のＩＯセルの寸法を狭めてダイの１辺の単位長さあたりのボンディングパッドの数を増やし、必要な複数のボンディングパッドの配置に必要なダイの寸法を小さくすることが行なわれている。

【0006】

ボンディングパッドを千鳥に配置する技術を、上記の複数のダイが１つのパッケージ内に収容される半導体装置を構成するＡＳＩＣダイに適用したとき、メモリダイとパッケージとの間をＡＳＩＣダイを介して接続しようとすると、ＡＳＩＣダイの複数のＩＯセルのボンディングパッドを使用する必要があり、このため必要なＩＯセル数が増大し、ダイサイズが大きくなるという問題がある。

【0007】

特許文献２には、第１の半導体集積回路チップ上にそれより寸法の小さい第２の半導体集積回路チップを搭載した半導体集積回路装置が開示されている。ここには、第１の半導体集積回路チップ上に、パッケージのリードフレームと第２の半導体集積回路チップとの間の配線を仲介するための導電ワイヤを形成し、その導電ワイヤの一端および他端をそれぞれパッケージおよび第２の半導体集積回路チップとの接続用のパッドとして利用する構成が提案されている。

【0008】

しかしながら、この特許文献２の提案を、ＩＯセル用のボンディングパッドを千鳥状に配置したチップに適用しようとすると、パッケージと導電ワイヤの一端との間の距離が大きくなってしまい、ボンディングワイヤの高さ寸法が増大するおそれがあるという問題に立ち返ることになる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００８−１６６４９５号公報

【特許文献2】特開２００３−２３１３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

本発明は、上記事情に鑑み、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大を有効に抑えた接続が可能な半導体装置および半導体集積回路の設計方法を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記目的を達成する本発明の半導体装置は、第１の半導体基板の表面の第１の辺に沿って、第１のＩＯセルと、少なくとも１種類の第２のＩＯセルとを、それぞれ複数、互いに異なる種類のＩＯセルが隣り合うように配置した第１のＩＯ領域を有する第１の半導体集積回路を備えた半導体装置であって、
第１のＩＯ領域に配置された第１のＩＯセルのそれぞれは、上記第１の辺から所定の距離の位置に配置された第１のボンディングパッドを有し、
第１のＩＯ領域に配置された第２のＩＯセルのそれぞれは、第１のＩＯセルの第１のボンディングパッドより上記第１の辺から遠い位置に、第１のＩＯセルの第１のボンディングパッドからその第１の辺に垂直な方向に離れて配置された第３のボンディングパッドを有し、かつ、
第１のＩＯセルの少なくとも１つは、上記第１の辺から所定の距離の位置に配置された第１のボンディングパッドに加えて、隣り合って配置された第２のＩＯセルの第３のボンディングパッドより上記第１の辺から遠い位置に、隣り合って配置された第２のＩＯセルの第３のボンディングパッドからその第１の辺に垂直な方向に離れて配置され、第１のボンディングパッドに配線で接続された第２のボンディングパッドを有する第３のＩＯセルに置きかえられており、
前記第２のボンディングパッドは、ＩＯセルを経由して、該第１のボンディングパッドに接続されるとともに、第１の半導体集積回路の一部の回路に電源を供給するように接続された配線にも接続されていることを特徴とする。

【0012】

ここで、本発明におけるＩＯセルは、信号の入力や出力を担うセルのみでなく、電源の入力や仲介を担うセルも含む概念である。

【0013】

また、本発明の半導体装置は、上記第１の半導体集積回路に加えて、第２の半導体基板の表面に第４のＩＯセルを、複数、配置した第２のＩＯ領域を有し、第１の半導体基板の表面上に第１のＩＯ領域を露出するように積層した第２の半導体集積回路を備え、
上記第４のＩＯセルが、第３のＩＯセルの第２のボンディングパッドと電源用ボンディングワイヤによって接続された電源用ボンディングパッドを有する電源用ＩＯセルを含み、第２の半導体集積回路が、第３のＩＯセルの第１のボンディングパッド、第１の半導体集積回路の一部の回路に電源を供給するように接続された配線、および第２のボンディングパッドと、電源用ボンディングワイヤと、上記電源用ボンディングパッドとを介して供給された電源によって動作するものであってもよい。

【0014】

この場合に、上記第４のＩＯセルが、第３のＩＯセルに隣り合って配置された第２のＩＯセルの第３のボンディングパッドと信号用ボンディングワイヤで接続された信号用ボンディングパッドを有する信号用ＩＯセルを含み、その信号用ボンディングワイヤを介した第１の半導体集積回路と第２の半導体集積回路との間の信号の送信もしくは受信の少なくとも一方が行われることによって動作するものであってもよい。

【0016】

さらに、本発明の半導体装置において、第１のＩＯ領域に配置された第３のＩＯセルの第２のボンディングパッドと、第３のＩＯセルと隣り合って配置された第２のＩＯセルの第３のボンディングパッドとが、上記第１の辺に平行な方向に重なりを有して配置されていることが好ましい。

【0017】

また、本発明の半導体集積回路の設計方法は、セルライブラリを備えたＣＡＤシステムを利用して半導体集積回路のレイアウトを設計する方法であって、
長方形の配置領域の第１の短辺から第１の距離の位置に配置された第１のボンディングパッドを有する第１のＩＯセルと、
第１のＩＯセルの配置領域と同一の寸法を有する配置領域の第１の短辺から上記第１の距離より大きな第２の距離の位置に、第１のＩＯセルと第１の短辺をそろえて配置したときに、第１のＩＯセルの第１のボンディングパッドとその第１の短辺に垂直な方向に離れて配置された第３のボンディングパッドを有する少なくとも１種類の第２のＩＯセルと、
短辺の長さが第１および第２のＩＯセルの配置領域の短辺の長さと同一の長方形の配置領域の、第１の短辺から上記第１の距離の位置に配置された第１のボンディングパッドを有するとともに、その第１の短辺から上記少なくとも１種類の第２のＩＯセルのうちの上記第２の距離が最短の第２のＩＯセルにおける上記第２の距離より大きな第３の距離の位置に、第２の距離が最短の第２のＩＯセルと第１の短辺をそろえて配置したときに、第２のＩＯセルの第３のボンディングパッドとその第１の短辺に垂直な方向に離れて配置された第２のボンディングパッドと、第１のボンディングパッドと第２のボンディングパッドとをＩＯセルを経由して、第１の半導体集積回路の一部の回路に電源を供給するように接続する配線とを有する第３のＩＯセルとをセルライブラリに登録し、
それぞれ複数の第１および第２のＩＯセルと、少なくとも１つの第３のＩＯセルとを、それぞれの配置領域の第１の短辺が半導体集積回路のダイの１つの辺に平行な直線に接し、それぞれの配置領域の長辺が隣り合うＩＯセルの配置領域の長辺と接し、かつ、そのダイの１つの辺に平行な方向に互いに異なる種類のＩＯセルが隣り合うとともに、少なくとも１つの第３のＩＯセルには上記第３の距離よりも短かい上記第２の距離に第３のボンディングパッドを有する第２のＩＯセルが隣り合うように配置することにより、ＩＯ領域を形成することを特徴とする。

【発明の効果】

【0018】

本発明の半導体装置および半導体集積回路の設計方法によれば、ＩＯ領域を有効に利用しつつパッケージの高さ寸法の増大が有効に抑えられる。

【図面の簡単な説明】

【0019】

【図1】比較例としての半導体装置の模式図である。

【図2】本発明の一実施形態の半導体装置の模式図である。

【図3】第３のＩＯセルの模式断面図である。

【図4】本発明の半導体集積回路の設計方法の一実施形態を実施するためのＣＡＤシステムの概要を示すブロック図である。

【図5】本発明の一実施形態としての、半導体集積回路の設計方法を示すフローチャートである。

【発明を実施するための形態】

【0020】

以下、先ず比較例について説明し、次いで本発明の実施形態を説明する。

【0021】

図１は、比較例としての半導体装置の模式図である。

【0022】

この半導体装置１０は、ＡＳＩＣダイ２０とメモリダイ３０を有する。また、ここには、パッケージ側のフィンガ４０が１本だけ示されている。ここに示されているフィンガ４０は、メモリダイ３０に電源を供給する電源供給用のフィンガである。

【0023】

ＡＳＩＣダイ２０には、その１辺２０１に沿って第１のＩＯセル２１１と第２のＩＯセル２１２がそれぞれ複数、交互に配置されたＩＯ領域２１を有する。第１のＩＯセル２１１のそれぞれは、ＡＳＩＣダイ２０の１辺２０１から所定の距離の位置に配置されたボンディングパッド２２１を有し、第２のＩＯセル２１２のそれぞれは、第１のＩＯセル２１１のボンディングパッドよりＡＳＩＣダイ２０の１辺２０１から遠い位置に、ボンディングパッド２２２を有する。この第２のＩＯセル２１２のボンディングパッド２２２は、第１のＩＯセル２１１のボンディングパッド２２１から、ＡＳＩＣダイ２０の１辺２０１に垂直な方向に離れて配置されている。

【0024】

これら第１のＩＯセル２１１のボンディングパッド２２１と第２のＩＯセル２１２のボンディングパッド２２２は、ＡＳＩＣダイ２０の１辺２０１に平行な方向（ＩＯセルの配列方向）には重なりを有して配列されている。

【0025】

ここで、この図１には、３つの第１のＩＯセル２１１とそれら３つの第１のＩＯセル２１１に対応した３つのボンディングパッド２２１が示されている。また第２のＩＯセル２１２に関しても、この図１には、３つの第２のＩＯセル２１２とそれら３つの第２のＩＯセルに対応した３つのボンディングパッド２２２が示されている。これらのボンディングパッド２２１，２２２のうち、３つの第１のＩＯセル２１１の３つのボンディングパッド２２１のうちの中央のボンディングパッド２２１ａと、３つの第２のＩＯセル２１２の３つのボンディングパッド２２２のうちの中央のボンディングパッド２２２ａは、メモリダイ３０への電源供給用として用いられている。このため、それら２つのボンディングパッド２２１ａ，２２２ａは、ブリッジ用のメタル２２３で互いに接続されている。この図１に示すＡＳＩＣダイ上のＩＯセル２１１，２１２のうち、ボンディングパット２２１ａを有するＩＯセル２１１とボンディングパッド２２２ａを有するＩＯセル２１２を除く各ＩＯセル２１１，２１２は、信号の入力用、及び／又は、出力用のＩＯセルである。

【0026】

また、このＩＯ領域２１には、ＡＳＩＣダイ２０の１辺２０１から見て第２のＩＯセル２１２のボンディングパッド２２２よりもさらに離れた位置に、ＡＳＩＣダイ２０を一周する電源リング２３が形成されている。

【0027】

メモリダイ３０は、ＡＳＩＣダイ２０上の、ＡＳＩＣダイ２０のＩＯ領域２１よりも内側の位置に搭載されている。

【0028】

このメモリダイ３０もその１辺３０１に沿った複数のＩＯセル３１１が配置されたＩＯ領域３１が形成されており、各ＩＯセル３１１には、ボンディングパッド３２１が形成されている。ここに示す例では、メモリダイ３０の各ＩＯ領域３１１に備えられたボンディングパッド３２１は、千鳥配置ではなく、１辺３０１に沿って一列に配置されている。ここで、この図１にはメモリダイ３０のＩＯセル３１１として代表的に３つのＩＯセル３１１が示されているが、それら３つのＩＯセル３１１のうちの中央のＩＯセルは電源の供給を受けてメモリダイ３０の内部に伝える電源用ＩＯセル３１１ａである。また、その電源用ＩＯセル３１１ａの両側のＩＯセル３１１は、信号の入力、及び／又は、出力を担うＩＯセルである。

【0029】

この図１に１つだけ示すパッケージ側のフィンガ４０は、メモリダイ３０への電源供給用として使われている。したがって、このフィンガ４０とボンディングパッド２２１ａとの間がボンディングワイヤ５１で接続され、さらに、ブリッジ用のメタル２２３でこのボンディングパッド２２１ａと接続されているボンディングパッド２２２ａとメモリダイ３０上の電源供給用のＩＯセル３１１ａのボンディングパッド３２１がボンディングワイヤ５２で接続されている。メモリダイ３０上の、電源供給用のＩＯセル３１１ａの両側のＩＯセル３１１のボンディングパッド３２１は、ボンディングワイヤ５３でＡＳＩＣダイ２０のボンディングパッド２２２と接続され、ＡＳＩＣダイ２０上の半導体集積回路とメモリダイ３０上の半導体集積回路との間での信号の入出力用として利用される。

【0030】

この図１に示す比較例の場合、メモリダイ３０に電源を一本供給するためにＡＳＩＣダイ２０の第１のＩＯセル２１１を１つと第２のＩＯセル２１２を１つ、合計２つのＩＯセルを使う必要がある。このため必要なＩＯセルの数が増大し、ダイサイズが大きくなるおそれがある。

【0031】

以上の比較例の説明を踏まえ、次に本発明の実施形態を説明する。

【0032】

図２は、本発明の一実施形態の半導体装置の構成図である。ここでは、図１に示す比較例の半導体装置の構成要素と共通する構成要素には、形状等の多少の相違があっても図１に付した符号と同一の符号を付して示し、相違点を中心に説明する。

【0033】

図２に示す半導体装置１０’は、図１に示すＡＳＩＣダイ２０に代わり、この図２に示すＡＳＩＣダイ２０’を備えている。このＡＳＩＣダイ２０’の、図１に示すＡＳＩＣダイ２０との相違点は、図１に示すＡＳＩＣダイ２０における第１のＩＯセル２１１のうちの１つが電源供給用の第３のＩＯセル２１３に変更されている点である。

【0034】

この第３のＩＯセル２１３は、ＡＳＩＣダイ２０’の１辺２０１から第１のＩＯセル２１１のボンディングパッド２２１と同じ距離に配置された第１のボンディングパッド２２４ａに加えて、隣り合って配置された第２のＩＯセル２１２のボンディングパッド２２２よりもＡＳＩＣ２０’の１辺２０１から遠い位置に、隣り合って配置された第２のＩＯセル２１２のボンディングパッド２２２から１辺２０１に垂直な方向に離れて配置された第２のボンディングパッド２２４ｂを有する。すなわち、第３のＩＯセル２１３の第２のボンディングパッド２２４ｂと、隣り合って配置された第２のＩＯセル２１２のボンディングパッド２２２とは、千鳥状に配置される。

【0035】

第３のＩＯセル２１３の第１および第２のボンディングパッド２２４ａ，２２４ｂは、配線で互いに接続されている。

【0036】

図３は、第３のＩＯセルの模式断面図である。

【0037】

この第３のＩＯセル２１３の上面には、第１および第２のボンディングパッド２２４ａ，２２４ｂが配置されており、その内部には、２つの配線層Ｍ２，Ｍ３の配線が延びている。本実施形態では、第１および第２のボンディングパッド２２４ａ，２２４ｂは、配線層Ｍ２の配線２６１で互いに接続されている。

【0038】

また、本実施形態では、配線層Ｍ２の配線２６１は、配線層Ｍ３の配線２５１のうちの、ＡＳＩＣダイ２０’に形成された半導体集積回路への電源供給ラインとして使われている配線２５１ａにも、ビア２７１を介して接続されている。すなわち、本実施形態では、ＡＳＩＣダイ２０’に形成された半導体集積回路も、メモリダイ３０上の半導体集積回路も、同じフィンガ４０からの電源で動作している。

【0039】

図２，図３に示す実施形態の半導体装置１０’によれば、メモリダイ３０に電源を供給するにあたりＡＳＩＣダイ２０’上の１つのＩＯセル２１３を使えばよく、必要なＩＯセル数を減らし、ダイサイズの縮小化につなげることができる。また、前述のように、第３のＩＯセル２１３の第２のボンディングパッド２２４ｂと、隣り合って配置された第２のＩＯセル２１２のボンディングパッド２２２とが千鳥状に配置される。このため、ダイの１辺の単位長さ当たりのボンディングパッドの数を増やした場合にも、第３のＩＯセル２１３と隣り合って配置された第２のＩＯセル２１２のボンディングパッド２２２と、メモリダイ３０上の電源供給用のＩＯセル３１１ａの両側のＩＯセル３１１のボンディングパッド３２１とを接続する信号入出力用のボンディングワイヤ５３が、電源供給用のボンディングワイヤ５１と接触するおそれが高くなることは無い。

【0040】

次に、本発明の半導体集積回路の設計方法の実施形態を説明する。

【0041】

図４は、本発明の半導体集積回路の設計方法の一実施形態を実施するためのＣＡＤシステムの概要を示すブロック図である。

【0042】

このＣＡＤシステム６０は、演算部６１、記憶部６２、操作部６３、表示部６４、および入出力部６５を有する。

【0043】

操作部６３は、オペレータからの操作を受け付けるキーボードやマウス等からなる。演算部６１では、操作部６３からのオペレータ操作に応じてＣＡＤプログラムが実行される。記憶部６２には、演算部６１で実行されるＣＡＤプログラムが記憶されている。またこの記憶部６２には、電子データ上での、各種の電子回路や、複数の電子回路の組合せからなるセル等も記憶されている。表示部６４は、演算部６１の指示に応じた画像の表示を担っている。この表示部６４には、例えば設計途中の回路や設計後の回路等が表示される。入出力部６５は、例えばＬＡＮ経由の通信を担う通信回路や、ＣＤ／ＤＶＤ等の可搬型記憶媒体をアクセスするディスクドライブ等からなり、プログラムや各種のデータの入力や、設計後の回路の出力等を担っている。

【0044】

ＣＡＤシステム自体については従来より広く使われており、ここでの更なる説明は省略する。

【0045】

図５は、本発明の一実施形態としての、半導体集積回路の設計方法を示すフローチャートである。この設計方法は、オペレータによる操作を受けた、図４のＣＡＤシステム６０により実行される。

【0046】

この図５に示すフローチャートは、セルライブラリに登録するステップ（Ｓ０１）と、ＩＯ領域形成のステップ（Ｓ０２）を有する。尚、実際の設計にあたっては、ＩＯ領域の設計にとどまらず、半導体集積回路全体にわたる設計を行なう必要があるが、本実施形態での関心はＡＳＩＣダイのＩＯ領域の設計のみであるため、ここではそのＩＯ領域の設計に限って説明する。

【0047】

セルライブラリに登録するステップ（Ｓ０１）では、第１のＩＯセル、第２のＩＯセル、および第３のＩＯセルが記憶部６２内に構成されたセルライブラリに登録される。

【0048】

ここで、第１のＩＯセルは、図２に示す第１のＩＯセル２１１に対応する電子データである。すなわち、この第１のＩＯセルは、長方形の配置領域の第１の短辺から第１の距離の位置に配置されたボンディングパッド２２１を有するＩＯセルである。

【0049】

また、第２のＩＯセルは、図２に示す第２のＩＯセル２１２に対応する電子データである。この第２のＩＯセル２１２は、第１のＩＯセル２１１の配置領域と同一の寸法を有する配置領域の第１の短辺から上記第１の距離より大きな第２の距離の位置に、第１のＩＯセル２１１と第１の短辺をそろえて配置したときに、第１のＩＯセル２１１のボンディングパッド２２１と第１の短辺に垂直な方向に離れて配置されたボンディングパッド２２２を有するＩＯセルである。

【0050】

さらに、第３のＩＯセルは、図２に示す第３のＩＯセル２１３に対応する電子データである。この第３のＩＯセル２１３は、短辺の長さが第１および第２のＩＯセル２１１，２１２の配置領域の短辺の長さと同一の長方形の配置領域の、第１の短辺から上記第１の距離の位置に配置された第１のボンディングパッド２２４ａを有するとともに、その第１の短辺から上記第２の距離より大きな第３の距離の位置に、第２のＩＯセル２１２と第１の短辺をそろえて配置したときに、第２のＩＯセル２１２のボンディングパッド２２２と上記第１の短辺に垂直な方向に離れて配置された第２のボンディングパッド２２４ｂと、第１のボンディングパッド２２４ａと第２のボンディングパッド２２４ｂとを接続する配線２６１（図３参照）とを有するＩＯセルである。

【0051】

図５のステップＳ０１では、これら第１のＩＯセル、第２のＩＯセル、および第３のＩＯセルが記憶部６２内のセルライブラリに登録される。

【0052】

これらのＩＯセルは、図５に示すＣＡＤシステム自体でオペレータの操作等により設計したものであってもよく、あるいは他の装置等で設計されたものを入出力部６５を介して受け取ったものであってもよい。

【0053】

図５のフローチャートのＩＯ領域形成ステップ（Ｓ０２）では、セルライブラリに登録されている第１、第２および第３のＩＯセルを使って以下のようにＩＯ領域を形成する。

【0054】

すなわち、このステップＳ０２では、それぞれ複数の第１および第２のＩＯセルと、少なくとも１つの第３のＩＯセルとを、それぞれの配置領域の第１の短辺が半導体集積回路のダイ（ここでは図２に示すＡＳＩＣダイ２０’）の１つの辺２０１に平行な直線に接し、それぞれの配置領域の長辺が隣り合うＩＯセルの配置領域の長辺と接し、かつ、そのダイの１つの辺に平行な方向に互いに異なる種類のＩＯセルが隣り合うとともに、上記少なくとも１つの第３のＩＯセルには第２のＩＯセルが隣り合うように配置することにより、ＩＯ領域を形成する。

【0055】

このようにしてＩＯ領域を形成することにより、図２に示すＡＳＩＣダイ２０’上のＩＯ領域２１が電子データ上で形成される。

【0056】

尚、上記実施形態では、図２に示すように、第２のＩＯセル２１２は、そのボンディングパッド２２２の、ＡＳＩＣダイ２０’の１辺２０１からの距離が揃った一種類のＩＯセルであるが、ボンディングパッドの、１辺２０１からの距離が互いに異なる複数種類の第２のＩＯセルが存在していてもよい。すなわち、図２の配置では、第３のＩＯセル２１３を除き、第１のＩＯセル２１１と第２のＩＯセル２１２が交互に配置され、ボンディングパッド２２１，２２２が２列に並んだ配置となっているが、複数種類の第２のＩＯセルを備えたときは、第１のＩＯセル、第２のＩＯセルのうちの一種類、第２のＩＯセルのもう一種類などが循環的に配置され、それらのＩＯセルのうちの第１のＩＯセルの１つが第３のＩＯセルに置き換えられた構造としてもよい。その場合、第３のＩＯセルの第２のボンディングパッドは、複数種類の第２のＩＯセルの少なくとも１つの、第３のＩＯセルに隣り合って配置される種類の第２のＩＯセルの、具体的には、例えば、複数種類の第２のＩＯセルのうちの、ＡＳＩＣダイ２０’の１辺２０１から最も近い位置にボンディングパッドを有する第２のＩＯセルのボンディングパッドよりも、１辺２０１からさらに離れた位置に配置される。

【符号の説明】

【0057】

１０，１０’ 半導体装置
２０，２０’ ＡＳＩＣダイ
２１，３１ ＩＯ領域
２３ 電源リング
３０ メモリダイ
４０ フィンガ
５１，５２，５３ ボンディングワイヤ
６０ ＣＡＤシステム
２０１，３０１ 辺
２１１，２１２，２１３，３１１ ＩＯセル
２２１，２２１ａ，２２２，２２２ａ，２２４ａ，２２４ｂ，３２１ ボンディングパッド
２２３ メタル
２５１，２５１ａ，２６１ 配線
２７１ ビア
３１１ａ 電源用ＩＯセル
Ｍ２，Ｍ３ 配線層

【図1】

【図2】

【図3】

【図4】

【図5】