特許 5763269 逐次近似レジスタ（ＳＡＲ）及び時間−デジタル変換器（ＴＤＣ）を用いる二段式アナログ−デジタル変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5763269

(24)【登録日】2015年6月19日

(45)【発行日】2015年8月12日

(54)【発明の名称】逐次近似レジスタ（ＳＡＲ）及び時間−デジタル変換器（ＴＤＣ）を用いる二段式アナログ−デジタル変換器

(51)【国際特許分類】

   H03M 1/38 20060101AFI20150723BHJP

   H03M 1/50 20060101ALI20150723BHJP

   H03M 1/14 20060101ALI20150723BHJP

【ＦＩ】

   H03M1/38

   H03M1/50

   H03M1/14 A

【請求項の数】15

【全頁数】14

(21)【出願番号】特願2014-515858(P2014-515858)

(86)(22)【出願日】2012年6月1日

(65)【公表番号】特表2014-519793(P2014-519793A)

(43)【公表日】2014年8月14日

(86)【国際出願番号】US2012040511

(87)【国際公開番号】WO2013002957

(87)【国際公開日】20130103

【審査請求日】2013年12月12日

(31)【優先権主張番号】13/174,689

(32)【優先日】2011年6月30日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】ワーン，ジェンニーン

【審査官】 岩井 一央

(56)【参考文献】

【文献】 特開２００９−１６４９１４（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０３６６９７（ＷＯ，Ａ１）

【文献】 特開２０１１−０１５２９４（ＪＰ，Ａ）

【文献】 特開２００６−０２０２８２（ＪＰ，Ａ）

【文献】 国際公開第２００６／０９５７５１（ＷＯ，Ａ１）

【文献】 国際公開第２００８／０６９１４４（ＷＯ，Ａ１）

【文献】 米国特許第０６１２４８１８（ＵＳ，Ａ）

【文献】 米国特許出願公開第２０１０／００６６５８３（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

Ｈ０４Ｎ ５／３０−５／３７８

(57)【特許請求の範囲】

【請求項1】

アナログ入力信号を受信し、該アナログ入力信号を、デジタル出力信号の最上位ビット部分に対応する第１のデジタル信号に変換するよう構成される第１のアナログ−デジタル変換器を有し、該第１のアナログ−デジタル変換器は逐次近似レジスタを有し、前記アナログ入力信号と前記第１のデジタル信号との間の値の差に対応する残留電圧を生成するよう構成され、
前記第１のアナログ−デジタル変換器へ結合され、前記残留電圧を受け、該残留電圧を、前記デジタル出力信号の最下位ビット部分に対応する第２のデジタル信号に変換するよう構成される第２のアナログ−デジタル変換器を有し、
前記デジタル出力信号は、前記アナログ入力信号のデジタル表現であり、
前記第２のアナログ−デジタル変換器は、
時間デジタル変換器と、
前記残留電圧を閾電圧と比較して、前記第２のアナログ−デジタル変換器を停止する制御信号を生成するよう構成される比較器と、
前記比較器へ結合され、略一定の割合で前記残留電圧をドレーンするよう構成される電流源と
を有する、装置。

【請求項2】

前記第１のアナログ−デジタル変換器は、キャパシタのアレイと、スイッチのアレイを有し、
前記キャパシタのアレイに含まれる夫々のキャパシタの一端は、前記スイッチのアレイの中の対応するスイッチへ結合され、前記キャパシタのアレイに含まれる夫々のキャパシタの他端は、共通ノードへ結合される、
請求項１に記載の装置。

【請求項3】

前記残留電圧は、リファレンス電圧に基づく、
請求項１に記載の装置。

【請求項4】

前記スイッチのアレイに含まれる夫々のスイッチは、前記アナログ入力信号、リファレンス電圧、又は接地電圧と結合されるよう構成される、
請求項２に記載の装置。

【請求項5】

前記第１のアナログ−デジタル変換器及び前記第２のアナログ−デジタル変換器は、アナログ−デジタル変換器回路の第１チャネルの部分であり、
前記アナログ−デジタル変換器回路は、時間インターリーブ形式において前記第１チャネルとともに動作するよう構成される第２チャネルを更に有し、該第２チャネルは、前記第１のアナログ−デジタル変換器と同様に構成される第３のアナログ−デジタル変換器と、前記第２のアナログ−デジタル変換器と同様に構成される第４のアナログ−デジタル変換器とを有する、
請求項１乃至４のうちいずれか一項に記載の装置。

【請求項6】

二段式アナログ−デジタル変換器によってアナログ入力信号を受信するステップと、
前記アナログ−デジタル変換器の第１の段によって、前記アナログ入力信号を、逐次近似変換プロセスを介して、デジタル出力信号の最上位ビット部分に対応する第１のデジタル信号に変換する第１変換ステップと、
前記アナログ−デジタル変換器の前記第１の段によって、前記アナログ入力信号と前記第１のデジタル信号との間の値の差に対応する残留電圧を生成するステップと、
前記アナログ−デジタル変換器の第２の段によって、前記残留電圧を、時間−デジタル変換プロセスを介して、前記デジタル出力信号の最下位ビット部分に対応する第２のデジタル信号に変換する第２変換ステップと
を有し、
前記デジタル出力信号は、前記アナログ入力信号のデジタル表現であり、
前記第２変換ステップは、前記アナログ−デジタル変換器の電流源によって略一定の割合で前記残留電圧を放電することを含む、方法。

【請求項7】

前記デジタル出力信号を形成するよう前記第１のデジタル信号と前記第２のデジタル信号とを結合するステップ
を更に有する請求項６に記載の方法。

【請求項8】

前記第２のデジタル信号は、エラー訂正のための１以上のビットを含む、
請求項６に記載の方法。

【請求項9】

前記第２変換ステップは、前記残留電圧が閾電圧レベルに達したと決定すると前記放電を停止することを含む、
請求項６乃至８のうちいずれか一項に記載の方法。

【請求項10】

前記第１変換ステップは、前記アナログ入力信号、リファレンス電圧、又は接地電圧と結合されるよう複数のスイッチの１以上を制御することを含む、
請求項６乃至９のうちいずれか一項に記載の方法。

【請求項11】

有形な非一時的大容量記憶デバイスと、
前記大容量記憶デバイスへ結合され、該大容量記憶デバイスとの間でデータをやり取りするよう構成される入出力インターコネクトと
を有し、
前記入出力インターコネクトは、
アナログ入力信号を受信し、該アナログ入力信号を、デジタル出力信号の最上位ビット部分に対応する第１のデジタル信号に変換する第１変換を行うよう構成される第１のアナログ−デジタル変換器を有し、該第１のアナログ−デジタル変換器は逐次近似レジスタを有し、前記アナログ入力信号と前記第１のデジタル信号との間の値の差に対応する残留電圧を生成するよう構成され、
前記第１のアナログ−デジタル変換器へ結合され、前記残留電圧を受け、該残留電圧を、前記デジタル出力信号の最下位ビット部分に対応する第２のデジタル信号に変換する第２変換を行うよう構成される第２のアナログ−デジタル変換器を有し、
前記デジタル出力信号は、前記アナログ入力信号のデジタル表現であり、
前記第２のアナログ−デジタル変換器は、
時間デジタル変換器と、
前記残留電圧を閾電圧と比較して、前記第２のアナログ−デジタル変換器を停止する制御信号を生成するよう構成される比較器と、
前記比較器へ結合され、略一定の割合で前記残留電圧をドレーンするよう構成される電流源と
を有する、システム。

【請求項12】

前記第１のアナログ−デジタル変換器は、キャパシタのアレイと、スイッチのアレイを有し、
前記キャパシタのアレイに含まれる夫々のキャパシタの一端は、前記スイッチのアレイの中の対応するスイッチへ結合され、前記キャパシタのアレイに含まれる夫々のキャパシタの他端は、共通ノードへ結合される、
請求項１１に記載のシステム。

【請求項13】

前記残留電圧は、リファレンス電圧に基づく、
請求項１１に記載のシステム。

【請求項14】

前記スイッチのアレイに含まれる夫々のスイッチは、前記アナログ入力信号、リファレンス電圧、又は接地電圧と結合されるよう構成される、
請求項１２に記載のシステム。

【請求項15】

前記第１のアナログ−デジタル変換器及び前記第２のアナログ−デジタル変換器は、アナログ−デジタル変換器回路の第１チャネルの部分であり、
前記アナログ−デジタル変換器回路は、時間インターリーブ形式において前記第１チャネルとともに動作するよう構成される第２チャネルを更に有し、該第２チャネルは、前記第１のアナログ−デジタル変換器と同様に構成される第３のアナログ−デジタル変換器と、前記第２のアナログ−デジタル変換器と同様に構成される第４のアナログ−デジタル変換器とを有する、
請求項１１乃至１４のうちいずれか一項に記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、エレクトニクスの分野、特に、逐次近似レジスタ（successive approximation registers；ＳＡＲ）及び時間−デジタル変換器（time-to-digital converters；ＴＤＣ）を用いる二段式アナログ−デジタル変換器に関する。

【背景技術】

【0002】

ここで別なふうに示されない限り、本項目において記載される題材は、本願における特許請求の範囲に対する先行技術ではなく、本項目における包含をもって先行技術であるとは認められない。

【0003】

アナログ−デジタル変換器（analog-digital converters；ＡＤＣ）は、様々なバックプレーン及び／又はインターコネクトのデジタルシリアル入出力（Ｉ／Ｏ）受信器において使用され得る。そのようなデジタルシリアルＩ／Ｏバックプレーン／インターコネクトの例には、ＰＣＩ（Peripheral Component Interconnect）−ＳＩＧ（Special interest Group）によって２０１０年１１月に公表されたＰＣＩｅ（Peripheral Component Interconnect express）バージョン３．０、又はＵＳＢ（Universal Serial Bus）−ＩＦ（Implementers Forum）によって２００８年１１月に公表されたＵＳＢバージョン３．０等に従って実施されるものがある。

【0004】

今日使用されている従来のＡＤＣの多くは、全くデジタルＩ／ＯベースのＡＤＣというわけではない。一般に使用され得るＡＤＣのタイプは、フラッシュＡＤＣ、例えば、フラッシュコンバータである。フラッシュＡＤＣは、比較的高速な変換速度の点で優れている。しかし、フラッシュＡＤＣは、比較的高い入力キャパシタンスによる高電力消費を欠点とする。そのようなものとして、フラッシュＡＤＣは、低電力且つ高性能の用途には適さない。例えば、１０Ｇｂ／ｓを超える帯域幅をサポートするＩ／Ｏ用途に関し、フラッシュＡＤＣは約５００ｍＷの電力を消費する。

【0005】

二段式ＡＤＣは、変換レイテンシーが増大する代わりに、消費電力が小さくなる。名前が示すように、二段式ＡＤＣは、第１の段のＡＤＣと、第２の段のＡＤＣとを有してよい。第１の段のＡＤＣは、入力されたアナログ信号を第１のデジタル出力信号に粗変換する。その場合に、入力されたアナログ信号と第１のデジタル出力信号との間の差が生成され、この差は“残留信号”と呼ばれることがある。第２の段のＡＤＣは残留信号を取り、それを第２のデジタル出力信号に変換する。第１及び第２のデジタル出力信号は、次いで、単一のデジタル出力信号にまとめられる。第１のデジタル出力信号は、結合デジタル出力信号の最上位ビット（most significant bit(s)；ＭＳＢ）部分に対応し、第２のデジタル出力信号は、結合デジタル出力信号の最下位ビット（least significant bit(s)；ＬＳＢ）部分に対応する。

【発明の概要】

【発明が解決しようとする課題】

【0006】

従来の二段式ＡＤＣ設計では、第１及び第２の両段のＡＤＣはフラッシュＡＤＣであってよい。２つの段の間では、デジタル−アナログ変換器（digital-to-analog converter；ＤＡＣ）が、第１のデジタル出力信号をアナログ信号へ逆変換し、減算器が、最初に入力されたアナログ信号からこの変換後のアナログ信号を減じて残留信号を生成する。通常は、閉ループオペアンプも、スイッチドキャパシタシステムのコアとして、且つ／あるいは、残留信号を第２の段のＡＤＣへ供給され得る前に増幅するために、必要とされ得る。然るに、二段式ＡＤＣの測度及び精度は、閉ループオペアンプ及びＤＡＣの性能に基づく。しかし、高性能Ｉ／Ｏ用途の帯域幅、レイテンシー及び電力消費の要件を満たす高性能オペアンプは、特に１００ｍｎ以下の機構長さを有するＭＯＳトランジスタの固有（内在）ゲイン及び低い供給電圧に起因して設計するのが難しい。

【図面の簡単な説明】

【0007】

【図1】本開示の様々な実施形態に従って、ＳＡＲ及びＴＤＣを用いる二段式ＡＤＣ回路の概観を表すブロック図である。

【図2】本開示の様々な実施形態に従って、更に詳細に、図１の二段式ＡＤＣ回路を表すより詳細なブロック図である。

【図3】本開示の様々な実施形態に従って、図２で表されるＴＤＣの更なる詳細を表すブロック図である。

【図4】本開示の様々な実施形態に従って、時間インターリーブ式のＡＤＣシステムを表すブロック図である。

【図5】本開示の様々な実施形態に従って、二段式ＡＤＣ回路の動作の一部を表すフロー図である。

【図6】本開示の実施形態に従って、記載される方法及び／又は装置の様々な態様を組み込まれた例となるコンピュータシステムを表すブロック図である。

【発明を実施するための形態】

【0008】

本開示の実施形態は、添付の図面に示される限定されない実施例を用いて記載される。図面において、同じ参照符号は、同様の要素を表す。

【0009】

以下の詳細な説明において、その一部を形成する添付の図面が参照される。図面では、本開示が実施され得る実施形態が一例として示されている。他の実施形態が利用されてよく、且つ、構造上の又は論理的な変更が本開示の適用範囲から逸脱することなしに行われてよいことが、理解されるべきである。従って、以下の詳細な説明は、限定の意味において解されるべきではなく、本開示に従う実施形態の適用範囲は、添付の特許請求の範囲及びその均等によって定義される。

【0010】

様々な動作は、本開示の実施形態を理解するのを助けるように、順に複数の別個の動作として記載されることがある。しかし、記載される順序は、それらの動作が順序に依存することを暗示していると解釈されるべきではない。

【0011】

記載のために、形式“Ａ／Ｂ”における又は形式“Ａ及び／又はＢ”における言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。記載のために、形式“Ａ、Ｂ、及びＣの中の少なくとも１つ”における言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。記載のために、形式“（Ａ）Ｂ”における言い回しは、（Ｂ）又は（ＡＢ）、すなわち、Ａが任意の要素であること、を意味する。

【0012】

記載は、“実施形態において”又は“一実施形態において”との表現を用いることがあり、これは夫々、同じか又は異なる実施形態の中の１以上を参照してよい。更に、本開示の実施形態に関して使用される語“有する”、“含む”、“備える”等は同義である。

【0013】

記載は、様々な実施形態において使用される様々な構成要素を記載するために、“比較器”、“キャパシタ”、“スイッチ”及び“ラッチ”等のような様々な用語を用いることがある。それらの構成要素は、様々な方法において実施され、且つ／あるいは、同じ機能の構成要素によって置換されてよいことが理解される。例えば、“キャパシタ”は、ＣＭＯＳキャパシタ、又は金属酸化膜キャパシタのように、半導体プロセスに基づき実施されてよい。そして、“スイッチ”は、１以上のトランジスタによって実施されてよい。更に、それらの構成要素は、単一の特定用途向け集積回路（Application Specific Integrated Circuit；ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（Field Programmable Gated Array；ＦＰＧＡ）、等に集積されてよい。従って、本開示の全体を通して使用される用語は、単なる説明のためであり、限定として解釈されるべきではない。

【0014】

本開示の様々な実施形態は、二段式ＡＤＣ回路と、該二段式ＡＤＣ回路に基づく時間インターリーブシステムとについて記載する。二段式ＡＤＣ回路は、第１の段のための逐次近似レジスタ（ＳＡＲ）と、第２の段のための電荷に基づく時間−デジタル変換器（ＴＤＣ）とを有してよい。二段式ＡＤＣ回路は、高性能シリアルＩ／Ｏ用途において用いられ得る。

【0015】

図１は、本開示の様々な実施形態に従って、ＳＡＲ及びＴＤＣを用いる二段式ＡＤＣ回路を表すブロック図である。様々な実施形態において、二段式ＡＤＣ回路１００は、互いに結合された第１の段のＡＤＣ１１０（ＳＡＲを設けられる。）及び第２の段のＡＤＣ１２０（ＴＤＣを設けられる。）を有してよい。様々な実施形態において、第１の段のＡＤＣ１１０は、アナログ入力信号１０１を受信するよう構成されてよい。第１の段のＡＤＣ１１０は、アナログ入力信号１０１の第１のアナログ−デジタル変換を介して第１のデジタル出力１０２を生成するよう構成されてよい。例えば、第１の段のＡＤＣ１１０は、アナログ信号１０１を第１のデジタル出力１０２に粗変換するよう構成されてよい。第１の段のＡＤＣ１１０はまた、アナログ残留信号１０３を生成してよい。残留信号１０３は、アナログ入力信号１０１と第１のデジタル出力１０２との間の値の差に対応してよい。様々な実施形態において、第２の段のＡＤＣ１２０は、第２のアナログ−デジタル変換を介して、残留信号１０３に基づき第２のデジタル出力１０４を生成するよう構成されてよい。様々な実施形態において、第１のデジタル出力１０２は、１又はそれ以上のビットを含んでよく、第２のデジタル出力１０４は、１又はそれ以上のビットを含んでよい。様々な実施形態において、第１のアナログ−デジタル変換は、ＳＡＲ変換プロセスに基づいてよく、一方、第２のアナログ−デジタル変換は、以下でより完全に記載されるＴＤＣプロセスに基づいてよい。

【0016】

図１には図示されていないが、第１のデジタル出力１０２及び第２のデジタル出力１０４は、デジタル出力信号のＭＳＢ部分として第１のデジタル出力１０２の１又はそれ以上のビットを用い且つデジタル出力信号のＬＳＢ部分として第２のデジタル出力１０４の１又はそれ以上のビットを用いて、単一のデジタル出力信号を形成するよう結合されてよい。然るに、第１のデジタル出力１０２はデジタル出力信号のＭＳＢ部分に対応してよく、第２のデジタル出力１０４はデジタル出力信号のＬＳＢ部分に対応してよい。様々な実施形態において、第１のデジタル出力１０２及び／又は第２のデジタル出力１０４はまた、それらが結合される前に、１以上の処理段階を受けてよい。そのような処理は、パリティチェック、周期的冗長検査（cyclic redundancy check；ＣＲＣ）、及び他の形式のデジタルエラー訂正を含んでよい。

【0017】

理解の容易のために、図１は、２つの別個の構成要素、すなわち、１１０及び１２０を有するＡＤＣ１００を表すが、それら２つの構成要素は単一の構成要素に統合されるか、又は更なる構成要素に更に細分されてよいことが知られる。

【0018】

図２は、本開示の様々な実施形態に従って、より詳細に図１の二段式ＡＤＣ回路を表すブロック図である。表されるように、二段式ＡＤＣ回路２００は、第１の段のＡＤＣ２１０及び第２の段のＡＤＣ２２０を含む２つの領域に分けられてよい。第１の段のＡＤＣ２１０は、図２において破線の左側に配置されている構成要素を含んでよく、第２の段のＡＤＣ２２０は、破線の右側に配置されている構成要素を含んでよい。理解の容易のために、図２は、ＡＤＣ２００の特定の配置で分けられている第１の段のＡＤＣ２１０及び第２の段のＡＤＣ２２０を表すが、そのような分割は単に説明のためであり、第１の段のＡＤＣ２１０及び第２の段のＡＤＣ２２０は単一の構成要素に統合されるか、又は更なる構成要素に分割されてよいことが知られる。

【0019】

実施形態に関し、第１の段のＡＤＣ２１０は、アナログ入力電圧信号Ｖ_ｉｎを第１の出力２１４に変換する第１変換を行うよう構成されてよい。様々な実施形態において、第１の段のＡＤＣ２１０は、サンプリングスイッチ２１１と、第１の比較器２１２と、ＳＡＲロジック２１３と、キャパシタ２１６及び２１７のアレイと、スイッチ２０６及び２０７の対応するアレイとを有してよい。様々な実施形態において、キャパシタ２１６及び２１７、スイッチ２１１、２０６及び２０７、比較器２１２、並びにＳＡＲロジック２１３は、直接に又は間接に、互いと結合されてよい。

【0020】

様々な実施形態において、表されるように、比較器２１２は、ノード２１８にある電圧Ｖ_ｘを接地信号Ｖ_ｓｓと比較するよう構成されてよい。変換プロセスの間、ノード２１８にある電圧Ｖ_ｘは、キャパシタ２１６及び２１７の上側にある瞬時電圧に相当し、この瞬時電圧は、リファレンス電圧Ｖ_ｒｅｆ及びアナログ入力電圧信号Ｖ_ｉｎに関連している。Ｖ_ｘ、Ｖ_ｒｅｆ及びＶ_ｉｎの間の詳細な関係は、本開示の後の項目において開示される。

【0021】

理解の容易のために、図２は、第１の入力端子で電圧Ｖ_ｘを受け且つ第２の入力端子で接地信号Ｖ_ｓｓを受けることによって電圧Ｖ_ｘを接地信号Ｖ_ｓｓと比較するよう構成される比較器２１２を表すが、比較器２１２は、比較の結果が同じままである限り他の電圧信号を比較するよう構成されてよいことが知られる。例えば、Ｖ_ｘを接地信号Ｖ_ｓｓと比較するよりむしろ、比較器２１２は、入力電圧Ｖ_ｉｎをＶ_ｒｅｆの関数に基づく電圧と比較するよう構成されてよく、これは、Ｖ_ｘをＶ_ｓｓと比較するのと同じ結果を得ることができる。

【0022】

様々な実施形態において、ＳＡＲ２１３は、比較器２１２の出力を受けるよう構成されてよい。ＳＡＲ２１３は、スイッチ２１１、２０６及び２０７へ結合されてよい。アナログ−デジタル変換の間、ＳＡＲ２１３は、キャパシタ２１６及び２１７において蓄積された電荷を再分配するために比較器２１２の出力に基づきスイッチ２１１、２０６及び２０７を制御するよう構成されてよい。変換後、ＳＡＲ２１３はまた、スイッチ２０６及び２０７の状態に基づき第１の出力２１４を生成するよう構成されてよい。

【0023】

様々な実施形態において、キャパシタ２１６及び２１７の下側は夫々、スイッチ２０６及び２０７のアレイと結合されてよく、キャパシタ２１６及び２１７の上側は、共通ノード２１８へ結合されてよい。理解の容易のために、図２は、上側及び下側を夫々備えるキャパシタ２１６及び２１７を表すが、“上側”及び“下側”といった用語は、単に、回路図におけるキャパシタの相対位置を表すために使用され、従って、構成要素の間の如何なる物理的な関係も示さないことが知られる。同様に、理解の容易のために、図２は、様々な開放及び／又は閉成位置を備える様々なスイッチ２１１及び２０５−２０７を表すが、それらのスイッチは１以上のトランジスタによって実施されてよく、“開放”又は“閉成”といったスイッチ２１１及び２０５−２０７の状態は、トランジスタの様々なモードに基づき論理的に実施されてよいことが知られる。更に、図２は、単一のスイッチとしてスイッチの各１つを表すが、スイッチの各１つは、スイッチ等の１以上の他の構成要素を含んでよいことが知られる。

【0024】

様々な実施形態において、キャパシタアレイは、２進重み付けされてよい。例えば、キャパシタ２１６はＣのキャパシタンスを有してよく、キャパシタ２１７は２Ｃのキャパシタンスを有してよい。Ｃは単位キャパシタンスである。Ｃの正確な値は場合毎に様々であってよく、回路２００の全体設計及び用途に基づき調整されてよい。様々な実施形態において、Ｃは５０ｐＦであってよい。キャパシタアレイにおけるキャパシタの数は、第１の段のＡＤＣ２１０の設計される分解能に対応してよい。例えば、表されるように、ＡＤＣ２１０は、２ビットデジタル出力信号２１４をサポートするために、キャパシタアレイにおいて２つのキャパシタ２１６及び２１７を有してよい。図２は、２つのキャパシタ（すなわち、２１６及び２１７）を表すが、ＡＤＣ２１０は、２ビットよりも高い又は低い変換分解能をサポートするよう、より多い又は少ないキャパシタを有してよいことが理解される。

【0025】

様々な実施形態において、ＳＡＲロジック２１３の制御下で、スイッチ２０６及び２０７は、アナログ入力信号Ｖ_ｉｎ、リファレンス信号Ｖ_ｒｅｆ又は接地信号Ｖ_ｓｓを受信するよう構成されてよい。様々な実施形態において、ＡＤＣ２１０の動作のサンプリング相の間、ＳＡＲ２１３は、サンプリングスイッチ２１１をその閉成位置へ切り替え、且つ、スイッチ２０６及び２０７をアナログ入力電圧信号Ｖ_ｉｎと結合させてよい。サンプリング相の終わりに、キャパシタ２１６及び２１７の下側はＶ_ｉｎの電圧を有してよい。結果として、キャパシタ２１６及び２１７の上側、すなわち、ノード２１８にある電圧Ｖ_ｘは、−Ｖ_ｉｎに等しい。

【0026】

様々な実施形態において、ＡＤＣ２１０のサンプリング相の終わりに、ＳＡＲ２１３は、サンプリングスイッチ２１１をその開放位置へ切り替え、且つ、スイッチ２０６及び２０７を接地信号Ｖ_ｓｓへ結合させてよい。その後、ＳＡＲ２１３は、最初にスイッチ２０７をリファレンス信号Ｖ_ｒｅｆへ切り替えて電圧Ｖ_ｘをＶ_ｒｅｆ／２だけ増大させることによって、変換プロセスを開始してよい。後に、比較器２１２は、電圧Ｖ_ｘを接地信号Ｖ_ｓｓと比較し、比較の結果をＳＡＲ２１３へ供給してよい。比較の結果により電圧Ｖ_ｘがＶ_ｓｓよりも低いことが示される場合は、ＳＡＲ２１３はスイッチ２０７をリファレンス信号Ｖ_ｒｅｆに保ってよい。比較器２１２の出力により電圧Ｖ_ｘがＶ_ｓｓよりも高いことが示される場合は、ＳＡＲ２１３は、スイッチ２０７をＶ_ｓｓへ切り替えて電圧Ｖ_ｘを−Ｖ_ｉｎに下げ戻してよい。次いで、ＳＡＲ２１３は、スイッチ２０６をＶ_ｒｅｆに切り替えて、ノード２１８での電圧Ｖ_ｘをＶ_ｒｅｆ／４だけ増大させることによって、変換プロセスの次のチャネルヘ進んでよい。次いで、ＳＡＲ２１３は、同じように比較器２１２の出力に基づきスイッチ２０６を調整してよい。変換プロセスは、キャパシタのアレイにおける全てのチャネルが利用されるまで続いてよい。

【0027】

様々な実施形態において、２ビットＳＡＲ ＡＤＣに関し、第１の段のＡＤＣ２１０は、２クロック周期において変換相を完了してよい。様々な実施形態において、各クロック周期は約１２５ピコ秒であってよく、ＡＤＣ２１０の総遅延は約２５０ピコ秒であってよい。様々な実施形態において、２ビットＳＡＲ変換の後、ノード２１８での電圧Ｖ_ｘは：

Ｖ_ｘ＝−Ｖ_ｉｎ＋（ｂ_０／２＋ｂ_１／２^２）・Ｖ_ｒｅｆ

と表され得る。式中、ｂ_０及びｂ_１は第１の出力２１４のビット値であり、夫々、スイッチ２０７及び２０６の状態に対応する。然るに、Ｖ_ｘは、アナログ入力信号Ｖ_ｉｎ及びＶ_ｒｅｆに基づき決定され得る。特に、Ｖ_ｘは、アナログ入力信号Ｖ_ｉｎと第１の出力２１４との間の値の差に等しい。従って、第１の変換の終わりに、ノード２１８での電圧Ｖ_ｘは、図１に表される残留信号１０３に対応する。残留信号はＶ_ｒｅｓと表されてよい。

【0028】

様々な実施形態において、残留電圧信号Ｖ_ｒｅｓの精度は、キャパシタ整合に基づき調整されてよい。キャパシタ整合は、最高８ビットまでの変換分解能を有するＡＤＣについて校正なしで既知のＣＭＯＳプロセスを用いることによって達成され得る。様々な実施形態において、オフセット相殺スキームが、例えば、電流トリミングＤＡＣを用いることによって、第１の比較器２１２の入力オフセットを除去するために使用されてよい。

【0029】

様々な実施形態において、第１の段のＡＤＣ２１０は、相補キャパシタ２１５と、対応する相補スイッチ２０５とを更に有してよい。様々な実施形態において、相補キャパシタ２１５はキャパシタ２１６と同じキャパシタンスを有してよい。様々な実施形態において、相補キャパシタ２１５はＣのキャパシタンスを有してよい。相補スイッチ２０５はＳＡＲ２１３へ結合されてよい。様々な実施形態において、サンプリング相の間、ＳＡＲ２１３は、アナログ入力電圧信号Ｖ_ｉｎへ結合されるようスイッチ２０５を制御してよい。変換相の間、スイッチ２０５は、接地信号Ｖ_ｓｓへ結合されたままであってよい。相補スイッチ２０５はスイッチ２０６及び２０７と同じように調整されないが、相補キャパシタ２１５は、スイッチ２０６及び２０７を調整することでＡＤＣ２１０の残りの総キャパシタンスの半分に対応する電荷が変換プロセスの各チャネルにおいて再分配されるようにすることを確かにするのを助ける。様々な他の実施形態において、相補キャパシタ２１５は任意であってよい。

【0030】

様々な実施形態において、第２の段のＡＤＣ２２０は、残留信号Ｖ_ｒｅｓの時間−デジタル変換を実行してよい。様々な実施形態において、第２の段のＡＤＣ２２０は、直接に又は間接に互いと結合されたスイッチ２２１、電流源２２２、第２の比較器２２３、ＴＤＣ２２４、及びラッチ２２５を有してよい。様々な実施形態において、ラッチ２２５はＤＱラッチであってよい。様々な実施形態において、ＴＤＣ２２４及びラッチ２２５は、単一の構成要素に一体化されてよい。

【0031】

様々な実施形態において、スイッチ２２１は、第１の段のＡＤＣ２１０のＳＡＲ変換の間、開放されたままであってよい。残留電圧信号Ｖ_ｒｅｓが生成されると、スイッチ２２１は閉じられてよく、残留電圧信号Ｖ_ｒｅｓが第２の段のＡＤＣ２２０の残りへ伝播することを可能にする。様々な実施形態において、スイッチ２２１はまた、ＳＡＲ２１３へ結合されて、ＳＡＲ２１３の制御下で動作してよい。

【0032】

様々な実施形態において、ＡＤＣ２２０は、電流源２２２を介して残留電圧信号Ｖ_ｒｅｓを放電し、同時に第２の出力２２６を生成するようＴＤＣ２２４をトリガすることによって、残留電圧信号Ｖ_ｒｅｓの時間−デジタル変換を実行してよい。様々な実施形態において、ＡＤＣ２２０は、残留電圧信号Ｖ_ｒｅｓが閾電圧Ｖ_{ｔｈｒｅｓｈｏｌｄ}に達する場合に時間−デジタル変換を停止してよい。電流源２２２は、略一定の割合でノード２１８にある残留電圧信号Ｖ_ｒｅｓを放電するよう構成されてよい。然るに、残留電圧信号Ｖ_ｒｅｓをＶ_{ｔｈｒｅｓｈｏｌｄ}まで放電するために必要とされる時間の量Ｔは、残留電圧信号Ｖ_ｒｅｓに比例してよい。例えば、Ｔは：

Ｔ＝（Ｖ_ｒｅｓ−Ｖ_{ｔｈｒｅｓ}）・Ｃ_{ｔｏｔａｌ}／Ｉ_ｃ

と表され得る。式中、Ｉ_ｃは電流源２２２の値であり、Ｃ_{ｔｏｔａｌ}は第１の段のＡＤＣ２１０の総キャパシタンスであり、これはキャパシタ２１５−２１７のキャパシタンスを含んでよい。様々な実施形態において、ＴＤＣ２２４によって生成される第２の出力は、Ｔの値に対応する。

【0033】

様々な実施形態において、電流源２２２は、閾電圧Ｖ_{ｔｈｒｅｓｈｏｌｄ}について適切な値を選択することによって、第２の段のＡＤＣ２２０の動作範囲において満足な線形性を保つよう設計されてよい。様々な実施形態において、Ｖ_{ｔｈｒｅｓｈｏｌｄ}は、Ｖ_ｒｅｓの範囲と、第１の段のＡＤＣ２１０及び第２の段のＡＤＣ２２０の夫々の設計される分解能とを含む様々な要因に基づき、選択されてよい。例えば、ＡＤＣ２００は、５ビットの総変換分解能を備えるＡＤＣであってよく、２ビット分解能を備える第１の段のＡＤＣ２１０と、３ビット分解能を備える第２の段のＡＤＣ２２０とを有してよい。然るに、残留電圧Ｖ_ｒｅｓは０からＶ_ｒｅｆ／４の間であってよく、閾電圧Ｖ_{ｔｈｒｅｓｈｏｌｄ}は０からＶ_ｒｅｆ／３２の間で選択されてよい。様々な実施形態において、閾電圧Ｖ_{ｔｈｒｅｓｈｏｌｄ}は０又は接地信号Ｖ_ｓｓに設定されてよい。

【0034】

様々な実施形態において、ＡＤＣ２２０は、第２の比較器２２３を用いることによって時間−デジタル変換プロセスの終わりを制御するよう構成されてよい。様々な実施形態において、第２の比較器２２３は、インバータに基づく閾検出器であってよい。第２の比較器２２３は、残留電圧信号Ｖ_ｒｅｓを受信してよく、残留電圧Ｖ_ｒｅｓを閾電圧Ｖ_{ｔｈｒｅｓｈｏｌｄ}と比較するよう構成されてよい。第２の比較器２２３は、第２の比較の出力をＴＤＣ２２４及びラッチ２２５へ供給してよい。ＴＤＣ２２４は、時間−デジタル変換を停止する制御信号（例えば、“Ｓｔｏｐ”）として第２の比較の出力を使用してよい。同様に、ラッチ２２５は、第２の出力２２６をラッチする制御信号として第２の比較の出力を使用してよい。様々な実施形態において、表されるように、ＴＤＣ２２４は、ＳＡＲ２１３から他の制御信号（例えば、“Ｓｔａｒｔ”）を受信してよい。

【0035】

図３は、本開示の様々な実施形態に従って、図２のＴＤＣの更なる詳細を表すブロック図である。表される実施形態に関し、ＴＤＣ２２４は、直接に又は間接に互いと結合された１以上のラッチ３１１−３１３、１以上の遅延素子３２１−３２３、及び加算器３３０を有してよい。１以上のラッチはＤＱラッチであってよい。様々な実施形態において、ＴＤＣ２２４は、時間−デジタル変換期間の開始時に“Ｓｔａｒｔ”信号を受信してよい。時間−デジタル変換の間、夫々の遅延素子３２１−３２３は、時間セグメントＴ_{ｄｅｌｔａ}だけＳｔａｒｔ信号の伝播を遅延させることができる。様々な実施形態において、Ｔ_{ｄｅｌｔａ}の値は約５ピコ秒であってよい。各時間セグメントＴ_{ｄｅｌｔａ}に関し、ラッチ３１１−３１３の中の対応する１つがトリガされてよい。時間−デジタル変換の終わりに、ＴＤＣ２２４は、ラッチ３１１−３１３の出力をラッチするＳｔｏｐ信号を受信してよい。ラッチ３１１−３１３の出力は加算器３３０によって合算されて、ラッチ２２５へ供給されてよい。

【0036】

様々な実施形態において、ＴＤＣ２２４は、３ビット（例えば、２^３）の時間−デジタル変換をサポートするよう８個の遅延素子及び８個のラッチを有してよい。他の実施形態では、ＴＤＣ２２４に含まれる遅延素子及びラッチの数は、異なる分解能をサポートするよう８よりも多くても又は少なくてもよい。更に、様々な実施形態において、ＴＤＣ２２４は、デジタルエラー訂正のために更なる遅延素子及び更なるラッチを有してよい。例えば、ＴＤＣ２２４は、５ビット出力を生成するのに十分な遅延素子及びラッチを有してよく、パリティチェック後に３ビットを生成してよい。

【0037】

様々な実施形態において、ＴＤＣ２２４の遅延偏差は、例えばデジタルルックアップテーブル（ＬＵＴ）を用いることを含む既知の技術によって、後処理の間、固定されてよい。

【0038】

様々な実施形態において、先に開示されたように、第１の段のＡＤＣ２１０としてＳＡＲに基づくＡＤＣを、及び第２の段のＡＤＣ２２０のために電荷に基づくＴＤＣ変換器を用いることによって、二段式ＡＤＣ２００は、開ループ方式において残留信号Ｖ_ｒｅｓを自動的に生成して、従来の二段式ＡＤＣ設計においてさもなければ必要とされる複雑な閉ループオペアンプの包含を回避することができる。第１及び第２の段のＡＤＣにおいて使用される比較器／閾検出器の数はまた、フラッシュコンバータに基づく従来の二段式ＡＤＣ（例えば、Ｍビット分解能を有する二段式ＡＤＣについて２^Ｍ個の比較器）と比較して大いに削減され得る。ＳＡＲに基づく第１の段のＡＤＣ２１０を用いることによって、入力キャパシタンスも低減され得、これにより電力消費も削減され得る。

【0039】

図４は、本開示の様々な実施形態に従って、時間インターリーブ式のＡＤＣシステムを表すブロック図である。時間インターリーブ式のＡＤＣシステム４００は、入力アナログ信号４０１を受信し、デジタル出力信号４０２を生成するよう構成されてよい。ＡＤＣシステム４００は、マスターサンプル／ホールドスイッチ４１０と、加算器４５０と、ＡＤＣシステム４００のチャネルとして動作する複数の二段式ＡＤＣ回路とを有してよい。各二段式ＡＤＣ回路は、上述されたようなサンプル／ホールドスイッチ４２０、第１の段のＡＤＣ４３０、及び第２の段のＡＤＣ４４０を有してよい。複数の二段式ＡＤＣ回路の夫々の出力は、加算器４５０によって結合されてよい。様々な実施形態において、サンプル／ホールドスイッチ４１０及びサンプル／ホールドスイッチ４２０は、異なる帯域幅／周波数の下で動作してよい。例えば、１０Ｇｂ／ｓの帯域幅を有する４−ｗａｙインターリーブ式ＡＤＣに関し、スイッチ４１０は１０Ｇｂ／ｓの下で動作してよく、一方、スイッチ４２０は２．５Ｇｂ／ｓの下で動作してよい。

【0040】

様々な実施形態において、各チャネルが２ビットの第１の変換出力及び３ビットの第２の変換出力を有するとともに、ＡＤＣシステム４００において上述されたような１０Ｇｂ／ｓの帯域幅を有する４−ｗａｙ時間インターリーブ式ＡＤＣシステムに関し、シミュレーション結果は、総入力キャパシタンスが約８００ｆＦであり且つ総電力消費が約５０ｍＷであることを示してよい。

【0041】

図５は、本開示の様々な実施形態に従って、二段式ＡＤＣ回路の動作の一部を表すフロー図である。ブロック５１０で、二段式ＡＤＣ回路１００は、入力アナログ信号１０１を受信してよい。ブロック５２０で、第１の段のＡＤＣ１１０は、入力アナログ信号１０１に基づき第１の出力１０２を、及び残留信号１０３を生成してよい。ブロック５３０で、第２の段のＡＤＣ１２０は、残留信号１０３に基づき第２の出力１０４を生成してよい。ブロック５４０で、第１の出力１０２及び第２の出力１０４は、単一のデジタル出力を形成するよう結合されてよい。

【0042】

図６は、本開示の実施形態に従って、上記の方法及び装置の様々な態様と組み合わせされる例となるコンピュータシステムを表す。図示されるように、コンピュータシステム６００は、電源ユニット６０１と、複数のプロセッサ又はプロセッサコア６０２と、複数の有形な非一時の記憶媒体（例えば、システムメモリ６０４、及び大容量記憶装置６０６）と、通信インターフェース６１０と、Ｉ／Ｏコントローラ６０８とを有してよい。特許請求の範囲を含む本願のために、用語“プロセッサ”及び“プロセッサコア”は、文脈が別なふうに明らかに必要としない限り、同義と考えられてよい。

【0043】

更に、コンピュータシステム６００は、ＰＣＩｅ、ＵＳＢ等のような標準に基づく１以上の有形な非一時のコンピュータ可読大容量記憶装置６０６（例えば、ディスケット、ハードドライブ、コンパクトディスク読出専用メモリ（ＣＤＲＯＭ）等）を有してよい。様々な実施形態において、大容量記憶装置６０６は、Ｉ／Ｏインターコネクト６１４を介してシステムバス６１２へ結合されてよい。本開示の様々な実施形態において、Ｉ／Ｏインターコネクト６１４は、上述されたような且つ図１乃至４において表されたような１以上の二段式ＡＤＣ回路を有してよい。システムバス６１２は、１以上のバスに相当してよい。複数のバスの場合において、それらは１以上のバスブリッジ（図示せず。）によって橋渡しされてよい。データは、Ｉ／Ｏデバイス６０８からプロセッサ６０２へと、システムバス６１２へのＩ／Ｏインターコネクト６１４を通る。

【0044】

システムメモリ６０４及び大容量記憶装置６０６は、ここでは集合的に６２２と示される１以上のオペレーティングシステム、ファームウェアモジュール又はドライバ、アプリケーション等を実施するプログラミング命令の作業コピー及び永久的コピーを記憶するよう用いられてよい。プログラミング命令の永久的コピー（permanent copy）は、例えば、コンパクトディスク（ＣＤ）のような配布媒体（図示せず。）を通じて、又は（配布サーバ（図示せず。）から）通信インターフェース６１０を通じて、工場において、又は現場で、永久記憶装置６０６に置かれてよい。すなわち、エージェントプログラムの実施を有する１以上の配布媒体は、エージェントを分配し且つ様々なコンピュータ装置をプログラムするために用いられてよい。

【0045】

それらの要素６０１乃至６２２の残りの構成は知られており、従って、これ以上は記載されない。

【0046】

具体的な実施形態がここで説明及び記載されてきたが、当業者には明らかなように、本開示の実施形態の適用範囲から逸脱することなしに、多種多様な代替及び／又は同等の実施が図示及び記載される具体的な実施形態と置換されてよい。本願は、ここで論じられている実施形態のあらゆる適応又は変形をカバーするよう意図される。従って、本開示の実施形態は特許請求の範囲及びその均等によってのみ制限されることが明白に意図される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】