特許 5765978 半導体素子およびその駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5765978

(24)【登録日】2015年6月26日

(45)【発行日】2015年8月19日

(54)【発明の名称】半導体素子およびその駆動方法

(51)【国際特許分類】

   H01L 21/338 20060101AFI20150730BHJP

   H01L 29/778 20060101ALI20150730BHJP

   H01L 29/812 20060101ALI20150730BHJP

   H01L 21/336 20060101ALI20150730BHJP

   H01L 29/78 20060101ALI20150730BHJP

   H01L 21/8234 20060101ALI20150730BHJP

   H01L 27/088 20060101ALI20150730BHJP

   H01L 27/06 20060101ALI20150730BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/78 301B

   H01L29/78 301W

   H01L27/08 102A

   H01L27/06 102A

【請求項の数】6

【全頁数】20

(21)【出願番号】特願2011-56493(P2011-56493)

(22)【出願日】2011年3月15日

(65)【公開番号】特開2012-195348(P2012-195348A)

(43)【公開日】2012年10月11日

【審査請求日】2013年11月27日

【前置審査】

(73)【特許権者】

【識別番号】514107233

【氏名又は名称】トランスフォーム・ジャパン株式会社

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(74)【代理人】

【識別番号】100144325

【弁理士】

【氏名又は名称】小澁 高弘

(72)【発明者】

【氏名】竹前 義博

(72)【発明者】

【氏名】大木 健一

(72)【発明者】

【氏名】板橋 和夫

(72)【発明者】

【氏名】横幕 正登

【審査官】 須原 宏光

(56)【参考文献】

【文献】 国際公開第２０１０／１２０４２３（ＷＯ，Ａ１）

【文献】 特開２００７−０７３８１５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８０

(57)【特許請求の範囲】

【請求項1】

チャネル層と障壁層が積層された半導体へテロ接合と、
前記半導体へテロ接合の上方に設けられたゲートと、
前記ゲートの両側に設けられた第１および第２のソースドレイン端子と、
前記半導体へテロ接合の上方に設けられ、かつ、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレートと、
前記半導体へテロ接合の上方に設けられ、かつ、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレートとを有し、
前記第１のフィールドプレートは、前記第２のソースドレイン端子に接続され、
前記第２のフィールドプレートは、前記第１のソースドレイン端子に接続される
ことを特徴とする半導体素子。

【請求項2】

請求項１に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。

【請求項3】

請求項１又は２に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第１および前記第２のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。

【請求項4】

請求項１乃至３のいずれか１項に記載の半導体素子において、
前記第１のソースドレイン端子の電位が前記第２のソースドレイン端子の電位より高い場合に、前記第１のソースドレイン端子から前記第２のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第１の動作モードと、
前記第２のソースドレイン端子の電位が前記第１のソースドレイン端子の電位より高い場合に、前記第２のソースドレイン端子から前記第１のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第２の動作モードとを有することを
特徴とする半導体素子。

【請求項5】

チャネル層と障壁層が積層された半導体へテロ接合と、
前記半導体へテロ接合の上方に設けられたゲートと、
前記ゲートの両側に設けられた第１および第２のソースドレイン端子と、
前記半導体へテロ接合の上方に設けられ、かつ、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレートと、
前記半導体へテロ接合の上方に設けられ、かつ、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレートとを有し、
前記第１のフィールドプレートは、前記ゲートに接続され、
前記第２のフィールドプレートは、前記ゲートに接続されており、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを

特徴とする半導体素子。

【請求項6】

請求項５に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第１および前記第２のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子およびその駆動方法に関する。

【背景技術】

【0002】

大電力を取り扱うパワートランジスタは、各種電源回路や自動車等に広く用いられている。パワートランジスタとしては、パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）が一般的である。

【0003】

近年、ＧａＮの高い破壊電界強度とＨＥＭＴの高い移動度を有するＧａＮ−ＨＥＭＴ（High Electron Mobility Transistor）が、新たなパワートランジスタとして注目されている。

【0004】

しかし、ゲートに関する構造上の理由から、ＧａＮ−ＨＥＭＴの耐圧は高くない。そこで、フィールドプレート（Field-plate; 以下、ＦＰと呼ぶ）を設けたＧａＮ−ＨＥＭＴ（以下、ＧａＮ−ＦＰ―ＨＥＭＴと呼ぶ）が提案されている。ＧａＮ−ＦＰ―ＨＥＭＴによれば、ドレイン電位が高くなってもゲートおよびソースは容易には破壊されない。

【先行技術文献】

【非特許文献】

【0005】

【非特許文献1】Wataru Saito, "Field-Plate Structure Dependence of Current Collapse Phenomena in Hight-Voltage GaN-HEMTs", IEEE Electron device. Vol.31, July, 2010, No.7, pp.559-661, July 2010.

【発明の概要】

【発明が解決しようとする課題】

【0006】

パワーＭＯＳＦＥＴは、ソース電極に陽極（アノード）が接続されドレイン電極に陰極（カソード）が接続された寄生ダイオードを有している。このためソースがドレインに対して高電位になると、寄生ダイオードを介してソースからドレインに電流が流れる。従って単体のパワーＭＯＳＦＥＴで、ソースからドレインに流れる電流を遮断することは困難である。そこで、ソースとドレインの向きを反転させた一対のパワーＭＯＳＦＥＴを直列接続したスイッチング回路を用いて、双方向で電流の流れが制御（ＯＮ／ＯＦＦ制御）される。しかし、この回路は２つのパワーＭＯＳＦＥＴで形成され、１つのパワーＭＯＳＦＥＴでは形成できないという問題がある。

【0007】

ＧａＮ−ＦＰ―ＨＥＭＴは、寄生トランジスタを有していない。しかし、ＧａＮ―ＦＰ―ＨＥＭＴには、ソース電位がドレイン電位より数十Ｖ程度高くなっただけで、ゲート絶縁層が破壊されてしまうという問題がある。従って、ＧａＮ−ＦＰ―ＨＥＭＴを用いても、ソースからドレインに流れる電流を制御することは困難である。

【課題を解決するための手段】

【0008】

本装置の一観点によれば、チャネル層と障壁層が積層された半導体へテロ接合と、前記半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第１および第２のソースドレイン端子と、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレートと、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレートとを有することを特徴とする半導体素子半導体素子が提供される。

【発明の効果】

【0009】

本実施の形態の半導体素子およびその駆動方法によれば、他のトランジスタを接続しなくても、双方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる。

【図面の簡単な説明】

【0010】

【図1】実施の形態１の半導体素子の断面図である。

【図2】実施の形態１の半導体素子の等価回路である。

【図3】実施の形態１の半導体素子の動作を説明する回路図の一例である。

【図4】第１の接続状態においてゲート電位が第１のハイレベル電位から第１のローレベル電位に変わる前後の半導体素子の状態の一例を示す表である。

【図5】第１の接続状態においてゲート電位が第１のローレベル電位から第１のハイレベル電位に変わる前後の半導体素子の状態の一例を示す表である。

【図6】パワーＭＯＳＦＥＴの断面図の一例である。

【図7】パワーＭＯＳＦＥＴを用いた、双方向で電流の流れを制御するスイッチング回路の回路図である。

【図8】ＧａＮ−ＦＰ―ＨＥＭＴの断面図である。

【図9】ＧａＮ−ＦＰ―ＨＥＭＴの等価回路である。

【図10】実施の形態１の半導体素子の変形例を示す等価回路である。

【図11】実施の形態１の別の変形例の等価回路である。

【図12】実施の形態２の半導体素子の等価回路である。

【発明を実施するための形態】

【0011】

以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。尚、図面が異なっても対応する部分には同一符号を付し、その説明を省略する。

【0012】

（実施の形態１）
（１）構造
図１は、本実施の形態の半導体素子２の断面図である。図２は、半導体素子２の等価回路である。

【0013】

本実施の形態の半導体素子２は、図１に示すように、基板４の上に設けられた半導体へテロ接合６を有している。基板４は、例えばｐ型Ｓｉ基板（半導体基板）である。半導体へテロ接合６は、チャネル層８と障壁層１０が積層された半導体へテロ接合である。チャネル層は、例えばアンドープＧａＮ層である。障壁層１０は、例えばアンドープまたはｎ型ＡｌＧａＮ層である。

【0014】

更に、半導体素子２は、半導体へテロ接合６の上方に設けられたゲート１２と、ゲート１２の両側に設けられた第１および第２のソースドレイン端子１４ａ,１４ｂを有している。また、半導体素子２は、第１のソースドレイン端子１４ａとゲート１２の間に設けられた第１のフィールプレート１６ａと、第２のソースドレイン端子１４ｂとゲート１２の間に設けられた第２のフィールドプレート１６ｂを有している。

【0015】

半導体ヘテロ接合６と基板４の間には、バッファ層１８が設けられている。バッファ層１８は、例えばＡｌＮ層である。障壁層１０とゲート１２の間には、ＳｉＮ等の第１の絶縁膜２０が設けられている。ゲート１２は、この第１の絶縁膜２０の上に設けられている。更に、第１の絶縁膜２０の上に、ＳｉＯ_２膜等の第２の絶縁膜２２が設けられている。第１のＦＰ１６ａと第２のＦＰ１６ｂは、この第２の絶縁膜２２の上に設けられている。尚、第１の絶縁膜２０を設けずに、障壁層１０の上に直接ゲート１２を設けてもよい。また、バッファ層１８はチャネル層８の結晶性を高めるためのものであり、省略することも可能である。

【0016】

第１の絶縁膜２０および第２の絶縁膜２２には、障壁層１０に達するコンタクトホール２４ａ,２４ｂが設けられている。第１および第２のソースドレイン端子１４ａ,４ｂは、コンタクトホール２４ａ,２４ｂに設けられた部分と第２の絶縁膜２２の表面に設けられた部分を有している。

【0017】

図１に示すように、第１および第２のソースドレイン端子１４ａ,４ｂは、コンタクトホール２４ａ,２４ｂの底に露出した障壁層１０に接続している。尚、コンタクトホール２４ａ,２４ｂの底で部分的に薄くなった障壁層１０に、第１および第２のソースドレイン端子１４ａ,４ｂは接続されてもよい。

【0018】

ゲート１２およびその近傍のヘテロ構造６（第１の絶縁膜２０を含む）は、ＨＥＭＴとして機能する。また、第１のＦＰ１６ａおよびその近傍のヘテロ構造６（第１および第２の絶縁膜２０,２２を含む）も、ＨＥＭＴとして機能する。同様に、第２のＦＰ１６ｂおよびその近傍のヘテロ構造６（第１および第２の絶縁膜２０,２２を含む）も、ＨＥＭＴとして機能する。

【0019】

従って、半導体素子２の等価回路は、図２に示すように、ゲート１２に対応するＨＥＭＴ２６と、第１のＦＰ１６ａに対応するＨＥＭＴ２８ａと、第２のＦＰ１６ｂに対応するＨＥＭＴ２８ｂとの直列回路である。

【0020】

このゲート１２に対応するＨＥＭＴ２６を、以後、ゲートトランジスタと呼ぶ。第１のＦＰ１６ａに対応するＨＥＭＴ２８ａを、第１のＦＰトランジスタと呼ぶ。第２のＦＰ１６ｂに対応するトランジスタ２８ｂを、第２のＦＰトランジスタと呼ぶ。

【0021】

図２に示すように、第１のフィールプレート１６ａは、第２の絶縁膜２２の上に設けられた配線（図示せず）により第２のソースドレイン端子１４ｂに接続されている。また、第２のフィールプレート１６ｂは、第２の絶縁膜２２の上に設けられた配線（図示せず）により第１のソースドレイン端子１４ａに接続されている。

【0022】

一方、基板４は、いずれの端子（第１および第２のソースドレイン端子１４ａ,１４ｂ、第１および第２のＦＰ１６ａ,１６ｂ、ゲート１２）にも接続されておらず、また外部回路（グランドを含む）にも接続されていない。このため半導体素子２の外部から直接、基板４に電圧が印加されることない。

【0023】

ここで第１および第２のＦＰトランジスタ２８ａ,２８ｂの閾値は、負の電圧（例えば−４０Ｖ程度）である。一方、ゲートトランジスタ２６の閾値は、例えば正の電圧（例えば、１〜３Ｖ程度）である。

【0024】

各トランジスタ２６,２８ａ,２８ｂの閾値は、他のトランジスタが導通した状態で、半導体素子２が非導通状態から導通状態に変わるゲート電圧（或いは第１または第２のフィールドプレート電圧）の境界値（閾値）である。半導体素子２の閾値は、第１および第２のＦＰトランジスタ２８ａ,２８ｂが導通した状態で、半導体素子２が非導通状態から導通状態に変わるゲート電圧の境界値（閾値）である。尚、ゲートトランジスタ２６の閾値は、後述するように半導体素子２の閾値でもある。

【0025】

ここでゲート電圧とは、低電位側の第１または第２のソースドレイン端子１４ａ,１４ｂに対するゲート１２の電圧である。また、第１のフィールドプレート電圧とは、低電位側の第１または第２のソースドレイン端子１４ａ,１４ｂに対する第１のフィールドプレート１６ａの電圧である。同様に、第２のフィールドプレート電圧とは、低電位側の第１または第２のソースドレイン端子１４ａ,１４ｂに対する第２のフィールドプレート１６ｂの電圧である。

【0026】

半導体へテロ接合６は、例えばＡｌＧａＮ／ＧａＮヘテロ接合である。ＡｌＧａＮ／ＧａＮヘテロ接合では、ＡｌＧａＮ障壁層とＧａＮチャネル層との間の格子歪によりピエゾ分極が発生する。このピエゾ分極と自発分極により、ＡｌＧａＮ障壁層とＧａＮの界面には二次元電子ガスが生成される。無論、ＡｌＧａＮ障壁層２４に、ｎ型不純物をドーピングしてもよい。

【0027】

ゲートトランジスタ２６の耐圧は、例えば１００Ｖ程度である。第１および第２のＦＰトランジスタ２８ａ,２８ｂの耐圧は、第１および第２のソースドレイン端子１４ａ,１４ｂの間に加わる電圧の最大値（例えば、３８０Ｖ）より十分に高い。

【0028】

ここで、ゲートトランジスタ２６の耐圧とは、ゲート１２の両側の電位差（チャネル層１０における電位差）に対する耐圧である。同様に、第１のＦＰトランジスタ２８ａの耐圧とは、第１のＦＰ１６ａ両側の電位差に対する耐圧である。第２のＦＰトランジスタ２８ｂの耐圧についても、同様である。

【0029】

ゲートトランジスタ１２および第１および第２のＦＰトランジスタ１６ａ,１６ｂの特性（閾値、耐圧等）の違いは、ゲート１２の下側の絶縁膜２０の厚さと第１および第２のＦＰ１６ａ,１６ｂの下側の絶縁膜２０,２２の厚さの違いによるものである。第１および第２のＦＰトランジスタ１６ａ,１６ｂの下側には、ゲート１２の下側の絶縁膜２０より厚い絶縁膜２０,２２が設けられている。このため第１および第２のＦＰトランジスタ１６ａ,１６ｂの耐圧が高くなる。

【0030】

半導体素子２は、例えば有機金属気相成長法およびシリコンＩＣ(Integrated Circuit）のプロセス技術により製造することができる。有機金属気相成長法によりシリコン基板上にバッファ層１８と半導体ヘテロ接合６を成長し、その後シリコンＩＣ（Integrated Circuit）のプロセス技術を用いて第１および第２の絶縁膜２０,２２とゲート１２等の電極を形成する。その後、第２の絶縁膜２２の表面に第１のＦＰ１６ａと第２のソースドレイン端子１４ｂを接続する配線等を形成し、半導体素子２が製造される。

【0031】

（２）動作
図３は、半導体素子２の動作を説明する回路図の一例である。図３に示す半導体素子２は等価回路である。また、図３には、第１のソースドレイン端子１４ａに接続される回路の等価回路３０ａ（以下、第１の回路と呼ぶ）と、第２のソースドレイン端子１４ｂに接続される回路の等価回路３０ｂ（以下、第２の回路と呼ぶ）が示されている。第１の回路３０ａおよび第２の回路３０ｂは、半導体素子２の動作を説明するため単純化されている。

【0032】

第１の回路３０ａは、例えば蓄電池である。第２の回路３０ｂは、例えばＤＣ（direct-current）−ＤＣコンバータと負荷回路の並列回路である。図３には、半導体素子２のゲート１２を駆動するゲート駆動回路３２も示されている。

【0033】

図３に示すように、第１の回路３０ａは、第１の負荷Ｒ１と、第１の定電圧源Ｅ１と、第１のスイッチＳＷ１を有している。第２の回路３０ｂは、第２の負荷Ｒ２と、第２の定電圧源Ｅ２と、第２のスイッチＳＷ２を有している。

【0034】

第１のスイッチＳＷ１と第２のスイッチＳＷ２は連動して切り替わる。例えば、第１のスイッチＳＷ１は、ある期間、第１のソースドレイン端子１４ａに第１の定電圧源Ｅ１を接続し、第２のスイッチＳＷ２は第２のソースドレイン端子１４ｂに第２の負荷Ｒ２を接続する。また、第１のスイッチＳＷ１は、別の期間、第１のソースドレイン端子１４ａに第１の第１の負荷Ｒ１を接続し、第２のスイッチＳＷ２は第２のソースドレイン端子１４ｂに第２の定電圧源Ｅ２を接続する。第１および第２の定電圧源Ｅ１,Ｅ２の電圧（＞０Ｖ）は、例えば３８０Ｖである。

【0035】

半導体素子２は、第１の動作モードおよび第２の動作モードで動作する。第１の動作モードは、第１のソースドレイン端子１４ａの電位（が第２のソースドレイン端子１４ｂの電位より高い場合に、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かって流れる電流を通過させ又は遮断する動作モードである。

【0036】

図３に示す例では、第１の動作モードは、第１のソースドレイン端子１４ａが第１の定電圧源Ｅ１（＞０Ｖ）に接続され、第２のソースドレイン端子１４ｂが第２の負荷Ｒ２に接続されている状態（以下、第１の接続状態と呼ぶ）のモードである。

【0037】

第２の動作モードは、第２のソースドレイン端子１４ｂの電位が第１のソースドレイン端子１４ａの電位より高い場合に、第２のソースドレイン端子１４ｂから第１のソースドレイン端子１４ａに向かって流れる電流を通過させ又は遮断する動作モードである。

【0038】

図３に示す例では、第２の動作モードは、第１のソースドレイン端子１４ａが第１の負荷Ｒ１に接続され、第２のソースドレイン端子１４ｂが第２の定電圧源Ｅ２（＞０Ｖ）に接続されている状態（以下、第２の接続状態と呼ぶ）のモードである。

【0039】

ゲート駆動回路３２は、第１の駆動モードおよび第２の駆動モードで半導体素子２を駆動する。第１の駆動モードは、第１の動作モードに対応する駆動モードである。ゲート駆動回路３２は、例えば第１および第２のソースドレイン端子１４ａ,１４ｂの電位を監視し、第１のソースドレイン端子１４ａの電位が第２のソースドレイン端子１４ｂの電位より高い場合には、第１の駆動モードで半導体素子２を駆動する。

【0040】

ゲート駆動回路３２は、第１の駆動モードでは、第２のソースドレイン端子１４ｂの電位にゲートトランジスタ２６の閾値を加えた第１の閾値電位に基づいて半導体素子２を駆動する。

【0041】

例えば、ゲート駆動回路３２は、半導体素子２の導通時における第１の閾値電位より高い電位（以下、第１のハイベル電位と呼ぶ）をゲート１２に印加して、半導体素子２を導通させる。また、ゲート駆動回路３２は、半導体素子２の非導通時における第１の閾値電位より低い電位（以下、第１のローレベル電位と呼ぶ）をゲート１２に印加して、半導体素子２を非導通にさせる。

【0042】

図３に示す例では、第１の駆動モードは、第１の接続状態における駆動モードである。上述したように、第１の接続状態は、第１のソースドレイン端子１４ａが第１の定電圧源Ｅ１に接続され、第２のソースドレイン端子１４ｂが第２の負荷Ｒ２に接続されている状態である。

【0043】

第１の接続状態では、半導体素子２の導通時における第２のソースドレイン端子１４ｂの電位は、略第１の定電圧源Ｅ１の電圧に略等しい。従って、半導体素子２の導通時における第１の閾値電位は、第１の定電圧源Ｅ１の電圧（例えば、３８０Ｖ）にゲートトランジスタ２６の閾値（例えば、３Ｖ）を加えた電位に略等しくなる。ゲート駆動回路３２は、この導通時の第１の閾値電位（３８３Ｖ）より高い第１のハイレベル電位（例えば、４００Ｖ）をゲート１２に印加して、半導体素子１２を導通させる。

【0044】

一方、半導体素子２の非導通時における第２のソースドレイン端子１４ｂの電位は、略グラウンドＧの電位に等しい。従って、半導体素子２の非導通時における第１の閾値電位は、グラウンドＧの電位（０Ｖ）にゲートトランジスタ２６の閾値（例えば、３Ｖ）を加えた電位に略等しくなる。ゲート駆動回路３２は、非導通時の第１の閾値電位（３Ｖ）より低い第１のローレベル電位（例えば、０Ｖ）をゲート１２に印加して、半導体素子１２を非導通にさせる。

【0045】

第２の駆動モードは、第２の動作モードに対応する駆動モードである。ゲート駆動回路３２は、例えば第１および第２のソースドレイン端子１４ａ,１４ｂの電位を監視し、第２のソースドレイン端子１４ｂの電位が第１のソースドレイン端子１４ａの電位より高い場合には、第２の駆動モードでトランジスタ２を駆動する。

【0046】

ゲート駆動回路３２は、第２の駆動モードでは、第１のソースドレイン端子１４ａの電位にゲートトランジスタ２６の閾値を加えた第２の閾値電位に基づいて半導体素子２を駆動する。

【0047】

例えば、ゲート駆動回路３２は、半導体素子２の導通時における第２の閾値電位より高い電位（以下、第２のハイベル電位と呼ぶ）をゲート１２に印加して、半導体素子２を導通させる。また、ゲート駆動回路３２は、半導体素子２の非導通時における第２の閾値電位より低い電位（以下、第２のローレベル電位と呼ぶ）をゲート１２に印加して、半導体素子２を非導通にさせる。

【0048】

図３に示す例では、第２の駆動モードは、第２の接続状態における駆動モードである。上述したように、第２の接続状態は、第１のソースドレイン端子１４ａが第１の負荷Ｒ１に接続され、第２のソースドレイン端子１４ｂが第２の定電圧源Ｅ２に接続されている状態である。

【0049】

第２の接続状態では、半導体素子２の導通時における第１のソースドレイン端子１４ａの電位は、略第２の定電圧源Ｅ２の電圧に略等しい。従って、半導体素子２の導通時における第２の閾値電位は、第２の定電圧源Ｅ２の電圧（例えば、３８０Ｖ）にゲートトランジスタ２６の閾値（例えば、３Ｖ）を加えた電位に略等しくなる。故にゲート駆動回路３２は、この導通時の第２の閾値電位（３８３Ｖ）より高い第２のハイレベル電位（例えば、４００Ｖ）をゲート１２に印加して、半導体素子２を導通させる。

【0050】

一方、半導体素子２の非導通時における第１のソースドレイン端子１４ｂの電位は、略グラウンドＧの電位に等しい。従って、半導体素子２の非導通時における第２の閾値電位は、グラウンドＧの電位（０Ｖ）にゲートトランジスタ２６の閾値（例えば、３Ｖ）を加えた電位に略等しくなる。故に、ゲート駆動回路３２は、この非導通時の第２の閾値電位（３Ｖ）より低い第２のローレベル電位（例えば、０Ｖ）をゲート１２に印加して、半導体素子２を非導通にさせる。

【0051】

以上の例では、第１および第２の定電圧源の電圧は等しくなっている。しかし、第１および第２の定電圧源の電圧は異なっていてもよい。また、第１および第２のハイレベル電位も異なっていてもよい。第１および第２のローレベル電位についても同様である。

【0052】

図４は、第１の接続状態においてゲート電位が第１のハイレベル電位から第１のローレベル電位（例えば、０Ｖ）に変わる前後の半導体素子２の状態の一例を示す表（以下、表１と呼ぶ）である。表１に示す電位は、以下の説明において括弧内に示す代表値である。下記図５においても、同様である。

【0053】

ゲート１２に第１のハイレベル電位（例えば、４００Ｖ）が印加されている状態では半導体素子２は導通し、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かって電流が流れている。従って、第１のソースドレイン端子１４ａの電位は、第１の定電圧源の電圧（例えば、３８０Ｖ）になっている。また、第１のノードＮ１（第１のＦＰ１６ａとゲートト１２の間のノード）および第２のノード（第２のＦＰ１６ｂとゲート１２の間のノード）の電位も、略第１の定電圧源の電圧（例えば、３８０Ｖ）になっている。また、第２のソースドレイン端子１４ｂの電位も、略第１の定電圧源の電圧（例えば、３８０Ｖ）になっている。

【0054】

この状態でゲート１２に第１のローレベル電位（例えば、０Ｖ）が印加されると、ゲートトランジスタ２６は、表１の第４列目に示すように、導通状態（ＯＮ）から非導通（ＯＦＦ）になる。その結果、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かって流れる電流は遮断される。

【0055】

すると第２のソースドレイン端子１４ｂの電位は、表１の第７列目に示すように、略グランド電位（０Ｖ）になる。このため第２のソースドレイン端子１４ｂの電位（例えば、０Ｖ）と第１のノードＮ１の電位（例えば、３８０Ｖ）の差（例えば、−３８０Ｖ）が、第１のＦＰトランジスタ１６ａの閾値（例えば、−４０Ｖ）より低くなる。従って、第１のＦＰトランジスタ１６ａは、表１の第２列目に示すように、導通状態から非導通状態になる。

【0056】

ゲートトランジスタ１２および第１のＦＰトランジスタ１６ａが非導通状態になると、第１のノードＮ１の寄生容量が放電し第１のノードＮ１の電位が低下する。その結果、第２のソースドレイン端子１４ｂと第１のノードＮ１の電位差が、第１のＦＰトランジスタ２８ａの閾値（例えば、−４０Ｖ）の近傍まで上昇する。

【0057】

するとノード１に流れ込む第１のＦＰトランジスタ２８ａのリーク電流と寄生容量の放電電流が同程度になり、第１のノードＮ１の電位低下が停止する。この時の第１のノードＮ１の電位は、表１の第３列目に示すように、略第１のＦＰトランジスタ１６ａの閾値の絶対値（例えば、４０Ｖ）に略等しくなる。

【0058】

一方、第１の接続状態では、高電位側の第１のソースドレイン端子１４ａに接続された第２のＦＰ１６ｂの電位は、低電位側の第２のソースドレイン端子１４ｂの電位より常に高い。このため第２のＦＰトランジスタ１６ｂは、表１の第６列目に示すように、導通したままである。従って、ゲートトランジスタ２６が非導通になると、第２のノードＮ２の浮遊容量は、第２の負荷抵抗Ｒ２を介して除々に放電する。その結果、第２のノードＮ２の電位は、表１の第５列目に示すように、ゲートトランジスタ２６が導通している時の電位（例えば、略３８０Ｖ）から略グランド電位（０Ｖ）に低下する。

【0059】

以上のような過程を経て、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かう電流が遮断される。尚、以上の説明では、半導体素子２は表１の各列に示す状態に順次遷移していくように説明したが、実際は同時並行的に遷移する。

【0060】

上述したように第１のノードＮ１の電位は、第１のＦＰトランジスタ１６ａの閾値の絶対値（例えば、４０Ｖ）に略等しくなる。一方、第２のノードＮ２の電位は、略グランド電位（例えば、０Ｖ）になる。このためゲート１２の両端の電位差は、第１のＦＰトランジスタ１６ａの閾値の絶対値と同程度になる。従って、ゲート１２の直下の絶縁層（第１の絶縁膜２０および障壁層１０）が、破壊されることはない。

【0061】

図５は、第１の接続状態においてゲート電位が第１のローレベル電位から第１のハイレベル電位に変わる前後の半導体素子の状態の一例を示す表（以下、表２と呼ぶ）である。

【0062】

ゲート電位が第１のローレベル電位（例えば、０Ｖ）から第１のハイレベル（例えば、４００Ｖ）に変わると、表２の第４列目に示すように、ゲートトランジスタ２６は非導通状態（ＯＦＦ）から導通状態（ＯＮ）に変わる。すると第２のＦＰトランジスタ２８ｂが導通しているので、第１のノードＮ１と第２のソースドレイン端子１４ｂの電位差が略なくなる。このため第２のソースドレイン端子１４ｂに接続された第１のＦＰ１６ａと第１のノードＮ１の電位差（略０Ｖ）が、第１のＦＰトランジスタ２８ａの閾値（例えば、−４０Ｖ）より高くなる。このため第１のＦＰトランジスタ２８ａは、表２の第２列目に示すように導通する。

【0063】

その結果、半導体素子２に含まれる全てのトランジスタが導通し、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かって電流が流れる。この電流により第２の負荷Ｒ２の両端に電圧が発生し、第２のソースドレイン端子１４ｂの電位は、表２の第７列目に示すように、第１のソースドレイン端子１４ａの電位（例えば、３８０Ｖ）に対して僅かに低い電位（例えば、略３８０Ｖ）まで上昇する。この時の第１のソースドレイン端子１４ａと第２のソースドレイン端子１４ｂの電位差は、半導体素子２のオン抵抗に起因する。

【0064】

この時、第１および第２のノードＮ１,Ｎ２の電位も、第１のソースドレイン端子１４ａの電位に対して僅かに低い電位（例えば、略３８０Ｖ）まで上昇する。尚、第２のＦＰトランジスタ２８ｂは、表２の第６列目に示すように導通したままである。これは、第２のＦＰ１６ｂが接続された第１のソースドレイン端子１４ａの電位が、第２のソースドレイン端子１４ｂより高いか第２のソースドレイン端子１４ｂと略同電位なためである。このように第１の接続状態では、第２のＦＰトランジスタ２８ｂは常に導通している。

【0065】

以上のような過程を経て、半導体素子２は導通する。すなわち、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かう電流が、半導体素子２を通過する。この時、表２に示すように、第１のノードＮ１と第２のノードＮ２の電位差は殆どないので、ゲート１２の直下の絶縁層（第１の絶縁膜２０および障壁層１０）は破壊されない。尚、以上の過程も、表１に示した過程と同様、同時並行的に進行する。

【0066】

以上図４および５を参照して、ゲート駆動回路３２による第１の駆動モードを説明した。図１に示すように、半導体素子２は、ゲート１２を中心とする対称構造を有している。従って、第２の動作モードに対応する第２の駆動モードでは、第１のＦＰトランジスタ２８ａの動作と第２のＦＰトランジスタ２８ｂの動作が入れ替わる。また、第１のノードＮ１の電位と第２のノードＮ２の電位が入れ替わる。同様に、第１のソースドレイン端子１４ａの電位と第２のソースドレイン電位１４ｂの電位が入れ替わる。

【0067】

従って、ゲート１２に第２のローレベル電位（例えば、０Ｖ）が印加されると、第２のソースドレイン端子１４ｂから第１のソースドレイン端子１４ａに向かって流れる電流が、半導体素子２により遮断される。一方、ゲート１２に第２のハイレベル電位（例えば、４００Ｖ）が印加されると、第２のソースドレイン端子１４ｂから第１のソースドレイン端子１４ａに向かう電流が、半導体素子２を通過する。

【0068】

以上のように、本実施の形態の半導体素子２によれば、別のトランジスタを接続しなくても、第１のソースドレイン端子１４ａから第２のソースドレイン端子１４ｂに向かう方向およびその逆方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる。

【0069】

尚、第１および第２のソースドレイン端子１４ａ,１４ｂの電位は、０Ｖまたは正電位が好ましい。但し、第１および第２のソースドレイン端子１４ａ,１４ｂの電位は、必ずしも０Ｖまたは正電位でなくてもよい。例えば、低電位側のソースドレイン端子の電位が０Ｖより低くてもよい。

【0070】

ゲートトランジスタ１２を非飽和領域で動作させるためには、半導体素子２の導通時における高電位側のソースドレイン端子の電位にゲートトランジスタ１２の閾値を加えた電位より高い電位を、ゲート１２に印加することが好ましい。

【0071】

―パワーＭＯＳＦＥＴ―
図６は、パワーＭＯＳＦＥＴ３４の断面図の一例である。図７は、パワーＭＯＳＦＥＴ３４を用いた、双方向で電流の流れを制御するスイッチング回路の回路図である。

【0072】

パワーＭＯＳＦＥＴ３４は、ｎ型Ｓｉ基板３６に設けられたｐ型領域３８と、ｐ型領域３８に囲われたｎ型領域４０を有している。ｎ型Ｓｉ基板３６は、ドレインとして機能する。ｐ型領域３８は、チャネル層として機能する。ｎ型領域４０はソースとして機能する。

【0073】

パワーＭＯＳＦＥＴ３４は、更に、ｎ型領域４０の上に設けられた酸化膜４２と、酸化膜４２に埋め込まれたゲート４４を有している。また、パワーＭＯＳＦＥＴ３４は、ｎ型領域（ソース）４０に接続されたソース電極４５と、ｎ型Ｓｉ基板（ドレイン）３６に接続されたドレイン電極４６を有している。図６には、ドレインからソースに流れるドレイン電流の経路４８も示されている。

【0074】

図６に示すように、パワーＭＯＳＦＥＴでは、ソース電極４５は、ｎ型領域（ソース）だけでなく、ｐ型領域（チャネル層）３８に接続されている。このためｎ型基板３６とｐ型領域３８の間のｐｎ接合が、ソース電極４５に陽極（アノード）が接続されドレイン電極４６に陰極（カソード）が接続された寄生ダイオード５０として動作する。ソース電極４５をｐ型領域（チャネル層）３８に接続する理由は、チャネル層（ｐ型領域３８）をソース（ｎ型領域４０）と同電位にするためである。

【0075】

ソース電極４５がドレイン電極４６より高電位の場合、ゲート電位が閾値より低くなっても、寄生ダイオード５０を介して電流が流れるため、ソース電極４５からドレイン電極４６に流れる電流を遮断することはできない。

【0076】

そこで、双方向で電流の流れを制御するためには、図７に示すようにソースＳとドレインＤの向きを反転させた一対のパワーＭＯＳＦＥＴ３４ａ,３４ｂの直列回路が用いられる。第１のパワーＭＯＳＦＥＴ３４ａのゲートＧ１と第２のパワーＭＯＳＦＥＴ３４ｂのゲートＧ２には同電位が印加され、第１および第２のパワーＭＯＳＦＥＴ３４ａ,３４は同時に導通し又は非導通になる。

【0077】

第１のパワーＭＯＳＦＥＴ３４ａの寄生ダイオード５０ａの順方向は、第２のパワーＭＯＳＦＥＴ３４ｂの寄生ダイオード５０ｂの逆方向を向いている。従って、第１のパワーＭＯＳＦＥＴ３４ａおよび第２のパワーＭＯＳＦＥＴ３４ｂが非導通状態の場合に、第１の寄生ダイオード５０ａおよび第２の寄生ダイオード５０ｂを電流が流れることはない。

【0078】

このため図７に示す回路を用いれば、双方向で電流の流れを制御（ＯＮ／ＯＦＦ制御）することができる。しかし、図７の回路は１つのパワーＭＯＳＦＥＴで形成することはできす、２つのパワーＭＯＳＦＥＴが用いて形成される。

【0079】

―ＧａＮ−ＦＰ―ＨＥＭＴ―
図８は、ＧａＮ−ＦＰ―ＨＥＭＴ５２の断面図である。図９は、ＧａＮ−ＦＰ―ＨＥＭＴ５２の等価回路である。

【0080】

ＧａＮ−ＦＰ―ＨＥＭＴ５２の構造は、本実施の形態の半導体素子２に類似している。但し、ゲート１２と第１のソースドレイン端子１４ａ（ソース）の間には、フィールドプレートが設けられていない。

【0081】

第１のソースドレイン端子１４ａ（ソース）の電位が第２のソースドレイン端子１４ｂ（ドレイン）の電位より高い場合、第２のＦＰ１６が接続される第１のソースドレイン端子１４ａは第２のソースドレイン端子１４ｂより高電位になる。このため第２のＦＰトランジスタ２８ｂは、常に導通している。従ってゲート１２の両端には、第１のソースドレイン端子１４ａと第２のソースドレイン端子１４ｂの電位差が略そのまま加わる。

【0082】

このような状態で、ゲートトランジスタ２６が非導通になると、ゲート１２とその絶縁層（第１の絶縁膜２０および障壁層１０）の間に高い電圧（例えば、３８０Ｖ）が加わり、絶縁層が破壊される。このため単体のＧａＮ−ＦＰ―ＨＥＭＴ５２だけでは、双方で電流の流れを制御することはできない。

【0083】

一方、本実施の形態の半導体素子２では、ゲート１２と第１のソースドレイン端子１４ａの間にも第１のＦＰ１６ａが設けられているので、双方で電流の流れを制御することができる。

【0084】

因みに、ＧａＮ−ＦＰ―ＨＥＭＴ５２は、基板４が第１のソースドレイン端子１４ａに接続された状態で用いられる。この状態では、第１および第２のソースドレイン端子１４ａ,１４ｂに対して、基板電位が非対称になる。この点でもＧａＮ−ＦＰ―ＨＥＭＴ５２は、双方方向の電流制御には適していない。

【0085】

（３）変形例
図１０は、半導体素子２の変形例を示す等価回路である。変形例２ａの断面図は、図１に示す半導体素子２の断面図と略同じである。従って、半導体素子２と共通する部分については説明を省略する。

【0086】

変形例２ａでは、図１０に示すように、基板４（図１参照）がゲート１２に接続されている。基板４とゲート１２は、例えば基板４の外部に設けられた配線により接続されている。或いは、半導体ヘテロ接合６に設けられた貫通孔を用いて、ゲート１２と基板４が接続される。

【0087】

変形例２ａでは、基板４がゲート１２に接続されているので、ゲート直下のチャネル層８のポテンシャルが、ゲート側だけでなく基板側からもコントロールされる。このため半導体素子２ａは、導通および非導通しやすくなる。すなわち、半導体素子２ａの導通制御が容易になる。

【0088】

図１１は、本実施の形態の別の変形例２ｂの等価回路である。変形例２ｂの断面図は、図１に示す半導体素子２の断面図と略同じである。従って、半導体素子２と共通する部分については説明を省略する。

【0089】

変形例２ｂの基板４には、図１１に示すゆに、少なくても半導体素子２ｂが非導通の期間中、第１および第２のソースドレイン端子１４ａ,１４ｂに印加される電位より低い電位が印加される。基板４に印加される電位は、例えば基板端子５４に接続される外部電源５６により供給される。

【0090】

例えば図３と同様に、定電圧源Ｅ１,Ｅ２と負荷Ｒ１,Ｒ２を有する回路３０ａ,３０ｂが変形例２ｂの両端に接続される場合、第１および第２のソースドレイン端子１４ａ,１４ｂへの印加電圧は、０Ｖまたは定電圧源Ｅ１,Ｅ２の起電力（＞０Ｖ）である。従って、少なくても半導体素子２ｂが非導通の状態の期間中、基板４には、０Ｖより低い電位（例えば、−１〜−１０Ｖ程度）が印加される。

【0091】

上述したように、ゲート直下のチャネル層８のポテンシャルは、ゲート側だけでなく基板側からもコントロールされる。従って、基板４が浮遊状態で電位が制御されていないと基板電位が上昇して、半導体素子２ｂが導通してしまうことがある。

【0092】

しかし、本実施の形態によれば、基板４には第１および第２のソースドレイン端子１４ａ,１４ｂより低い電位が基板に印加される。これにより、ゲートトランジスタ２６の閾値が上昇し、半導体素子２ｂの動作が安定する。

【0093】

以上の例では、ゲートトランジスタ２６の閾値は、正の電圧である。但し、ゲートトランジスタ２６の閾値は、０Ｖ以下であってもよい。また、以上の例では、第１のソースドレイン端子１４ａと第２のソースドレイン端子１４ｂの間には、３８０Ｖの電圧が印加される。しかし、第１のソースドレイン端子１４ａと第２のソースドレイン端子１４ｂの間には、別の電圧（例えば、６００Ｖ）が印加されてもよい。

【0094】

（実施の形態２）
図１２は、本実施の形態の半導体素子２ｃの等価回路である。半導体素子２ｃの断面図は、図１に示す実施の形態１の半導体素子２の断面図と略同じである。従って、実施の形態１の半導体素子２と共通する部分については、説明を省略する。

【0095】

図１２に示すように、半導体素子２ｃの第１および第２のＦＰ１６ａ,１６ｂは、ゲート１２に接続されている。第１および第２のＦＰ１６ａ,１６ｂは、例えば第２の絶縁膜２２（図１参照）の上に設けられた配線（図示せず）によりゲート１２に接続されている。ゲートトランジスタ２６の閾値は、例えば０Ｖまたは正電圧（例えば、１〜３Ｖ）である。第１および第２のＦＰトランジスタ２８ａ,２８ｂの閾値は、負の電圧（例えば、−４０Ｖ）である。このようにゲートトランジスタ２６の閾値は、第１および第２のＦＰ２８ａ,２８ｂの閾値より高い。

【0096】

半導体素子２ｃは、実施の形態１で説明した駆動方法によって駆動される。例えば、ゲート１２には、実施の形態１で説明したハイレベル電位およびローレベル電位が印加される。

【0097】

ゲート１２に印加される電位は、第１および第２のＦＰ１６ａ,１６ｂにも印加される。ところでゲートトランジスタ２６の閾値は、上述したように、第１および第２のＦＰトランジスタ２８ａ,２８ｂより高い。従って、ハイレベル電位がゲート１２に印加されると、第１および第２のＦＰトランジスタ２８ａ,２８ｂはゲートトランジスタ１２と共に導通する。この時の半導体素子２ｃは、双方方向で電流を流すことができる。

【0098】

一方、ローレベル電位（例えば、０Ｖ程度）がゲート１２に印加されると、ゲートトランジスタ２６は非導通になる。その直後、高電位側のＦＰトランジスタ（例えば、第１のＦＰトランジスタ２８ａ）とゲートトランジスタ１２の間のノード（例えば、ノードＮ１）の電位は、寄生容量により高電位側のソースドレイン端子と略電位に保たれている。このためゲート１２に印加されたローレベル電位（例えば、０Ｖ）と上記ノード電位（例えば、３８０Ｖ）の差が、高電位側のＦＰトランジスタの閾値（例えば、−４０Ｖ）より低くなる。従って、高電位側のＦＰトランジスタは非導通になる。

【0099】

ゲートトランジスタ１２および高電位側のＦＰトランジスタが非導通状態になると、上記ノードの寄生容量が放電して、上記ノードの電位は低下する。上記ノードの電位の電位が、ローレベル電位に高電位側のＦＰトランジスタの閾値（例えば、−４０Ｖ程度）の絶対値を加えた電位（例えば、４０Ｖ程度）近傍まで低下すると高電位側のＦＰトランジスタのリーク電流が大きくなる。このため上記ノードの電位低下は、停止する。

【0100】

この時の上記ノードの電位は、ローレベル電位（例えば、０Ｖ）に高電位側のＦＰトランジスタの閾値（例えば、−４０Ｖ程度）の絶対値を加えた電位（例えば、４０Ｖ程度）程度である。従って、ゲート１２の両端には高電圧が発生せず、第１のゲート絶縁膜２０および障壁層１０は破壊されない。

【0101】

このように半導体素子２ｃは、第１および第２のソースドレイン端子１４ａ,１４ｂのいずれが高電位になっても、電流を遮断することができる。すなわと、半導体素子２ｃは、双方向で電流を遮断することができる。

【0102】

以上のように、半導体素子２は、双方向で電流を通過させ又は遮断する。すなわち、半導体素子２ｃは、実施の形態１で説明した第１および第２の動作モードを有している。

【0103】

以上の例では、ゲートトランジスタ２６の閾値は０Ｖまたは正電圧である。しかし、ゲートトランジスタ２６の閾値は負電圧であってもよい。また、半導体素子２ｃの基板４は、実施の形態１の変形例のように、ゲート１２に接続されてもよい。また、実施の形態１の別の変形例のように、基板４には、少なくても半導体素子２ｃが非導通の期間中、第１および第２のソースドレイン端子１４ａ,１４ｂに印加される電位より低い電位が印加されてもよい。

【0104】

実施の形態１および２の半導体へテロ接合６は、ＧａＮ/ＡｌＧａＮへテロ接合である。しかし、半導体へテロ接合６は、他の半導体へテロ接合であってよい。例えば、半導体へテロ接合６は、ＧａＡｓ/ＡｌＧａＡｓへテロ接合であってもよい。

【0105】

以上の実施の形態１および２に関し、更に以下の付記を開示する。

【0106】

（付記１）
チャネル層と障壁層が積層された半導体へテロ接合と、
前記半導体へテロ接合の上方に設けられたゲートと、
前記ゲートの両側に設けられた第１および第２のソースドレイン端子と、
前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレートと、
前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレートとを有することを
特徴とする半導体素子。

【0107】

（付記２）
付記１に記載の半導体素子において、
前記第１のフィールドプレートは、前記第２のソースドレイン端子に接続され、
前記第２のフィールドプレートは、前記第１のソースドレイン端子に接続される
ことを特徴とする半導体素子。

【0108】

（付記３）
付記１又は２に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。

【0109】

（付記４）
付記１乃至３のいずれか１項に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第１および前記第２のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。

【0110】

（付記５）
付記１乃至４のいずれか１項に記載の半導体素子において、
前記第１のソースドレイン端子の電位が前記第２のソースドレイン端子の電位より高い場合に、前記第１のソースドレイン端子から前記第２のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第１の動作モードと、
前記第２のソースドレイン端子の電位が前記第１のソースドレイン端子の電位より高い場合に、前記第２のソースドレイン端子から前記第１のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第２の動作モードとを有することを
特徴とする半導体素子。

【0111】

（付記６）
付記１乃至５のいずれか１項に記載の半導体素子において、
前記第１のフィールドプレートに対応するトランジスタの閾値および前記第２のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを
特徴とする半導体素子。

【0112】

（付記７）
付記１乃至６のいずれか１項に記載の半導体素子において、
前記チャネル層は、ＡｌＧaＮ層であり、
前記障壁層は、ＧａＮであることを
特徴とする半導体素子。

【0113】

（付記８）
半導体へテロ接合の上方に設けられたゲートと、前記ゲートの両側に設けられた第１および第２のソースドレイン端子と、前記第１のソースドレイン端子と前記ゲートの間に設けられた第１のフィールプレートと、前記第２のソースドレイン端子と前記ゲートの間に設けられた第２のフィールドプレートを有する半導体素子の駆動方法であって、
前記第１のソースドレイン端子の電位が前記第２のソースドレイン端子の電位より高い場合には、前記第２のソースドレイン端子の電位に前記半導体素子の閾値を加えた第１の閾値電位に基づいて前記半導体素子を駆動する第１の駆動モードと、
前記第２のソースドレイン端子の電位が前記第１のソースドレイン端子の電位より高い場合には、前記第１のソースドレイン端子の電位に前記半導体素子の閾値を加えた第２の閾値電位に基づいて前記半導体素子を駆動する第２の駆動モードを有することを
特徴とする半導体素子の駆動方法。

【0114】

（付記９）
付記８に記載の半導体素子の駆動方法において、
前記第１の駆動モードでは、前記半導体素子の導通時における前記第１の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第１の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせ、
前記第２の駆動モードでは、前記半導体素子の導通時における前記第２の閾値電位より高い電位を前記ゲートに印加して前記半導体素子を導通させ、前記半導体素子の非導通時における前記第２の閾値電位より低い電位を前記ゲートに印加して前記半導体素子を非導通にさせることを
特徴とする半導体素子の駆動方法。

【0115】

（付記１０）
付記１に記載の半導体素子において、
前記第１のフィールドプレートは、前記ゲートに接続され、
前記第２のフィールドプレートは、前記ゲートに接続されていることを、
特徴とする半導体素子。

【0116】

（付記１１）
付記１０に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板は、前記ゲートに接続されていることを
特徴とする半導体素子。

【0117】

（付記１２）
付記１０又は１１に記載の半導体素子において、
前記半導体へテロ接合が設けられた基板を有し、
前記基板には、少なくても前記半導体素子が非導通の期間中、前記第１および前記第２のソースドレイン端子に印加される電位より低い電位が印加されることを
特徴とする半導体素子。

【0118】

（付記１３）
付記１０乃至１２のいずれか１項に記載の半導体素子において、
前記第１のソースドレイン端子の電位が前記第２のソースドレイン端子の電位より高い場合に、前記第１のソースドレイン端子から前記第２のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第１の動作モードと、
前記第２のソースドレイン端子の電位が前記第１のソースドレイン端子の電位より高い場合に、前記第２のソースドレイン端子から前記第１のソースドレイン端子に向かって流れる電流を通過させ又は遮断する第２の動作モードとを有することを
特徴とする半導体素子。

【0119】

（付記１４）
付記１０乃至１３のいずれか１項に記載の半導体素子において、
前記第１のフィールドプレートに対応するトランジスタの閾値および前記第２のフィールドプレートに対応するトランジスタの閾値は、負電圧であることを
特徴とする半導体素子。

【0120】

（付記１５）
付記１０乃至１３のいずれか１項に記載の半導体素子において、
前記チャネル層は、ＡｌＧaＮ層であり、
前記障壁層は、ＧａＮであることを
特徴とする半導体素子。

【符号の説明】

【0121】

２,２ａ,２ｂ,２ｃ・・・半導体素子
４・・・基板
６・・・半導体へテロ接合
８・・・チャネル層
１０・・・障壁層
１２・・・ゲート
１４ａ・・・第１のソースドレイン端子
１４ｂ・・・第２のソースドレイン端子
１６ａ・・・第１のフィールプレート
１６ｂ・・・第２のフィールプレート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】