特許 5768375 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5768375

(24)【登録日】2015年7月3日

(45)【発行日】2015年8月26日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H03F 3/68 20060101AFI20150806BHJP

【ＦＩ】

   H03F3/68 Z

【請求項の数】18

【全頁数】43

(21)【出願番号】特願2011-5646(P2011-5646)

(22)【出願日】2011年1月14日

(65)【公開番号】特開2012-147352(P2012-147352A)

(43)【公開日】2012年8月2日

【審査請求日】2013年10月4日

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100080001

【弁理士】

【氏名又は名称】筒井 大和

(74)【代理人】

【識別番号】100113642

【弁理士】

【氏名又は名称】菅田 篤志

(74)【代理人】

【識別番号】100117008

【弁理士】

【氏名又は名称】筒井 章子

(74)【代理人】

【識別番号】100147430

【弁理士】

【氏名又は名称】坂次 哲也

(72)【発明者】

【氏名】長谷 昌俊

(72)【発明者】

【氏名】竹中 幹一郎

(72)【発明者】

【氏名】松本 秀俊

(72)【発明者】

【氏名】今井 俊

【審査官】 富澤 哲生

(56)【参考文献】

【文献】 特開２００８−１３５８２２（ＪＰ，Ａ）

【文献】 特開２０１０−２０６６４９（ＪＰ，Ａ）

【文献】 特開平０７−１０６８９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／６８

(57)【特許請求の範囲】

【請求項1】

ネガティブパスとポジティブパスとを有し、
前記ネガティブパスには、
（ａ１）第１位相シフタと、
（ｂ１）前記第１位相シフタの出力と接続される第１増幅器と、
（ｃ１）前記第１増幅器の出力と接続される第２位相シフタとが設けられ、
前記ポジティブパスには、
（ａ２）第３位相シフタと、
（ｂ２）前記第３位相シフタの出力と接続される第２増幅器と、
（ｃ２）前記第２増幅器の出力と接続される第４位相シフタとが設けられ、
さらに、前記ネガティブパスと前記ポジティブパスとを結合する電力結合器を備える半導体装置であって、
前記電力結合器は、ウェブ型の電力結合器であり、
前記ウェブ型の電力結合器は、
前記ネガティブパスと前記ポジティブパスとの間に設けられた抵抗素子と、
前記ネガティブパスと前記ポジティブパスとの間に設けられたアイソレーション容量素子と、
前記ネガティブパスに設けられた第１インダクタと、
前記ポジティブパスに設けられた第２インダクタと、
前記ネガティブパスと前記ポジティブパスとを結合した出力端子と、
前記出力端子とグランドとの間に設けられた対地容量素子と、
から構成され、
前記ネガティブパスと前記ポジティブパスとの間に接続された前記アイソレーション容量素子は、互いに並列接続された偶数個の容量素子から構成され、
前記偶数個の容量素子のそれぞれは、多層配線基板の内部に形成された層間容量素子であることを特徴とする半導体装置。

【請求項2】

請求項１記載の半導体装置であって、
前記偶数個の容量素子は、第１容量素子と第２容量素子から構成されていることを特徴とする半導体装置。

【請求項3】

請求項２記載の半導体装置であって、
前記第１容量素子は、前記多層配線基板の第１層に形成された第１上部電極と、前記多層配線基板の前記第１層よりも下層にある第２層に形成された第１下部電極と、前記第１層と前記第２層の間に挟まれた容量絶縁層から構成され、
前記第２容量素子は、前記多層配線基板の前記第１層に形成された第２上部電極と、前記多層配線基板の前記第２層に形成された第２下部電極と、前記容量絶縁層から構成されていることを特徴とする半導体装置。

【請求項4】

請求項３記載の半導体装置であって、
前記第１容量素子の容量値と、前記第２容量素子の容量値は、等しいことを特徴とする半導体装置。

【請求項5】

請求項３記載の半導体装置であって、
前記第１下部電極の面積と前記第２下部電極の面積との差は、前記第１上部電極の面積と前記第１下部電極の面積の差よりも小さいことを特徴とする半導体装置。

【請求項6】

請求項５記載の半導体装置であって、
前記第１下部電極の面積と、前記第２下部電極の面積は、等しいことを特徴とする半導体装置。

【請求項7】

請求項３記載の半導体装置であって、
前記第１下部電極の形状と前記第２下部電極の形状との差異は、前記第１上部電極の形状と前記第１下部電極の形状との差異よりも小さいことを特徴とする半導体装置。

【請求項8】

請求項７記載の半導体装置であって、
前記第１下部電極の形状と前記第２下部電極の形状とは、等しい形状であることを特徴とする半導体装置。

【請求項9】

請求項３記載の半導体装置であって、
前記第１下部電極の形状と前記第２下部電極の形状との間に存在する対称関係は、前記第１上部電極の形状と前記第１下部電極の形状との間に存在する対称関係よりも高いことを特徴とする半導体装置。

【請求項10】

請求項３記載の半導体装置であって、
前記第１上部電極の面積と前記第２上部電極の面積との差は、前記第１上部電極の面積と前記第１下部電極の面積の差よりも小さいことを特徴とする半導体装置。

【請求項11】

請求項１０記載の半導体装置であって、
前記第１上部電極の面積と、前記第２上部電極の面積は、等しいことを特徴とする半導体装置。

【請求項12】

請求項３記載の半導体装置であって、
前記第１上部電極の形状と前記第２上部電極の形状との差異は、前記第１上部電極の形状と前記第１下部電極の形状との差異よりも小さいことを特徴とする半導体装置。

【請求項13】

請求項３記載の半導体装置であって、
前記第１上部電極の形状と前記第２上部電極の形状との間に存在する対称関係は、前記第１上部電極の形状と前記第１下部電極の形状との間に存在する対称関係よりも高いことを特徴とする半導体装置。

【請求項14】

請求項１３記載の半導体装置であって、
前記第１上部電極と前記第２上部電極は、鏡像対称の関係を満たすことを特徴とする半導体装置。

【請求項15】

請求項３記載の半導体装置であって、
前記第１上部電極と前記第１下部電極との間の距離と、前記第２上部電極と前記第２下部電極との間の距離は、等しいことを特徴とする半導体装置。

【請求項16】

請求項３記載の半導体装置であって、
前記第１上部電極の電位と前記第２下部電極の電位は同電位となっており、
前記第２上部電極の電位と前記第１下部電極の電位とは同電位となっていることを特徴とする半導体装置。

【請求項17】

請求項３記載の半導体装置であって、
前記多層配線基板の前記第２層よりも下層にある第３層に基準電位が印加される基準電位用導体プレーンが形成されていることを特徴とする半導体装置。

【請求項18】

請求項１７記載の半導体装置であって、
前記第１下部電極の面積と前記第２下部電極の面積との差は、前記第１上部電極の面積と前記第１下部電極の面積の差よりも小さく、
前記第１下部電極と前記基準電位用導体プレーンとの間の距離と、前記第２下部電極と前記基準電位用導体プレーンとの間の距離は、等しいことを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に、携帯電話機などの移動体通信機器に使用される半導体装置に適用して有効な技術に関するものである。

【背景技術】

【0002】

特開２０１０−２０６６４９号公報（特許文献１）には、送信信号を増幅する電力増幅器の構成が記載されている。この特許文献１に記載されている電力増幅器は、互いに９０度の位相差を有する送信信号が伝達する２つの増幅経路を有している。つまり、特許文献１に記載されている電力増幅器は、９０度の位相差を有する送信信号をそれぞれ増幅し、その後、電力結合器でそれぞれの送信信号の電力を結合して出力する電力増幅器であり、いわゆるバランスアンプの構成が記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−２０６６４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

近年、ＧＳＭ（Global System for Mobile Communications）（登録商標）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器（例えば、携帯電話機）が世界的に普及している。一般に、この種の移動体通信機器は、電波の放射と受信をするアンテナ、アンテナでの送受信を切り替えるアンテナスイッチ、電力変調された高周波信号を増幅してアンテナへ供給する電力増幅器（ＰＡモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。

【0005】

携帯電話機に含まれる電力増幅器は、例えば、送信信号を増幅する増幅経路が単一であるシングルアンプから構成されている。すなわち、シングルアンプでは、送信信号を入力して増幅した後、増幅した送信信号を出力するものであるが、この送信信号を入力して増幅した後に出力する経路が単一経路となっている。このとき、シングルアンプでは、シングルアンプで電力を増幅された送信信号がアンテナに向かって出力される。シングルアンプでは、シングルアンプに接続されている負荷の変動によりシングルアンプから出力される送信信号の変動が生じやすいという問題点がある。すなわち、アンテナを金属物質に接触させたり、アンテナを手で持つなどの動作が加わると、シングルアンプの出力に接続されている負荷が変動する。この負荷変動により、負荷のインピーダンスが変化する。これにより、シングルアンプから出力される送信信号の電力が変動することになる。例えば、電力の変動によりシングルアンプから出力される送信信号の電力が規定範囲よりも大きくなると、移動体通信機器を使用している人の体に悪影響を及ぼすことになる。一方、電力の変動により、シングルアンプから出力される送信信号の規定範囲よりも小さくなると、移動体通信機器の送信が途切れることになる。

【0006】

そこで、本発明者らは、電力増幅器より出力される送信信号の電力が負荷の変動に影響されにくくするため、電力増幅器をバランスアンプから構成することを検討した。バランスアンプは、互いに９０度の位相差を有する送信信号が伝達する２つの増幅経路を有しており、最終的に、この２つの増幅経路を伝達するそれぞれの送信信号を電力結合器によって単一の出力とするものである。このバランスアンプによれば、２つの増幅経路を伝達する送信信号の位相が９０度ずれているので、バランスアンプの出力端子に接続されている負荷の変動があってもバランスアンプからの出力をほぼ一定に制御できる利点がある。つまり、バランスアンプでは、２つの増幅経路のうち一方の増幅経路が負荷変動によって高インピーダンスに変化する場合、他方の増幅経路が負荷変動に対して低インピーダンスに変化する。このため、２つの増幅経路を伝達する送信信号を結合すると、互いに負荷変動に対する送信信号の電力の変化を補完し合うことができる。この結果、バランスアンプから出力される送信信号の電力は、負荷変動に左右されずにほぼ一定にすることができる。したがって、電力増幅器をバランスアンプから構成することにより、負荷変動に強い電力増幅器を構成することが可能となる。

【0007】

ここで、電力結合器では、互いに９０度の位相差を有する送信信号の位相差を０に戻してから２つの増幅経路を伝達するそれぞれの送信信号の電力を結合する。この場合、２つの増幅経路から電力結合器へ入力される送信信号の位相差が丁度ゼロになると、電力結合器における電力合成の損失が最も少なくなる。このことから、２つの増幅経路から電力結合器へ入力される送信信号のフェイズバランスが整っていることが望ましい。言い換えれば、２つの増幅経路から電力結合器へ入力される送信信号のフェイズバランスがずれていると（劣化すると）、電力結合器における電力合成の損失が大きくなってしまう。

【0008】

本発明の目的は、携帯電話機などの移動体通信機器に搭載される電力増幅器をバランスアンプから構成する場合に、電力結合器における電力合成の損失を低減することができる技術を提供することにある。

【0009】

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0010】

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

【0011】

代表的な実施の形態における半導体装置は、ネガティブパスとポジティブパスとを有する。そして、前記ネガティブパスには、（ａ１）第１位相シフタと、（ｂ１）前記第１位相シフタの出力と接続される第１増幅器と、（ｃ１）前記第１増幅器の出力と接続される第２位相シフタとが設けられている。また、前記ポジティブパスには、（ａ２）第３位相シフタと、（ｂ２）前記第３位相シフタの出力と接続される第２増幅器と、（ｃ２）前記第２増幅器の出力と接続される第４位相シフタとが設けられている。さらに、前記ネガティブパスと前記ポジティブパスとを結合する電力結合器を備える。このとき、前記電力結合器は、前記ネガティブパスと前記ポジティブパスとの間に並列接続された偶数個の容量素子を含んでいることを特徴とするものである。

【発明の効果】

【0012】

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

【0013】

携帯電話機などの移動体通信機器に搭載される電力増幅器をバランスアンプから構成する場合に、電力結合器における電力合成の損失を低減することができる。

【図面の簡単な説明】

【0014】

【図1】携帯電話機の送受信部の構成を示すブロック図である。

【図2】ＰＡモジュールをシングルアンプから構成する例を示す回路ブロック図である。

【図3】ＰＡモジュールをバランスアンプから構成する例を示す回路ブロック図である。

【図4】ＰＡモジュールをバランスアンプから構成する例を示す回路ブロック図である。

【図5】バランスアンプの動作を説明する図である。

【図6】バランスアンプの動作を説明する図である。

【図7】ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプとを形成したＰＡモジュールのブロック図である。

【図8】実施の形態におけるＰＡモジュールの構成を示す図である。

【図9】実施の形態におけるＰＡモジュールの実装構成を示す図である。

【図10】現状のＰＡモジュールに使用される出力整合回路および電力結合器の回路構成を示す回路図である。

【図11】部品の共通化を進めた出力整合回路および電力結合器の構成を示す回路図である。

【図12】ＰＡモジュールに使用される出力整合回路および電力結合器の回路構成を示す回路図である。

【図13】部品の共通化を進めた出力整合回路および電力結合器の構成を示す回路図である。

【図14】（ａ）〜（ｄ）は、ＰＡモジュールが形成されている配線基板の各層の一部領域を示す平面図である。

【図15】ＰＡモジュールに使用される出力整合回路およびウェブ型の電力結合器の回路構成を寄生容量も含めて示す回路図である。

【図16】実施の形態における出力整合回路およびウェブ型の電力結合器の回路構成を寄生容量も含めて示す回路図である。

【図17】（ａ）〜（ｄ）は、実施の形態において、ＰＡモジュールが形成されている配線基板の各層の一部領域を示す平面図である。

【図18】（ａ）〜（ｄ）は、変形例において、ＰＡモジュールが形成されている配線基板の各層の一部領域を示す平面図である。

【図19】実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、アンプリチュードバランスと搬送周波数との関係を示すグラフである。

【図20】実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、フェイズバランスと搬送周波数との関係を示すグラフである。

【図21】実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、アイソレーションと搬送周波数との関係を示すグラフである。

【発明を実施するための形態】

【0015】

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

【0016】

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。

【0017】

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。

【0018】

同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

【0019】

また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。

【0020】

（実施の形態１）
＜＜送受信部構成＞＞
図１は、携帯電話機の送受信部の構成を示すブロック図である。図１に示すように、携帯電話機１は、アプリケーションプロセッサ２、メモリ３、ベースバンド部４、ＲＦＩＣ５、電力増幅器６、ＳＡＷ（Surface Acoustic Wave）フィルタ７、アンテナスイッチ８およびアンテナ９を有している。

【0021】

アプリケーションプロセッサ２は、例えば、ＣＰＵ（Central Processing Unit）から構成され、携帯電話機１のアプリケーション機能を実現する機能を有している。具体的には、メモリ３から命令を読みだして解読し、解読した結果に基づいて各種の演算や制御することによりアプリケーション機能を実現している。メモリ３は、データを記憶する機能を有しており、例えば、アプリケーションプロセッサ２を動作させるプログラムや、アプリケーションプロセッサ２での処理データを記憶するように構成されている。また、メモリ３は、アプリケーションプロセッサ２だけでなく、ベースバンド部４ともアクセスできるようになっており、ベースバンド部で処理されるデータの記憶にも使用できるようになっている。

【0022】

ベースバンド部４は、中央制御部であるＣＰＵを内蔵し、送信時には、操作部を介したユーザ（通話者）からの音声信号（アナログ信号）をデジタル処理してベースバンド信号を生成できるように構成されている。一方、受信時には、デジタル信号であるベースバンド信号から音声信号を生成できるように構成されている。

【0023】

ＲＦＩＣ５は、送信時にはベースバンド信号を変調して無線周波数の信号を生成し、受信時には、受信信号を復調してベースバンド信号を生成することができるように構成されている。電力増幅器６は、微弱な入力信号と相似な大電力の信号を電源から供給される電力で新たに生成して出力する回路である。ＳＡＷフィルタ７は、受信信号から所定の周波数帯の信号だけを通過させるように構成されている。

【0024】

アンテナスイッチ８は、携帯電話機１に入力される受信信号と携帯電話機１から出力される送信信号とを分離するためのものであり、アンテナ９は、電波を送受信するためのものである。

【0025】

携帯電話機１は、上記のように構成されており、以下に、その動作について簡単に説明する。まず、信号を送信する場合について説明する。ベースバンド部４で音声信号などのアナログ信号をデジタル処理することにより生成されたベースバンド信号は、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力したベースバンド信号を、変調信号源およびミキサによって、無線周波数（ＲＦ（Radio Frequency）周波数）の信号に変換する。無線周波数に変換された信号は、ＲＦＩＣ５から電力増幅器（ＰＡモジュール）６に出力される。電力増幅器６に入力した無線周波数の信号は、電力増幅器６で増幅された後、アンテナスイッチ８を介してアンテナ９より送信される。

【0026】

次に、信号を受信する場合について説明する。アンテナ９により受信された無線周波数の信号（受信信号）は、ＳＡＷフィルタ７を通過した後、ＲＦＩＣ５に入力する。ＲＦＩＣ５では、入力した受信信号を増幅した後、変調信号源およびミキサによって、周波数変換を行なう。そして、周波数変換された信号の検波が行なわれ、ベースバンド信号が抽出される。その後、このベースバンド信号は、ＲＦＩＣ５からベースバンド部４に出力される。このベースバンド信号がベースバンド部４で処理され、音声信号が出力される。

【0027】

上述したように、デジタル携帯電話機から信号を送信する際、電力増幅器６によって信号は増幅された後、アンテナスイッチ８を介してアンテナ９から出力される。

【0028】

＜＜ＰＡモジュール（シングルアンプ）の構成＞＞
以下では、このＰＡモジュールＰＡ（図１の電力増幅器６）の回路ブロック構成について説明する。まず、図２は、ＰＡモジュールＰＡをシングルアンプから構成する例を示す回路ブロック図である。シングルアンプとは、送信信号を増幅する経路が単一経路となっているＰＡモジュールＰＡをいうものとする。図２において、ＰＡモジュールＰＡは、入力端子ＩＴＥと出力端子ＯＴＥとの間に、入力整合回路ＩＭＮ、初段増幅回路ＦＡＭＰ、段間整合回路ＭＭＮ、終段増幅回路ＳＡＭＰおよび出力整合回路ＯＭＮを有している。

【0029】

入力整合回路ＩＭＮは、入力端子ＩＴＥから入力した入力信号（送信信号）を効率よく初段増幅回路ＦＡＭＰに出力するための回路である。具体的に、入力整合回路ＩＭＮは、容量素子やインダクタ素子などの受動部品から構成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。

【0030】

初段増幅回路ＦＡＭＰは、入力整合回路ＩＭＮから出力された送信信号の電力を増幅できるように構成されている。例えば、初段増幅回路ＦＡＭＰは、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0031】

段間整合回路ＭＭＮは、初段増幅回路ＦＡＭＰで増幅された送信信号を効率よく終段増幅回路ＳＡＭＰに伝達するための回路である。具体的に、段間整合回路ＭＭＮは、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。

【0032】

終段増幅回路ＳＡＭＰは、段間整合回路ＭＭＮから出力された送信信号の電力を増幅できるように構成されている。例えば、終段増幅回路ＳＡＭＰも初段増幅回路ＦＡＭＰと同様に、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0033】

出力整合回路ＯＭＮは、終段増幅回路ＳＡＭＰで増幅された送信信号を効率よく出力端子ＯＴＥから出力するための回路である。具体的に、出力整合回路ＯＭＮは、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。

【0034】

シングルアンプから構成されているＰＡモジュールＰＡは上記のように構成されており、以下に、その動作について図２を参照しながら説明する。まず、入力端子ＩＴＥに送信信号が入力されると、送信信号は入力端子ＩＴＥから入力整合回路ＩＭＮに入力する。この入力整合回路ＩＭＮは、送信信号に対してインピーダンス整合がとられるように構成されているため、入力整合回路ＩＭＮに入力した送信信号は反射が抑制されて効率よく入力整合回路ＩＭＮから出力される。

【0035】

続いて、入力整合回路ＩＭＮから出力された送信信号は、初段増幅回路ＦＡＭＰに入力する。初段増幅回路ＦＡＭＰでは、送信信号の電力が増幅される。そして、初段増幅回路ＦＡＭＰで増幅された送信信号は、段間整合回路ＭＭＮに入力する。このとき、段間整合回路ＭＭＮでも送信信号に対してインピーダンス整合がとられているので、効率よく段間整合回路ＭＭＮから送信信号が出力される。

【0036】

その後、段間整合回路ＭＭＮから出力された送信信号は、終段増幅回路ＳＡＭＰに入力する。終段増幅回路ＳＡＭＰでは、送信信号の電力が増幅される。そして、終段増幅回路ＳＡＭＰで増幅された送信信号は、出力整合回路ＯＭＮに入力する。出力整合回路ＯＭＮでも送信信号に対してインピーダンス整合がとられているので、効率よく出力整合回路ＯＭＮから送信信号が出力される。出力整合回路ＯＭＮから出力された送信信号は、出力端子ＯＴＥを介してＰＡモジュールＰＡの外部に出力される。以上のようにして、ＰＡモジュールＰＡで送信信号の電力を増幅することができる。

【0037】

このように構成されているＰＡモジュールＰＡでは、ＰＡモジュールＰＡで電力を増幅された送信信号がアンテナに向って出力される。このとき、ＰＡモジュールＰＡをシングルアンプから構成する場合、シングルアンプに接続されている負荷の変動によりシングルアンプから出力される送信信号の変動が生じやすいという問題点がある。例えば、電力の変動によりシングルアンプから出力される送信信号の電力が規定範囲よりも大きくなると、移動体通信機器を使用している人の体に悪影響を及ぼすことになる。一方、電力の変動により、シングルアンプから出力される送信信号の規定範囲よりも小さくなると、移動体通信機器の送信が途切れることになる。

【0038】

＜＜ＰＡモジュール（バランスアンプ）の構成＞＞
そこで、ＰＡモジュールＰＡより出力される送信信号の電力が負荷の変動に影響されにくくするため、ＰＡモジュールＰＡをバランスアンプから構成することが検討されている。バランスアンプは、互いに９０度の位相差を有する送信信号が伝達する２つの増幅経路を有しており、最終的に、この２つの増幅経路を伝達するそれぞれの送信信号を電力結合器によって単一の出力とするものである。

【0039】

図３は、ＰＡモジュールＰＡをバランスアンプから構成する例を示す回路ブロック図である。図３に示すバランスアンプおいては、入力端子ＩＴＥと出力端子ＯＴＥの間に２つの増幅経路が存在する。この２つの増幅経路のうち、一方の増幅経路をネガティブパスと呼び、他方の増幅経路をポジティブパスと呼ぶことにする。ネガティブパスとポジティブパスとは、同一の入力端子ＩＴＥに接続された電力分割器ＰＤ１によって分岐されている。

【0040】

まず、ネガティブパスの構成について説明する。ネガティブパスにおいては、電力分割器ＰＤ１と電力結合器ＰＣとの間に、入力整合回路ＩＭＮ（１ｎ）、初段増幅回路ＦＡＭＰ（１ｎ）、段間整合回路ＭＭＮ（１ｎ）、終段増幅回路ＳＡＭＰ（１ｎ）、出力整合回路ＯＭＮ（１ｎ）とを有している。

【0041】

入力整合回路ＩＭＮ（１ｎ）（位相シフタ）は、電力分割器ＰＤ１で分割された入力信号（送信信号）を効率よく初段増幅回路ＦＡＭＰ（１ｎ）に出力するための回路である。具体的に、入力整合回路ＩＭＮ（１ｎ）は、容量素子やインダクタ素子などの受動部品から構成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。この入力整合回路ＩＭＮ（１ｎ）は、インピーダンス整合をとる機能と、入力整合回路ＩＭＮ（１ｎ）を伝達する送信信号の位相を調整する機能を有している。つまり、バランスアンプでは、ネガティブパスとポジティブパスとを伝達する送信信号の位相を９０度異なるようにしているため、まず、電力分割器ＰＤ１で分割された送信信号を入力する入力整合回路ＩＭＮ（１ｎ）でネガティブパスを伝達する送信信号の位相を調整している。

【0042】

初段増幅回路ＦＡＭＰ（１ｎ）は、入力整合回路ＩＭＮ（１ｎ）から出力された送信信号の電力を増幅できるように構成されている。例えば、初段増幅回路ＦＡＭＰ（１ｎ）は、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0043】

段間整合回路ＭＭＮ（１ｎ）は、初段増幅回路ＦＡＭＰ（１ｎ）で増幅された送信信号を効率よく終段増幅回路ＳＡＭＰ（１ｎ）に伝達するための回路である。具体的に、段間整合回路ＭＭＮ（１ｎ）は、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。

【0044】

終段増幅回路ＳＡＭＰ（１ｎ）は、段間整合回路ＭＭＮ（１ｎ）から出力された送信信号の電力を増幅できるように構成されている。例えば、終段増幅回路ＳＡＭＰ（１ｎ）も初段増幅回路ＦＡＭＰ（１ｎ）と同様に、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0045】

出力整合回路ＯＭＮ（１ｎ）（位相シフタ）は、終段増幅回路ＳＡＭＰ（１ｎ）で増幅された送信信号を効率よく出力端子ＯＴＥから出力するための回路である。具体的に、出力整合回路ＯＭＮ（１ｎ）は、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。さらに、バランスアンプにおいて、出力整合回路ＯＭＮ（１ｎ）は、インピーダンス整合をとる機能とともに、ネガティブパスを伝達する送信信号の位相を調整する機能も有している。つまり、バランスアンプでは、ネガティブパスとポジティブパスの間で送信信号の位相を９０度ずらすように調整されているが、最終的に、電力結合器ＰＣで、ネガティブパスを伝達する送信信号と、ポジティブパスを伝達する送信信号とを結合させるため、電力結合器ＰＣへ入力する直前の出力整合回路ＯＭＮ（１ｎ）で送信信号の位相を調整するように構成されている。

【0046】

続いて、ポジティブパスの構成について説明する。ポジティブパスにおいては、電力分割器ＰＤ１と電力結合器ＰＣとの間に、入力整合回路ＩＭＮ（１ｐ）、初段増幅回路ＦＡＭＰ（１ｐ）、段間整合回路ＭＭＮ（１ｐ）、終段増幅回路ＳＡＭＰ（１ｐ）、出力整合回路ＯＭＮ（１ｐ）とを有している。

【0047】

入力整合回路ＩＭＮ（１ｐ）（位相シフタ）は、電力分割器ＰＤ１で分割された入力信号（送信信号）を効率よく初段増幅回路ＦＡＭＰ（１ｐ）に出力するための回路である。具体的に、入力整合回路ＩＭＮ（１ｐ）は、容量素子やインダクタ素子などの受動部品から構成されており、入力信号に対するインピーダンス整合をとることができるように組み合わされている。この入力整合回路ＩＭＮ（１ｐ）は、インピーダンス整合をとる機能と、入力整合回路ＩＭＮ（１ｐ）を伝達する送信信号の位相を調整する機能を有している。つまり、バランスアンプでは、ネガティブパスとポジティブパスとを伝達する送信信号の位相を９０度異なるようにしているため、まず、電力分割器ＰＤ１で分割された送信信号を入力する入力整合回路ＩＭＮ（１ｐ）でポジティブパスを伝達する送信信号の位相を調整している。

【0048】

初段増幅回路ＦＡＭＰ（１ｐ）は、入力整合回路ＩＭＮ（１ｐ）から出力された送信信号の電力を増幅できるように構成されている。例えば、初段増幅回路ＦＡＭＰ（１ｐ）は、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0049】

段間整合回路ＭＭＮ（１ｐ）は、初段増幅回路ＦＡＭＰ（１ｐ）で増幅された送信信号を効率よく終段増幅回路ＳＡＭＰ（１ｐ）に伝達するための回路である。具体的に、段間整合回路ＭＭＮ（１ｐ）は、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。

【0050】

終段増幅回路ＳＡＭＰ（１ｐ）は、段間整合回路ＭＭＮ（１ｐ）から出力された送信信号の電力を増幅できるように構成されている。例えば、終段増幅回路ＳＡＭＰ（１ｐ）も初段増幅回路ＦＡＭＰ（１ｐ）と同様に、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用される。

【0051】

出力整合回路ＯＭＮ（１ｐ）（位相シフタ）は、終段増幅回路ＳＡＭＰ（１ｐ）で増幅された送信信号を効率よく出力端子ＯＴＥから出力するための回路である。具体的に、出力整合回路ＯＭＮ（１ｐ）は、容量素子やインダクタ素子などの受動部品から構成されており、送信信号に対するインピーダンス整合をとることができるように組み合わされている。さらに、バランスアンプにおいて、出力整合回路ＯＭＮ（１ｐ）は、インピーダンス整合をとる機能とともに、ポジティブパスを伝達する送信信号の位相を調整する機能も有している。つまり、バランスアンプでは、ネガティブパスとポジティブパスの間で送信信号の位相を９０度ずらすように調整されているが、最終的に、電力結合器ＰＣで、ネガティブパスを伝達する送信信号と、ポジティブパスを伝達する送信信号とを結合させるため、電力結合器ＰＣへ入力する直前の出力整合回路ＯＭＮ（１ｐ）で送信信号の位相を調整するように構成される。

【0052】

なお、図３では、ネガティブパスの出力整合回路ＯＭＮ（１ｎ）と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）と電力結合器ＰＣを合わせて、出力整合回路ＯＭＮを構成している。

【0053】

以上のようにバランスアンプにはネガティブパスとポジティブパスという２つの増幅経路が存在するが、バランスアンプの特徴は、ネガティブパスを伝達する送信信号の位相とポジティブパスを伝達する送信信号の位相が９０度ずれていることにある。つまり、図３に示すように、まず、入力端子ＩＴＥを通って電力分割器ＰＤ１からネガティブパスとポジティブパスへそれぞれ出力される送信信号の位相は同一である。次に、ネガティブパスの入力整合回路ＩＭＮ（１ｎ）とポジティブパスの入力整合回路ＩＭＮ（１ｐ）で送信信号の位相が調整される結果、ネガティブパスの入力整合回路ＩＭＮ（１ｎ）から出力された送信信号の位相と、ポジティブパスの入力整合回路ＩＭＮ（１ｐ）から出力された送信信号の位相とは、９０度の位相差が生じている。そして、この９０度の位相差が生じた状態で、ネガティブパスの初段増幅回路ＦＡＭＰ（１ｎ）、段間整合回路ＭＭＮ（１ｎ）、終段増幅回路ＳＡＭＰ（１ｎ）と、ポジティブパスの初段増幅回路ＦＡＭＰ（１ｐ）、段間整合回路ＭＭＮ（１ｐ）、終段増幅回路ＳＡＭＰ（１ｐ）とを、それぞれの送信信号が伝達する。そして、ネガティブパスの出力整合回路ＯＭＮ（１ｎ）と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）で、それぞれの送信信号の位相が調整され、ネガティブパスの出力整合回路ＯＭＮ（１ｎ）から出力された送信信号の位相と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）から出力された送信信号の位相が同一となる。そして、同一となった送信信号が電力結合器ＰＣで結合されるのである。

【0054】

このバランスアンプによれば、２つの増幅経路を伝達する送信信号の位相が９０度ずれているので、バランスアンプの出力端子に接続されている負荷の変動があってもバランスアンプからの出力をほぼ一定に制御できる利点がある。つまり、２つの増幅経路のうち一方の増幅経路が負荷変動によって高インピーダンスに変化する場合、他方の増幅経路が負荷変動に対して低インピーダンスに変化する。このため、２つの増幅経路を伝達する送信信号を結合すると、互いに負荷変動に対する送信信号の電力の変化を補完し合うことができる。この結果、バランスアンプから出力される送信信号の電力は、負荷変動に左右されずにほぼ一定にすることができる。したがって、ＰＡモジュールＰＡをバランスアンプから構成することにより、負荷変動に強いＰＡモジュールＰＡを構成することができる。

【0055】

さらに、ＲＦＩＣの内部構成を単純化できるバランスアンプの構成について説明する。

【0056】

図４は、ＰＡモジュールＰＡをバランスアンプから構成する例を示す回路ブロック図である。図４に示すバランスアンプおいては、入力端子ＩＴＥ（１ｎ）と入力端子ＩＴＥ（１ｐ）を有している。つまり、図４に示すバランスアンプと、図３に示すバランスアンプの相違点は、図３に示すバランスアンプでは、１つの入力端子ＩＴＥから送信信号を入力するのに対し、図４に示すバランスアンプでは、２つの入力端子ＩＴＥ（１ｎ）、ＩＴＥ（１ｐ）から互いに位相が１８０度異なる差動信号を送信信号として入力している。その他の構成は、図３に示すバランスアンプと、図４に示すバランスアンプでほぼ同一の構成をしている。

【0057】

図３に示すバランスアンプの場合、１つの入力端子ＩＴＥから送信信号を入力し、ＰＡモジュールＰＡ内部で入力した送信信号を電力分割器ＰＤ１によってネガティブパスを伝達する送信信号と、ポジティブパスを伝達する送信信号に分割している。

【0058】

ここで、ＰＡモジュールＰＡに送信信号を入力するＲＦＩＣの内部にあるミキサは２つの出力端子を有する差動回路で構成し、ミキサの出力信号は互いに位相が１８０度異なる差動信号とする事が一般的である。このため、図３に示すバランスアンプの場合、ＲＦＩＣ内部に上記差動信号をシングルエンド信号に変換する回路を設ける必要がある。したがって、この場合、送信信号はＲＦＩＣ内部で差動信号からシングルエンド信号に変換された後でＰＡモジュールＰＡに入力され、ＰＡモジュールＰＡ内部の電力分割器ＰＤ１で再度分割されるため回路構成が冗長である。

【0059】

これに対し、図４に示すバランスアンプの場合、ネガティブパスに入力する入力端子ＩＴＥ（１ｎ）とポジティブパスに入力する入力端子ＩＴＥ（１ｐ）は別々になっており、入力端子ＩＴＥ（１ｎ）に入力される送信信号と、入力端子ＩＴＥ（１ｐ）に入力される送信信号とは１８０度の位相差を有し、差動入力となっている。したがって、ＲＦＩＣ内部の差動信号とシングルエンド信号を変換する回路と、ＰＡモジュールＰＡ内部の電力分割器ＰＤ１が不要となるため、上記回路構成の冗長性が解消できる。これは、不要となった上記の２つの回路の伝送損失が無くなる結果として効率的な送信信号の伝送が可能となるため、図４に示すバランスアンプは、消費電力が少なくなる特性を有していることになる。

【0060】

そこで、本実施の形態１では、図４に示すバランスアンプからＰＡモジュールＰＡを構成する例について説明する。ただし、本実施の形態１の技術的思想は、図４に示すバランスアンプに限定されるものではなく、例えば、図３に示すバランスアンプにも適用できるものである。

【0061】

＜＜ＰＡモジュール（バランスアンプ）の動作＞＞
バランスアンプから構成されているＰＡモジュールＰＡは上記のように構成されており、以下に、その動作について図５および図６を参照しながら説明する。

【0062】

まず、負荷変動が生じていない場合のバランスアンプの動作について図５を参照しながら説明する。図５において、ネガティブパスでは、入力端子ＩＴＥ（１ｎ）から入力された送信信号は、入力整合回路ＩＭＮ（１ｎ）で、例えば、９０度に位相調整された後、初段増幅回路ＦＡＭＰ（１ｎ）および終段増幅回路ＳＡＭＰ（１ｎ）で増幅される。そして、増幅された送信信号は、出力整合回路ＯＭＮ（１ｎ）で位相調整され、出力整合回路ＯＭＮ（１ｎ）から出力された送信信号の位相は、例えば、４５度となる。

【0063】

一方、ポジティブパスでは、ネガティブパスに入力される送信信号と位相が１８０度異なる送信信号が入力端子ＩＴＥ（１ｐ）に入力される。入力端子ＩＴＥ（１ｐ）から入力された送信信号は、入力整合回路ＩＭＮ（１ｐ）で、例えば、０度に位相調整された後、初段増幅回路ＦＡＭＰ（１ｐ）および終段増幅回路ＳＡＭＰ（１ｐ）で増幅される。そして、増幅された送信信号は、出力整合回路ＯＭＮ（１ｐ）で位相調整され、出力整合回路ＯＭＮ（１ｐ）から出力された送信信号の位相は、例えば、４５度となる。

【0064】

そして、ネガティブパスの出力整合回路ＯＭＮ（１ｎ）から出力された送信信号と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）から出力された送信信号とは、電力結合器ＰＣによって結合され、出力端子ＯＴＥから出力される。出力端子ＯＴＥから出力された送信信号は、アンテナＡＮＴから送信される。

【0065】

ここで、ネガティブパスを伝達する送信信号の位相と、ポジティブパスを伝達する送信信号の位相との関係に着目して説明する。図５に示すように、まず、ネガティブパスの入力整合回路ＩＭＮ（１ｎ）に入力する前の送信信号の位相と、ポジティブパスの入力整合回路ＩＭＮ（１ｐ）に入力する前の送信信号の位相との位相差は１８０度となっている。

【0066】

次に、ネガティブパスにおいて、入力整合回路ＩＭＮ（１ｎ）から出力された後の送信信号の位相は９０度となっている。このときの送信信号の位相と振幅の大きさは、図５に示すように、例えば、位相が９０度方向を向いており、振幅の大きさが「１」となっている。一方、ポジティブパスにおいて、入力整合回路ＩＭＮ（１ｐ）から出力された後の送信信号の位相は０度となっている。このときの送信信号の位相と振幅の大きさは、図５に示すように、例えば、位相が０度方向を向いており、振幅の大きさが「１」となっている。したがって、ネガティブパスにおける入力整合回路ＩＭＮ（１ｎ）から出力された送信信号の位相（９０度）と、ポジティブパスにおける入力整合回路ＩＭＮ（１ｐ）から出力された送信信号の位相（０度）との位相差は９０度となっている。

【0067】

続いて、ネガティブパスにおいて、出力整合回路ＯＭＮ（１ｎ）から出力された後の送信信号の位相は４５度となっている。このときの送信信号の位相と振幅の大きさは、図５に示すように、例えば、位相が４５度方向を向いており、振幅の大きさが「１」となっている。一方、ポジティブパスにおいて、出力整合回路ＯＭＮ（１ｐ）から出力された後の送信信号の位相は４５度となっている。このときの送信信号の位相と振幅の大きさは、図５に示すように、例えば、位相が４５度方向を向いており、振幅の大きさが「１」となっている。したがって、ネガティブパスにおける出力整合回路ＯＭＮ（１ｎ）から出力された送信信号の位相（４５度）と、ポジティブパスにおける出力整合回路ＯＭＮ（１ｐ）から出力された送信信号の位相（４５度）との位相差は０度となっている。

【0068】

このようにネガティブパスの出力整合回路ＯＭＮ（１ｎ）から出力された送信信号と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）から出力された送信信号は、ともに、位相が４５度となっており同一の位相を有している。このため、ネガティブパスの送信信号とポジティブパスの送信信号とを電力結合器ＰＣで結合すると、電力結合器ＰＣから出力端子ＯＴＥに出力される送信信号の位相は４５度で、かつ、振幅の大きさは「１」＋「１」＝「２」となる。この送信信号がアンテナＡＮＴから送信される。以上は負荷変動が生じていない場合のバランスアンプの動作である。

【0069】

次に、負荷変動が生じている場合のバランスアンプの動作について図６を参照しながら説明する。図６において、ネガティブパスでは、入力端子ＩＴＥ（１ｎ）から入力された送信信号は、入力整合回路ＩＭＮ（１ｎ）で、例えば、９０度に位相調整された後、初段増幅回路ＦＡＭＰ（１ｎ）および終段増幅回路ＳＡＭＰ（１ｎ）で増幅される。そして、増幅された送信信号は、出力整合回路ＯＭＮ（１ｎ）で位相調整され、出力整合回路ＯＭＮ（１ｎ）から出力された送信信号の位相は、例えば、４５度となる。

【0070】

一方、ポジティブパスでは、ネガティブパスに入力される送信信号と位相が１８０度異なる送信信号が入力端子ＩＴＥ（１ｐ）に入力される。入力端子ＩＴＥ（１ｐ）から入力された送信信号は、入力整合回路ＩＭＮ（１ｐ）で、例えば、０度に位相調整された後、初段増幅回路ＦＡＭＰ（１ｐ）および終段増幅回路ＳＡＭＰ（１ｐ）で増幅される。そして、増幅された送信信号は、出力整合回路ＯＭＮ（１ｐ）で位相調整され、出力整合回路ＯＭＮ（１ｐ）から出力された送信信号の位相は、例えば、４５度となる。

【0071】

そして、ネガティブパスの出力整合回路ＯＭＮ（１ｎ）から出力された送信信号と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）から出力された送信信号とは、電力結合器ＰＣによって結合され、出力端子ＯＴＥから出力される。出力端子ＯＴＥから出力された送信信号は、アンテナＡＮＴから送信される。

【0072】

ここで、ネガティブパスを伝達する送信信号の位相および振幅の大きさと、ポジティブパスを伝達する送信信号の位相および振幅の大きさとの関係に着目して説明する。図６に示すように、まず、ネガティブパスの入力整合回路ＩＭＮ（１ｎ）に入力する前の送信信号の位相と、ポジティブパスの入力整合回路ＩＭＮ（１ｐ）に入力する前の送信信号の位相との位相差は１８０度となっている。

【0073】

次に、ネガティブパスにおいて、入力整合回路ＩＭＮ（１ｎ）から出力された後の送信信号の位相は９０度となっている。このときの送信信号の位相と振幅の大きさは、図６に示すように、例えば、位相が９０度方向を向いており、振幅の大きさが「１．５」となっている。このように負荷変動が生じた場合、例えば、ネガティブパスを伝達する送信信号の振幅が「１」から「１．５」に変化する。

【0074】

一方、ポジティブパスにおいて、入力整合回路ＩＭＮ（１ｐ）から出力された後の送信信号の位相は０度となっている。このときの送信信号の位相と振幅の大きさは、図６に示すように、例えば、位相が０度方向を向いており、振幅の大きさが「０．５」となっている。このように負荷変動が生じた場合、例えば、ポジティブパスを伝達する送信信号の振幅が「１」から「０．５」に変化する。これは、２つの増幅経路（ネガティブパスとポジティブパス）が負荷変動に対して、互いに出力電力の変化を補完し合うようになっているからである。

【0075】

続いて、ネガティブパスにおいて、出力整合回路ＯＭＮ（１ｎ）から出力された後の送信信号の位相は４５度となっている。このときの送信信号の位相と振幅の大きさは、図６に示すように、例えば、位相が４５度方向を向いており、振幅の大きさが「１．５」となっている。一方、ポジティブパスにおいて、出力整合回路ＯＭＮ（１ｐ）から出力された後の送信信号の位相は４５度となっている。このときの送信信号の位相と振幅の大きさは、図６に示すように、例えば、位相が４５度方向を向いており、振幅の大きさが「０．５」となっている。したがって、ネガティブパスにおける出力整合回路ＯＭＮ（１ｎ）から出力された送信信号の位相（４５度）と、ポジティブパスにおける出力整合回路ＯＭＮ（１ｐ）から出力された送信信号の位相（４５度）との位相差は０度となっている。

【0076】

このようにネガティブパスの出力整合回路ＯＭＮ（１ｎ）から出力された送信信号と、ポジティブパスの出力整合回路ＯＭＮ（１ｐ）から出力された送信信号は、ともに、位相が４５度となっており同一の位相を有している。このため、ネガティブパスの送信信号とポジティブパスの送信信号とを電力結合器ＰＣで結合すると、電力結合器ＰＣから出力端子ＯＴＥに出力される送信信号の位相は４５度で、かつ、振幅の大きさは「１．５」＋「０．５」＝「２」となる。この送信信号がアンテナＡＮＴから送信される。したがって、負荷変動が生じても、アンテナＡＮＴから送信される送信信号の振幅の大きさは「２」となる。つまり、負荷変動が生じる前後で、アンテナＡＮＴから送信される送信信号の振幅の大きさは変化しない。このことは、バランスアンプでは、負荷変動が生じても、送信される送信信号の電力を一定にできることを意味している。したがって、ＰＡモジュールＰＡをバランスアンプから構成することにより、負荷変動に強いＰＡモジュールＰＡを構成することができることがわかる。

【0077】

＜＜ＰＡモジュール（バランスアンプ）のデュアルバンド化＞＞
近年の携帯電話機では音声通話機能だけでなく様々なアプリケーション機能が追加されている。すなわち、携帯電話機を用いた配信音楽の視聴、動画伝送、データ転送などの音声通話機能以外の機能が携帯電話機に追加されている。このような携帯電話機の多機能化に伴い、世界各国での周波数帯（ＧＳＭ（Global System for Mobile communications）帯、ＰＣＳ（Personal Communication Services）帯など）や変調方式（ＧＳＭ、ＥＤＧＥ（Enhanced Data rates for GSM Evolution）、ＷＣＤＭＡ（Wideband Code Division Multiplex Access）など）が多数存在することになっている。したがって、携帯電話機では、複数の異なる周波数帯や異なる変調方式に対応した送受信信号に対応する必要がある。このことから、携帯電話機内に存在するＰＡモジュールＰＡにもそれぞれ異なる周波数帯の信号を増幅する機能が求められており、ＰＡモジュールＰＡを構成する１つの半導体チップ内に異なる周波数帯の送信信号を増幅できるように構成することが行なわれている。すなわち、例えば、異なる２つの周波数帯の送信信号（ローバンド信号（第１周波数帯の信号）とハイバンド信号（第２周波数帯の信号）と呼ぶ）を増幅する場合を考えると、ローバンド信号用の増幅回路と、ハイバンド信号用の増幅回路を１つの半導体チップに形成することになる。このことは、ＰＡモジュールＰＡをバランスアンプから構成する場合も同様に、１つの半導体チップにローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプを形成することになる。

【0078】

図７は、ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプとを形成したＰＡモジュールＰＡのブロック図である。図７において、まず、ローバンド信号用バランスアンプの構成について説明する。図７に示すように、ＰＡモジュールＰＡには、入力端子ＩＴＥ（１ｎ）と入力端子ＩＴＥ（１ｐ）が形成されている。入力端子ＩＴＥ（１ｎ）に接続されている経路がローバンド信号用バランスアンプのネガティブパスである。具体的に、ローバンド信号用バランスアンプのネガティブパスには、入力端子ＩＴＥ（１ｎ）に接続された入力整合回路ＩＭＮ（１ｎ）、この入力整合回路ＩＭＮ（１ｎ）に接続された初段増幅回路ＦＡＭＰ（１ｎ）、この初段増幅回路ＦＡＭＰ（１ｎ）に接続された段間整合回路ＭＭＮ（１ｎ）が形成されている。さらに、ローバンド信号用バランスアンプのネガティブパスには、この段間整合回路ＭＭＮ（１ｎ）に接続された終段増幅回路ＳＡＭＰ（１ｎ）と、この終段増幅回路ＳＡＭＰ（１ｎ）に接続された出力整合回路ＯＭＮ（１ｎ）が形成されている。

【0079】

同様に、ローバンド信号用バランスアンプのポジティブパスには、入力端子ＩＴＥ（１ｐ）に接続された入力整合回路ＩＭＮ（１ｐ）、この入力整合回路ＩＭＮ（１ｐ）に接続された初段増幅回路ＦＡＭＰ（１ｐ）、この初段増幅回路ＦＡＭＰ（１ｐ）に接続された段間整合回路ＭＭＮ（１ｐ）が形成されている。さらに、ローバンド信号用バランスアンプのポジティブパスには、この段間整合回路ＭＭＮ（１ｐ）に接続された終段増幅回路ＳＡＭＰ（１ｐ）と、この終段増幅回路ＳＡＭＰ（１ｐ）に接続された出力整合回路ＯＭＮ（１ｐ）が形成されている。

【0080】

そして、出力整合回路ＯＭＮ（１ｎ）と出力整合回路ＯＭＮ（１ｐ）は、電力結合器ＰＣ１に接続されており、この電力結合器ＰＣ１の出力は出力端子ＯＴＥ１に接続されている。このようにして、ローバンド信号用バランスアンプが構成されている。

【0081】

続いて、ハイバンド信号用バランスアンプの構成について説明する。図７に示すように、ＰＡモジュールＰＡには、入力端子ＩＴＥ（２ｎ）と入力端子ＩＴＥ（２ｐ）が形成されている。入力端子ＩＴＥ（２ｎ）に接続されている経路がハイバンド信号用バランスアンプのネガティブパスである。具体的に、ハイバンド信号用バランスアンプのネガティブパスには、入力端子ＩＴＥ（２ｎ）に接続された入力整合回路ＩＭＮ（２ｎ）、この入力整合回路ＩＭＮ（２ｎ）に接続された初段増幅回路ＦＡＭＰ（２ｎ）、この初段増幅回路ＦＡＭＰ（２ｎ）に接続された段間整合回路ＭＭＮ（２ｎ）が形成されている。さらに、ハイバンド信号用バランスアンプのネガティブパスには、この段間整合回路ＭＭＮ（２ｎ）に接続された終段増幅回路ＳＡＭＰ（２ｎ）と、この終段増幅回路ＳＡＭＰ（２ｎ）に接続された出力整合回路ＯＭＮ（２ｎ）が形成されている。

【0082】

同様に、ハイバンド信号用バランスアンプのポジティブパスには、入力端子ＩＴＥ（２ｐ）に接続された入力整合回路ＩＭＮ（２ｐ）、この入力整合回路ＩＭＮ（２ｐ）に接続された初段増幅回路ＦＡＭＰ（２ｐ）、この初段増幅回路ＦＡＭＰ（２ｐ）に接続された段間整合回路ＭＭＮ（２ｐ）が形成されている。さらに、ハイバンド信号用バランスアンプのポジティブパスには、この段間整合回路ＭＭＮ（２ｐ）に接続された終段増幅回路ＳＡＭＰ（２ｐ）と、この終段増幅回路ＳＡＭＰ（２ｐ）に接続された出力整合回路ＯＭＮ（２ｐ）が形成されている。

【0083】

そして、出力整合回路ＯＭＮ（２ｎ）と出力整合回路ＯＭＮ（２ｐ）は、電力結合器ＰＣ２に接続されており、この電力結合器ＰＣ２の出力は出力端子ＯＴＥ２に接続されている。このようにして、ハイバンド信号用バランスアンプが構成されている。

【0084】

以上のように、図７を参照して、ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプとを形成したＰＡモジュールＰＡについて説明したが、この図７の構成要素のうち、破線で囲まれた領域に存在するものが半導体チップＣＨＰに形成される。このとき、図７では、ローバンド信号用バランスアンプのネガティブパスおよびポジティブパスと、ハイバンド信号用バランスアンプのネガティブパスおよびポジティブパスとが、並行に並ぶように配置されている。この場合、ローバンド信号用の増幅経路（ネガティブパスおよびポジティブパス）と、ハイバンド信号用の増幅経路（ネガティブパスおよびポジティブパス）が近接した配線間を伝達することになるので、近接した配線間のカップリング容量が大きくなり、ローバンド信号とハイバンド信号の間のクロストークが問題として顕在化する。したがって、ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプとを１つの小さな半導体チップ内に形成する場合、ローバンド信号とハイバンド信号との間のクロストークを抑制するために、ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプとのレイアウト構成を工夫する必要がある。そこで、本実施の形態１では、ローバンド信号用バランスアンプと、ハイバンド信号用バランスアンプのレイアウト配置に工夫を施している。

【0085】

＜＜ＰＡモジュール（バランスアンプ）の構成（デュアルバンド）＞＞
図８は、本実施の形態１におけるＰＡモジュールＰＡの構成を示す図である。図８において、本実施の形態１におけるＰＡモジュールＰＡの特徴は、ＰＡモジュールＰＡの中心線ＣＬ２に対して、片側にローバンド信号用バランスアンプを形成し、かつ、もう一方の片側にハイバンド信号用バランスアンプを形成している点にある。そして、中心線ＣＬ２のそばに入力端子ＩＴＥ（１ｎ）、ＩＴＥ（１ｐ）および入力端子ＩＴＥ（２ｎ）、ＩＴＥ（２ｐ）を形成している点にある。このように構成することにより、概略的に、ローバンド信号用バランスアンプでは、入力端子ＩＴＥ（１ｎ）、ＩＴＥ（１ｐ）から入力した送信信号が図８の右側に向って進む経路が取られる。これに対し、ハイバンド信号用バランスアンプでは、入力端子ＩＴＥ（２ｎ）、ＩＴＥ（２ｐ）から入力した送信信号が図８の左側に向って進む経路が取られる。したがって、ローバンド信号用バランスアンプの増幅経路と、ハイバンド信号用バランスアンプの増幅経路とが正反対の方向に進むことになる。このことは、ローバンド信号用バランスアンプの増幅経路と、ハイバンド信号用バランスアンプの増幅経路とが互いに並走することなく配置できることを意味している。このため、ローバンド信号用バランスアンプの増幅経路と、ハイバンド信号用バランスアンプの増幅経路との並走によるクロストークを防止できる。この結果、ローバンド信号用バランスアンプとハイバンド信号用バランスアンプを搭載したＰＡモジュールＰＡの特性向上を図ることができる。

【0086】

次に、具体的なＰＡモジュールＰＡの構成について説明する。図８に示すように、矩形形状をしたＰＡモジュールＰＡの中心線ＣＬ２の右側にローバンド信号用バランスアンプが形成されている。このローバンド信号用バランスアンプの構成について説明する。図８に示すように、ＰＡモジュールＰＡの中心線ＣＬ２近傍には、入力端子ＩＴＥ（１ｎ）と入力端子ＩＴＥ（１ｐ）が形成されている。入力端子ＩＴＥ（１ｎ）に接続されている経路がローバンド信号用バランスアンプのネガティブパスである。ローバンド信号用バランスアンプのネガティブパスには、入力端子ＩＴＥ（１ｎ）に接続された入力整合回路ＩＭＮ（１ｎ）、この入力整合回路ＩＭＮ（１ｎ）に接続された初段増幅回路ＦＡＭＰ（１ｎ）、この初段増幅回路ＦＡＭＰ（１ｎ）に接続された段間整合回路ＭＭＮ（１ｎ）が形成されている。さらに、ローバンド信号用バランスアンプのネガティブパスには、この段間整合回路ＭＭＮ（１ｎ）に接続された終段増幅回路ＳＡＭＰ（１ｎ）と、この終段増幅回路ＳＡＭＰ（１ｎ）に接続された出力整合回路ＯＭＮ（１ｎ）が形成されている。

【0087】

同様に、ローバンド信号用バランスアンプのポジティブパスには、入力端子ＩＴＥ（１ｐ）に接続された入力整合回路ＩＭＮ（１ｐ）、この入力整合回路ＩＭＮ（１ｐ）に接続された初段増幅回路ＦＡＭＰ（１ｐ）、この初段増幅回路ＦＡＭＰ（１ｐ）に接続された段間整合回路ＭＭＮ（１ｐ）が形成されている。さらに、ローバンド信号用バランスアンプのポジティブパスには、この段間整合回路ＭＭＮ（１ｐ）に接続された終段増幅回路ＳＡＭＰ（１ｐ）と、この終段増幅回路ＳＡＭＰ（１ｐ）に接続された出力整合回路ＯＭＮ（１ｐ）が形成されている。

【0088】

そして、出力整合回路ＯＭＮ（１ｎ）と出力整合回路ＯＭＮ（１ｐ）は、電力結合器ＰＣ１に接続されており、この電力結合器ＰＣ１の出力は出力端子ＯＴＥ１に接続されている。このようにして、ローバンド信号用バランスアンプが構成されている。このローバンド信号用バランスアンプの構成要素のうち点線で囲まれている領域は、半導体チップＣＨＰに形成されている。半導体チップＣＨＰに形成されているローバンド信号用バランスアンプ（ネガティブパス用の増幅器とポジティブパス用の増幅器）の構成要素のうち、入力整合回路ＩＭＮ（１ｎ）、初段増幅回路ＦＡＭＰ（１ｎ）、段間整合回路ＭＭＮ（１ｎ）および終段増幅回路ＳＡＭＰ（１ｎ）による経路をローバンド信号用ネガティブパスＬＢｎと呼ぶことにする。同様に、入力整合回路ＩＭＮ（１ｐ）、初段増幅回路ＦＡＭＰ（１ｐ）、段間整合回路ＭＭＮ（１ｐ）および終段増幅回路ＳＡＭＰ（１ｐ）による経路をローバンド信号用ポジティブパスＬＢｐと呼ぶことにする。

【0089】

続いて、ハイバンド信号用バランスアンプの構成について説明する。図８に示すように、ＰＡモジュールＰＡの中心線ＣＬ２近傍には、入力端子ＩＴＥ（２ｎ）と入力端子ＩＴＥ（２ｐ）が形成されている。入力端子ＩＴＥ（２ｎ）に接続されている経路がハイバンド信号用バランスアンプのネガティブパスである。具体的に、ハイバンド信号用バランスアンプのネガティブパスには、入力端子ＩＴＥ（２ｎ）に接続された入力整合回路ＩＭＮ（２ｎ）、この入力整合回路ＩＭＮ（２ｎ）に接続された初段増幅回路ＦＡＭＰ（２ｎ）、この初段増幅回路ＦＡＭＰ（２ｎ）に接続された段間整合回路ＭＭＮ（２ｎ）が形成されている。さらに、ハイバンド信号用バランスアンプのネガティブパスには、この段間整合回路ＭＭＮ（２ｎ）に接続された終段増幅回路ＳＡＭＰ（２ｎ）と、この終段増幅回路ＳＡＭＰ（２ｎ）に接続された出力整合回路ＯＭＮ（２ｎ）が形成されている。

【0090】

同様に、ハイバンド信号用バランスアンプのポジティブパスには、入力端子ＩＴＥ（２ｐ）に接続された入力整合回路ＩＭＮ（２ｐ）、この入力整合回路ＩＭＮ（２ｐ）に接続された初段増幅回路ＦＡＭＰ（２ｐ）、この初段増幅回路ＦＡＭＰ（２ｐ）に接続された段間整合回路ＭＭＮ（２ｐ）が形成されている。さらに、ハイバンド信号用バランスアンプのポジティブパスには、この段間整合回路ＭＭＮ（２ｐ）に接続された終段増幅回路ＳＡＭＰ（２ｐ）と、この終段増幅回路ＳＡＭＰ（２ｐ）に接続された出力整合回路ＯＭＮ（２ｐ）が形成されている。

【0091】

そして、出力整合回路ＯＭＮ（２ｎ）と出力整合回路ＯＭＮ（２ｐ）は、電力結合器ＰＣ２に接続されており、この電力結合器ＰＣ２の出力は出力端子ＯＴＥ２に接続されている。このようにして、ハイバンド信号用バランスアンプが構成されている。このハイバンド信号用バランスアンプの構成要素のうち点線で囲まれている領域は、半導体チップＣＨＰに形成されている。半導体チップＣＨＰに形成されているハイバンド信号用バランスアンプ（ネガティブパス用の増幅器とポジティブパス用の増幅器）の構成要素のうち、入力整合回路ＩＭＮ（２ｎ）、初段増幅回路ＦＡＭＰ（２ｎ）、段間整合回路ＭＭＮ（２ｎ）および終段増幅回路ＳＡＭＰ（２ｎ）による経路をハイバンド信号用ネガティブパスＨＢｎと呼ぶことにする。同様に、入力整合回路ＩＭＮ（２ｐ）、初段増幅回路ＦＡＭＰ（２ｐ）、段間整合回路ＭＭＮ（２ｐ）および終段増幅回路ＳＡＭＰ（２ｐ）による経路をハイバンド信号用ポジティブパスＨＢｐと呼ぶことにする。

【0092】

以上のようにして、本実施の形態１におけるＰＡモジュールＰＡでは、ローバンド信号用バランスアンプとハイバンド信号用バランスアンプとを中心線ＣＬ２に対して反対側に配置しているので、ローバンド信号用バランスアンプの増幅経路と、ハイバンド信号用バランスアンプの増幅経路が互いに並走することなく配置できる。この結果、ローバンド信号用バランスアンプとハイバンド信号用バランスアンプ間でのクロストークを抑制でき、ＰＡモジュールＰＡの特性向上を図ることができる。

【0093】

＜＜ＰＡモジュール（バランスアンプ）のレイアウト構成＞＞
続いて、本実施の形態１におけるＰＡモジュールＰＡの実装構成について説明する。図９は、本実施の形態１におけるＰＡモジュールＰＡの実装構成を示す図である。図９に示すように、本実施の形態１におけるＰＡモジュールＰＡにおいて、矩形形状をした配線基板ＷＢの中央部に半導体チップＣＨＰが搭載されており、配線基板ＷＢに搭載された半導体チップＣＨＰの周囲に受動部品が搭載されている。ここで、図８と図９の対応関係について説明すると、図８の破線で囲まれた構成要素が図９に示す半導体チップＣＨＰに形成されており、図８に示す出力整合回路ＯＭＮ（１ｎ）、出力整合回路ＯＭＮ（１ｐ）および電力結合器ＰＣ１は、図９に示す配線基板ＷＢの右側領域に形成されている受動部品と配線から構成されている。一方、図８に示す出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２は、図９に示す配線基板ＷＢの左側領域に形成されている受動部品と配線から構成されている。具体的に、図９では、配線基板ＷＢの左側領域に形成されている受動部品に符号が付けられている。例えば、図８に示す出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２は、図９に示す容量素子Ｃｈ１、インダクタ素子Ｌｌ１、抵抗素子Ｒｃ、インダクタ素子Ｌｃ２、容量素子Ｃ１、インダクタ素子Ｌｈ１、容量素子Ｃｂｌｋ１、容量素子Ｃｂｌｋ２、容量素子Ｃｌ１、および、容量素子Ｃｔ１を含むように構成されている。

【0094】

＜＜現状のＰＡモジュールにおける問題点＞＞
本実施の形態１におけるＰＡモジュールＰＡでは、上述した電力結合器ＰＣ１や電力結合器ＰＣ２の構成に工夫を施して、電力結合器ＰＣ１や電力結合器ＰＣ２における電力合成の損失を低減している。以下では、まず、現状のＰＡモジュールで使用されている電力結合器の問題点について説明した後、この問題点を解決する工夫を施した本実施の形態１におけるＰＡモジュールＰＡの特徴について説明する。

【0095】

なお、上述した記載では、デュアルバンド化したＰＡモジュールＰＡについて説明しているため、ローバンド信号用の電力結合器ＰＣ１と、ハイバンド信号用の電力結合器ＰＣ２が存在するが、本実施の形態１における技術的思想は、電力結合器ＰＣ１と電力結合器ＰＣ２に同等に適用することができるため、以下の説明では、ハイバンド信号用の電力結合器ＰＣ２に着目して説明する。ただし、本実施の形態１における技術的思想は、ハイバンド信号用の電力結合器ＰＣ２に適用できるだけでなく、ローバンド信号用の電力結合器ＰＣ１にも適用できるとともに、デュアルバンド化されたＰＡモジュールＰＡ（バランスアンプ）だけでなく、シングルバンドのＰＡモジュールＰＡ（バランスアンプ）に使用される電力結合器にも適用することができる。

【0096】

図１０は、現状のＰＡモジュールに使用される出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２の回路構成を示す回路図である。図１０において、ハイバンド信号用ネガティブパスは、端子ＯＭＮｉｎ＿ｎと接続されており、この端子ＯＭＮｉｎ＿ｎに出力整合回路ＯＭＮ（２ｎ）の入力が接続されている。一方、ハイバンド信号用ポジティブパスは、端子ＯＭＮｉｎ＿ｐと接続されており、この端子ＯＭＮｉｎ＿ｐに出力整合回路ＯＭＮ（２ｐ）の入力が接続されている。そして、出力整合回路ＯＭＮ（２ｎ）の出力は、端子Ｃｏｍｂｉｎ＿ｎを介して電力結合器ＰＣ２の入力と接続され、出力整合回路ＯＭＮ（２ｐ）の出力は、端子Ｃｏｍｂｉｎ＿ｐを介して電力結合器ＰＣ２の入力と接続されている。そして、電力結合器ＰＣ２の出力は、出力端子ＯＴＥ２に接続されている。

【0097】

ここで、現状のＰＡモジュールにおいて、出力整合回路ＯＭＮ（２ｎ）は、端子ＯＭＮｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｎとの間に直列接続された容量素子Ｃｈ１と、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に接続されたインダクタ素子Ｌｈ１から構成されている。このように構成されている出力整合回路ＯＭＮ（２ｎ）では、端子ＯＭＮｉｎ＿ｎから入力する送信信号の位相を−４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。同様に、出力整合回路ＯＭＮ（２ｐ）は、端子ＯＭＮｉｎ＿ｐと端子Ｃｏｍｂｉｎ＿ｐとの間に直列接続されたインダクタ素子Ｌｌ１と、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に接続された容量素子Ｃｌ１ａから構成されている。このように構成されている出力整合回路ＯＭＮ（２ｐ）では、端子ＯＭＮｉｎ＿ｐから入力する送信信号の位相を＋４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。

【0098】

続いて、電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続された抵抗素子Ｒｃと、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に接続される容量素子Ｃ２と、端子Ｃｏｍｂｉｎ＿ｎと出力端子ＯＴＥ２の間に直列接続されたインダクタ素子Ｌｃ２と、出力端子ＯＴＥ２とグランドとの間に接続された容量素子Ｃ１ａとを有している。さらに、電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に接続される容量素子Ｃｌ１ｂと、端子Ｃｏｍｂｉｎ＿ｐと出力端子ＯＴＥ２の間に直列接続されたインダクタ素子Ｌｃ２と、出力端子ＯＴＥ２とグランドとの間に接続された容量素子Ｃ１ｂとを有している。このように構成されている電力結合器ＰＣ２は、いわゆるウィルキンソン型電力結合器と呼ばれる。

【0099】

図１０に示す出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２によれば、まず、端子ＯＭＮｉｎ＿ｎに入力する送信信号（以下、第１送信信号という）と、端子ＯＭＮｉｎ＿ｐに入力する送信信号（以下、第２送信信号という）との間の位相差は９０度あるが、第１送信信号が出力整合回路ＯＭＮ（２ｎ）を通過することにより、第１送信信号の位相が−４５度シフトし、第２送信信号が出力整合回路ＯＭＮ（２ｐ）を通過することにより、第２送信信号の位相が＋４５度シフトする。この結果、端子Ｃｏｍｂｉｎ＿ｎに入力する第１送信信号の位相と、端子Ｃｏｍｂｉｎ＿ｐに入力する第２送信信号の位相が揃うことになる。この位相の揃った第１送信信号と第２送信信号が電力結合器ＰＣ２で合成され、合成された信号が出力端子ＯＴＥ２から出力されることになる。

【0100】

このウィルキンソン型の電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｎに入力する第１送信信号の位相と、端子Ｃｏｍｂｉｎ＿ｐに入力する第２送信信号の位相が揃っているときに電力合成の損失が最も少なくなる。さらに、ウィルキンソン型の電力結合器ＰＣ２では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続されている抵抗素子Ｒｃを流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号の位相差が１８０度となる。このため、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃを経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号が端子Ｃｏｍｂｉｎ＿ｐでキャンセルされる。この結果、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性が確保される。

【0101】

このように構成されているウィルキンソン型電力結合器を使用することにより、ハイバンド信号用ネガティブパスを伝達する第１送信信号と、ハイバンド信号用ポジティブパスを伝達する第２送信信号とを合成することができる。このとき、電力結合器ＰＣ２は、例えば、図９に示すように、配線基板ＷＢ上に形成されるチップ部品と配線によって形成される。このため、ＰＡモジュールのコスト低減および小型化を図る観点から、電力結合器ＰＣ２を構成するチップ部品の削減が望まれている。したがって、図１０に示すウィルキンソン型の電力結合器ＰＣ２では、電力結合器ＰＣ２を構成する４つのチップコンデンサを削減する取り組みが進められている。

【0102】

例えば、図１０に示すように、出力整合回路ＯＭＮ（２ｐ）を構成する容量素子Ｃｌ１ａと、電力結合器ＰＣ２を構成する容量素子Ｃｌ１ｂは、ともに、端子Ｃｏｍｂｉｎ＿ｐとグランドの間に並列接続されている部品であるため、１つの容量素子に共通化することができると考えられる。同様に、電力結合器ＰＣ２を構成する容量素子Ｃ１ａと、電力結合器ＰＣ２を構成する容量素子Ｃ１ｂは、ともに、出力端子ＯＴＥ２とグランドとの間に並列接続されている部品であるため、１つの容量素子に共通化することができると考えられる。

【0103】

図１１は、部品の共通化を進めた出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２の構成を示す回路図である。図１１に示す容量素子Ｃｌ１は、図１０に示す容量素子Ｃｌ１ａと容量素子Ｃｌ１ｂを共通化した部品であり、図１１に示す容量素子Ｃ１は、図１０に示す容量素子Ｃ１ａと容量素子Ｃ１ｂを共通化した部品である。図１０と図１１を見比べるとわかるように、図１０に示す電力結合器ＰＣ２では、４つの容量素子（容量素子Ｃ２、容量素子Ｃ１ａ、容量素子Ｃ１ｂ、容量素子Ｃｌ１ｂ）が必要であるのに対し、図１１に示す電力結合器ＰＣ２では、３つの容量素子（容量素子Ｃ２、容量素子Ｃ１、容量素子Ｃｌ１）で構成することができる。この結果、図１１に示す電力結合器ＰＣ２では、図１０に示す電力結合器ＰＣ２に比べて部品数を削減することができる。

【0104】

このように図１１に示す電力結合器ＰＣ２では、図１０に示す電力結合器ＰＣ２に比べて部品数の削減を図ることができるが、さらなるＰＡモジュールのコスト低減および小型化を推進することが望まれている。このため、例えば、図１１に示すウィルキンソン型の電力結合器ＰＣ２を構成する容量素子Ｃ２を削除することが行なわれている。つまり、容量素子Ｃ２は、互いに並列接続されている容量素子がないため、部品の共通化ができず残存しているが、この容量素子Ｃ２を削除することにより、さらなるＰＡモジュールのコスト低減および小型化を図ることが行なわれている。このとき、容量素子Ｃ２は、ウィルキンソン型の電力結合器ＰＣ２を構成する必須部品であるため、削除すると、ウィルキンソン型の電力結合器ＰＣ２の特性を劣化させることになる。すなわち、容量素子Ｃ２を削除することにより、電力合成の損失も増加してしまう。さらに、容量素子Ｃ２を削除したウィルキンソン型の電力結合器ＰＣ２では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続されている抵抗素子Ｒｃを流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号の位相差が１８０度とならない。このため、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃを経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号が端子Ｃｏｍｂｉｎ＿ｐでキャンセルされないことになる。この結果、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性が劣化してしまう。このように容量素子Ｃ２を削除すると、電力結合器ＰＣ２の特性劣化が生じるが、現状では、この電力結合器ＰＣ２の特性劣化がありながらも、容量素子Ｃ２を削除することにより、ＰＡモジュールのコスト低減および小型化を優先させている。つまり、現状では、電力結合器ＰＣ２の特性劣化について妥協し、ＰＡモジュールのコスト低減および小型化を優先させているのである。

【0105】

このようにウィルキンソン型の電力結合器ＰＣ２では、電力結合器ＰＣ２の特性劣化の犠牲を払いながら、ＰＡモジュールのコスト低減および小型化を図っていることがわかる。したがって、ウィルキンソン型の電力結合器ＰＣ２では、さらなるＰＡモジュールのコスト低減および小型化を図ることは困難であると考えられる。このことから、電力結合器ＰＣ２として、ウィルキンソン型の電力結合器とは異なるタイプの電力結合器を使用することにより、ＰＡモジュールのコスト低減および小型化を図るアプローチがなされている。具体的には、ＰＡモジュールを構成する電力結合器ＰＣ２として、ウィルキンソン型の電力結合器に代えてウェブ（Ｗｅｂｂ）型の電力結合器を使用することが検討されている。

【0106】

以下に、このウェブ型の電力結合器ＰＣ２について説明する。図１２は、ＰＡモジュールに使用される出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２の回路構成を示す回路図である。図１２において、ハイバンド信号用ネガティブパスは、端子ＯＭＮｉｎ＿ｎと接続されており、この端子ＯＭＮｉｎ＿ｎに出力整合回路ＯＭＮ（２ｎ）の入力が接続されている。一方、ハイバンド信号用ポジティブパスは、端子ＯＭＮｉｎ＿ｐと接続されており、この端子ＯＭＮｉｎ＿ｐに出力整合回路ＯＭＮ（２ｐ）の入力が接続されている。そして、出力整合回路ＯＭＮ（２ｎ）の出力は、端子Ｃｏｍｂｉｎ＿ｎを介して電力結合器ＰＣ２の入力と接続され、出力整合回路ＯＭＮ（２ｐ）の出力は、端子Ｃｏｍｂｉｎ＿ｐを介して電力結合器ＰＣ２の入力と接続されている。そして、電力結合器ＰＣ２の出力は、出力端子ＯＴＥ２に接続されている。

【0107】

ここで、ＰＡモジュールにおいて、出力整合回路ＯＭＮ（２ｎ）は、端子ＯＭＮｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｎとの間に直列接続された容量素子Ｃｈ１と、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に接続されたインダクタ素子Ｌｈ１から構成されている。このように構成されている出力整合回路ＯＭＮ（２ｎ）では、端子ＯＭＮｉｎ＿ｎから入力する送信信号の位相を−４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。同様に、出力整合回路ＯＭＮ（２ｐ）は、端子ＯＭＮｉｎ＿ｐと端子Ｃｏｍｂｉｎ＿ｐとの間に直列接続されたインダクタ素子Ｌｌ１と、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に接続された容量素子Ｃｌ１から構成されている。このように構成されている出力整合回路ＯＭＮ（２ｐ）では、端子ＯＭＮｉｎ＿ｐから入力する送信信号の位相を＋４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。

【0108】

続いて、電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続された抵抗素子Ｒｃおよび容量素子（アイソレーション容量素子）Ｃｉｓｏと、端子Ｃｏｍｂｉｎ＿ｎと出力端子ＯＴＥ２の間に直列接続されたインダクタ素子Ｌｃ２と、出力端子ＯＴＥ２とグランドとの間に接続された容量素子Ｃ１ａとを有している。さらに、電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｐと出力端子ＯＴＥ２の間に直列接続されたインダクタ素子Ｌｃ２と、出力端子ＯＴＥ２とグランドとの間に接続された容量素子Ｃ１ｂとを有している。このように構成されている電力結合器ＰＣ２は、いわゆるウェブ型電力結合器と呼ばれる。

【0109】

図１２に示す出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２によれば、まず、端子ＯＭＮｉｎ＿ｎに入力する第１送信信号と、端子ＯＭＮｉｎ＿ｐに入力する第２送信信号との間の位相差は９０度あるが、第１送信信号が出力整合回路ＯＭＮ（２ｎ）を通過することにより、第１送信信号の位相が−４５度シフトし、第２送信信号が出力整合回路ＯＭＮ（２ｐ）を通過することにより、第２送信信号の位相が＋４５度シフトする。この結果、端子Ｃｏｍｂｉｎ＿ｎに入力する第１送信信号の位相と、端子Ｃｏｍｂｉｎ＿ｐに入力する第２送信信号の位相が揃うことになる。この位相の揃った第１送信信号と第２送信信号が電力結合器ＰＣ２で合成され、合成された信号が出力端子ＯＴＥ２から出力されることになる。

【0110】

このウェブ型の電力結合器ＰＣ２は、ウィルキンソン型の電力結合器と同様に、端子Ｃｏｍｂｉｎ＿ｎに入力する第１送信信号の位相と、端子Ｃｏｍｂｉｎ＿ｐに入力する第２送信信号の位相が揃っているときに電力合成の損失が最も少なくなる。また、ウェブ型の電力結合器ＰＣ２では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続されている抵抗素子Ｒｃおよび容量素子Ｃｉｓｏを流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号の位相差が１８０度となる。このため、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃを経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を経由して端子Ｃｏｍｂｉｎ＿ｐに流れる信号が端子Ｃｏｍｂｉｎ＿ｐでキャンセルされる。この結果、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性が確保される。

【0111】

ここで、ウェブ型の電力結合器とウィルキンソン型の電力結合器の相違点について説明する。まず、上述したように、ウィルキンソン型の電力結合器において、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃを介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号では、抵抗素子Ｒｃが位相をシフトさせる機能を有していないことから、端子Ｃｏｍｂｉｎ＿ｎから出力される信号の位相と、抵抗素子Ｒｃを介して端子Ｃｏｍｂｉｎ＿ｐに入力される信号との間の位相差はない。一方、ウィルキンソン型の電力結合器において、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号では、図１１に示すインダクタ素子Ｌｃ２および容量素子（容量素子Ｃ２、容量素子Ｃ１、容量素子Ｃｌ１）による位相シフト機能によって、端子Ｃｏｍｂｉｎ＿ｎから出力される信号の位相と、出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに入力される信号との間に１８０度の位相差が生じる。これにより、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃを介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号が、端子Ｃｏｍｂｉｎ＿ｐで重ね合わされるとキャンセルされる。このようにして、ウィルキンソン型の電力結合器では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性が確保される。

【0112】

これに対し、ウェブ型の電力結合器において、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃおよび容量素子Ｃｉｓｏを介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号では、容量素子Ｃｉｓｏが位相を−９０度シフトさせる機能を有しており、端子Ｃｏｍｂｉｎ＿ｎから出力される信号の位相と、抵抗素子Ｒｃおよび容量素子Ｃｉｓｏを介して端子Ｃｏｍｂｉｎ＿ｐに入力される信号との間の位相差は−９０度となる。そして、ウェブ型の電力結合器において、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号では、図１２に示すインダクタ素子Ｌｃ２および容量素子（容量素子Ｃ１ａ、容量素子Ｃ１ｂ）による位相シフト機能によって、端子Ｃｏｍｂｉｎ＿ｎから出力される信号の位相と、出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに入力される信号との間に＋９０度の位相差が生じる。これにより、端子Ｃｏｍｂｉｎ＿ｎから抵抗素子Ｒｃおよび容量素子Ｃｉｓｏを介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号の位相と、端子Ｃｏｍｂｉｎ＿ｎから出力端子ＯＴＥ２を介して端子Ｃｏｍｂｉｎ＿ｐに伝わる信号の位相が、端子Ｃｏｍｂｉｎ＿ｐで１８０度となり、これらの信号が端子Ｃｏｍｂｉｎ＿ｐで重ね合わされるとキャンセルされる。このようにして、ウェブ型の電力結合器では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性が確保される。

【0113】

以上にように、ウェブ型の電力結合器とウィルキンソン型の電力結合器とは、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐとの間のアイソレーション特性を確保する構成が相違しているのである。

【0114】

ここで、図１２に示すウェブ型の電力結合器ＰＣ２において、電力結合器ＰＣ２を構成する容量素子Ｃ１ａと、電力結合器ＰＣ２を構成する容量素子Ｃ１ｂは、ともに、出力端子ＯＴＥ２とグランドとの間に並列接続されている部品であるため、１つの容量素子に共通化することができると考えられる。

【0115】

図１３は、部品の共通化を進めた出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２の構成を示す回路図である。図１３に示すように、ウェブ型の電力結合器ＰＣ２では、２つの容量素子（容量素子Ｃｉｓｏ、容量素子Ｃ１）で構成することができる。この結果、図１３に示すウェブ型の電力結合器ＰＣ２では、ＰＡモジュールのコスト低減および小型化を図る観点から有用であることがわかる。つまり、図１１に示すウィルキンソン型の電力結合器ＰＣ２では、３つの容量素子（容量素子Ｃ２、容量素子Ｃ１、容量素子Ｃｌ１）が必要であるが、上述したように、電力結合器ＰＣ２の特性を犠牲にして、容量素子Ｃ２を削除することにより、ＰＡモジュールのコスト低減および小型化を図っている。これに対し、ウェブ型の電力結合器ＰＣ２では、図１３に示すように、電力結合器ＰＣ２の特性を犠牲にしなくても、２つの容量素子（容量素子Ｃｉｓｏ、容量素子Ｃ１）で構成できるので、ウィルキンソン型の電力結合器ＰＣ２に比べて、ウェブ型の電力結合器ＰＣ２では、電力結合器ＰＣ２の特性を維持しながら、ＰＡモジュールのコスト低減および小型化を図ることができる利点があることがわかる。そして、さらなるＰＡモジュールのコスト低減および小型化を図る観点から、ウェブ型の電力結合器ＰＣ２を構成する容量素子Ｃｉｓｏをチップ部品でなく、多層配線基板の層間容量素子として形成することが検討されている。ところが、容量素子Ｃｉｓｏを配線基板の層間容量素子として形成すると、次のような問題点が発生することを本発明者は見出した。以下に、本発明者が見出した問題点について説明する。

【0116】

図１４は、ＰＡモジュールが形成されている配線基板ＷＢの各層の一部領域を示す平面図である。配線基板ＷＢは、多層配線構造をしており、例えば、図１４では、層間絶縁膜で分離された４層構造となっている。具体的に、配線基板ＷＢの第１層（表面）には、図１４（ａ）に示すように、半導体チップＣＨＰやチップ部品（受動部品）が搭載されている。そして、図１４（ａ）に示す導体パターンＣＰ１が図１３に示す端子Ｃｏｍｂｉｎ＿ｎと同電位のパターンであり、図１４（ａ）に示す導体パターンＣＰ２が図１３に示す端子Ｃｏｍｂｉｎ＿ｐと同電位のパターンである。

【0117】

続いて、図１４（ｂ）に示すように、配線基板ＷＢの第１層の下層には第２層が形成されており、この第２層に上部電極ＵＥ１と導体パターンＣＰ３が形成されている。このとき、上部電極ＵＥ１は、図１４（ａ）に示す導体パターンＣＰ１と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている上部電極ＵＥ１は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ１と同電位となっている。一方、導体パターンＣＰ３は、図１４（ａ）に示す導体パターンＣＰ２と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている導体パターンＣＰ３は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２と同電位となっている。そして、第２層には、上部電極ＵＥ１および導体パターンＣＰ３の周囲を囲むようにグランドパターン（基準電位用導体プレーン）ＧＰ１が形成されている。

【0118】

次に、図１４（ｃ）に示すように、配線基板ＷＢの第２層の下層には第３層が形成されており、この第３層に下部電極ＢＥ１が形成されている。ここで、下部電極ＢＥ１は、図１４（ｂ）に示す導体パターンＣＰ３と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第３層に形成されている下部電極ＢＥ１は、配線基板ＷＢの第２層に形成されている導体パターンＣＰ３と同電位となっている。したがって、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２と、第２層に形成されている導体パターンＣＰ３と、第３層に形成されている下部電極ＢＥ１とは、互いに電気的に接続されて同電位となっている。そして、第３層には、下部電極ＢＥ１の周囲を囲むようにグランドパターンＧＰ２が形成されている。

【0119】

続いて、図１４（ｄ）に示すように、配線基板ＷＢの第３層の下層には第４層が形成されており、この第４層が配線基板ＷＢの裏面となっている。配線基板ＷＢの第４層には、グランドパターンＧＰ３が形成されている。このように構成されている４層構造の配線基板ＷＢにおいては、第２層に形成されている上部電極ＵＥ１と、第３層に形成されている下部電極ＢＥ１と、上部電極ＵＥ１と下部電極ＢＥ１に挟まれた層間絶縁膜（容量絶縁膜として機能する）によって、図１３に示す容量素子Ｃｉｓｏが形成される。このようにして、図１３に示す容量素子Ｃｉｓｏをチップ部品ではなく、配線基板ＷＢの層間容量素子として形成することにより、チップ部品の削減を図ることができる。

【0120】

ところが、容量素子Ｃｉｓｏを層間容量素子として形成すると、以下のような問題点が顕在化してくる。すなわち、図１４（ｂ）に示すように、容量素子Ｃｉｓｏを構成する上部電極ＵＥ１の周囲には、基準電位に固定されているグランドパターンＧＰ１が形成されていることから、この上部電極ＵＥ１とグランドパターンＧＰ１との間に寄生容量が形成される。一方、図１４（ｃ）に示すように、容量素子Ｃｉｓｏを構成する下部電極ＢＥ１の周囲には、基準電位に固定されているグランドパターンＧＰ２が形成されていることから、この下部電極ＢＥ１とグランドパターンＧＰ２との間に寄生容量が形成される。さらに下部電極ＢＥ１の下層の第４層にはグランドパターンＧＰ３が形成されているため、この下部電極ＢＥ１とグランドパターンＧＰ３との間にも寄生容量が存在することになる。

【0121】

以上のことから、上部電極ＵＥ１と同電位となっている端子Ｃｏｍｂｉｎ＿ｎとグランドとの間と、下部電極ＢＥ１と同電位となっている端子Ｃｏｍｂｉｎ＿ｐとグランドとの間のいずれにも寄生容量が存在することになる。

【0122】

図１５は、ＰＡモジュールに使用される出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）およびウェブ型の電力結合器ＰＣ２の回路構成を寄生容量も含めて示す回路図である。図１５に示すように、容量素子Ｃｉｓｏを配線基板ＷＢの層間容量素子として形成した結果、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に寄生容量Ｃｎｎが形成され、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に寄生容量Ｃｐｐが形成されていることがわかる。

【0123】

ここで、寄生容量Ｃｎｎは、主に、図１４（ｂ）に示す上部電極ＵＥ１とグランドパターンＧＰ１による寄生容量である。これに対し、寄生容量Ｃｐｐは、主に、図１４（ｂ）に示す導体パターンＣＰ３とグランドパターンＧＰ１による寄生容量と、図１４（ｃ）に示す下部電極ＢＥ１とグランドパターンＧＰ２による寄生容量と、図１４（ｃ）と図１４（ｄ）に示す下部電極ＢＥ１とグランドパターンＧＰ３による寄生容量とを組み合わせた寄生容量となる。したがって、寄生容量Ｃｎｎの容量値と、寄生容量Ｃｐｐの容量値とは大幅に異なることになる。

【0124】

ここで、例えば、図１５において、ウェブ型の電力結合器ＰＣ２の一方の入力ポートである端子Ｃｏｍｂｉｎ＿ｎに入力される第１送信信号の位相と、ウェブ型の電力結合器ＰＣ２の他方の入力ポートである端子Ｃｏｍｂｉｎ＿ｐに入力される第２送信信号の位相が揃っている場合に、ウェブ型の電力結合器ＰＣ２による電力合成の損失が最も小さくなる。しかし、図１５に示すように、端子Ｃｏｍｂｉｎ＿ｎに入力される第１送信信号の位相と、ウェブ型の電力結合器ＰＣ２の他方の入力ポートである端子Ｃｏｍｂｉｎ＿ｐに入力される第２送信信号の位相が揃うように、出力整合回路ＯＭＮ（２ｎ）と出力整合回路ＯＭＮ（２ｐ）を設計しても、容量値の異なる寄生容量Ｃｎｎと寄生容量Ｃｐｐが存在すると、第１送信信号の位相と、第２送信信号の位相がずれてしまうのである。つまり、寄生容量Ｃｎｎと寄生容量Ｃｐｐが存在しても、それぞれの容量値が等しければ、第１送信信号の位相と第２送信信号の位相のずれが生じにくくなるが、寄生容量Ｃｎｎの容量値と寄生容量Ｃｐｐの容量値が異なると、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスがずれてしまうのである。この結果、ウェブ型の電力結合器ＰＣ２における電力合成の損失が大きくなってしまう問題点が発生する。

【0125】

そこで、本発明者は、ＰＡモジュールのコスト低減および小型化を図る観点から、ウェブ型の電力結合器ＰＣ２の構成部品である容量素子Ｃｉｓｏを配線基板ＷＢの層間容量素子から形成することを前提として、容量素子Ｃｉｓｏを層間容量素子から構成することにより発生する寄生容量Ｃｎｎと寄生容量Ｃｐｐの容量値をできるだけ等しくする工夫を施している。以下に、この工夫を施した本実施の形態における技術的思想について説明する。

【0126】

＜＜本実施の形態における特徴（回路構成）＞＞
図１６は、本実施の形態における出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）およびウェブ型の電力結合器ＰＣ２の回路構成を寄生容量も含めて示す回路図である。図１６において、ハイバンド信号用ネガティブパスは、端子ＯＭＮｉｎ＿ｎと接続されており、この端子ＯＭＮｉｎ＿ｎに出力整合回路ＯＭＮ（２ｎ）の入力が接続されている。一方、ハイバンド信号用ポジティブパスは、端子ＯＭＮｉｎ＿ｐと接続されており、この端子ＯＭＮｉｎ＿ｐに出力整合回路ＯＭＮ（２ｐ）の入力が接続されている。そして、出力整合回路ＯＭＮ（２ｎ）の出力は、端子Ｃｏｍｂｉｎ＿ｎを介して電力結合器ＰＣ２の入力と接続され、出力整合回路ＯＭＮ（２ｐ）の出力は、端子Ｃｏｍｂｉｎ＿ｐを介して電力結合器ＰＣ２の入力と接続されている。そして、電力結合器ＰＣ２の出力は、出力端子ＯＴＥ２に接続されている。

【0127】

ここで、ＰＡモジュールにおいて、出力整合回路ＯＭＮ（２ｎ）は、端子ＯＭＮｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｎとの間に直列接続された容量素子Ｃｈ１と、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に接続されたインダクタ素子Ｌｈ１から構成されている。このように構成されている出力整合回路ＯＭＮ（２ｎ）では、端子ＯＭＮｉｎ＿ｎから入力する送信信号の位相を−４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。同様に、出力整合回路ＯＭＮ（２ｐ）は、端子ＯＭＮｉｎ＿ｐと端子Ｃｏｍｂｉｎ＿ｐとの間に直列接続されたインダクタ素子Ｌｌ１と、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に接続された容量素子Ｃｌ１から構成されている。このように構成されている出力整合回路ＯＭＮ（２ｐ）では、端子ＯＭＮｉｎ＿ｐから入力する送信信号の位相を＋４５度だけシフトするとともに、インピーダンス整合が取れるようになっている。

【0128】

続いて、電力結合器ＰＣ２は、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続された抵抗素子Ｒｃ、容量素子（アイソレーション容量素子）ＣｉｓｏＡおよび容量素子（アイソレーション容量素子）ＣｉｓｏＢと、端子Ｃｏｍｂｉｎ＿ｎと出力端子ＯＴＥ２の間に直列接続されたインダクタ素子Ｌｃ２と、出力端子ＯＴＥ２とグランドとの間に接続された容量素子Ｃ１とを有している。

【0129】

図１６に示す出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）および電力結合器ＰＣ２によれば、まず、端子ＯＭＮｉｎ＿ｎに入力する第１送信信号と、端子ＯＭＮｉｎ＿ｐに入力する第２送信信号との間の位相差は９０度あるが、第１送信信号が出力整合回路ＯＭＮ（２ｎ）を通過することにより、第１送信信号の位相が−４５度シフトし、第２送信信号が出力整合回路ＯＭＮ（２ｐ）を通過することにより、第２送信信号の位相が＋４５度シフトする。この結果、端子Ｃｏｍｂｉｎ＿ｎに入力する第１送信信号の位相と、端子Ｃｏｍｂｉｎ＿ｐに入力する第２送信信号の位相が揃うことになる。この位相の揃った第１送信信号と第２送信信号が電力結合器ＰＣ２で合成され、合成された信号が出力端子ＯＴＥ２から出力されることになる。

【0130】

なお、図１６において、出力整合回路ＯＭＮ（２ｎ）に設けられている容量素子Ｃｂｌｋ１は、ＤＣ成分（直流成分）を遮断するために設けられている。例えば、図１６において、端子ＯＭＮｉｎ＿ｐの前段には終段増幅回路ＳＡＭＰ（２ｐ）が接続されるが（図８参照）、この終段増幅回路ＳＡＭＰ（２ｐ）を構成するＭＩＳＦＥＴのドレインに直流バイアス電圧が印加される。つまり、終段増幅回路ＳＡＭＰ（２ｐ）を構成するＭＩＳＦＥＴのドレインと接続される端子ＯＭＮｉｎ＿ｐに直流バイアス電圧が印加される。このとき、容量素子Ｃｂｌｋ１が存在しない場合、端子ＯＭＮｉｎ＿ｐは、端子Ｃｏｍｂｉｎ＿ｐ→抵抗素子Ｒｃ→端子Ｃｏｍｂｉｎ＿ｎ→インダクタ素子Ｌｈ１を介してグランドと接続されることになり、端子ＯＭＮｉｎ＿ｐとグランドとの間に直流電流が流れてしまう。このことから、インダクタ素子Ｌｈ１とグランドとの間に容量素子Ｃｂｌｋ１を設けることにより、端子ＯＭＮｉｎ＿ｐとグランドとの間に直流電流が流れないようにしている。同様に、出力端子ＯＴＥ２に直列接続されている容量素子Ｃｂｌｋ２も、ＤＣ成分（直流成分）を遮断する機能を有している。

【0131】

また、図１６において、出力端子ＯＴＥ２とグランドとの間に設けられている容量素子Ｃｔ１は、高調波をグランドに流すトラップ機能を有している。すなわち、電力結合器ＰＣ２では、第１送信信号と第２送信信号とを合成した信号が出力端子ＯＴＥ２から出力されるが、この第１送信信号や第２送信信号には、本来送信すべき信号の２倍の周波数や３倍の周波数を有する高調波も含まれている。そこで、この高調波を出力端子ＯＴＥ２から出力する前に除去するため、高調波トラップフィルタとして機能する容量素子Ｃｔ１を出力端子ＯＴＥ２とグランドとの間に設けているのである。つまり、容量素子Ｃｔ１は、周波数が大きい信号に対して短絡しているとみなすことができるため、本来送信すべき信号の周波数よりも高い高調波に対して短絡しているとみなせる容量値を選択することにより、本来送信すべき信号よりも周波数の高い高調波について出力端子ＯＴＥ２ではなく、グランドへ流すことができる。この結果、出力端子ＯＴＥ２から出力される高調波を低減することができるのである。

【0132】

本実施の形態における出力整合回路ＯＭＮ（２ｎ）、出力整合回路ＯＭＮ（２ｐ）およびウェブ型の電力結合器ＰＣ２は上記のように構成されており、本実施の形態における特徴は、以下に示すようなものである。すなわち、本実施の形態における特徴は、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に並列接続された２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢを備えることにある。つまり、図１５に示すように、アイソレーション容量素子を１つの容量素子Ｃｉｓｏから構成し、この容量素子Ｃｉｓｏをチップ部品ではなく、配線基板ＷＢの層間容量素子として形成すると、容量素子Ｃｉｓｏを構成する上部電極ＵＥ１とグランド間に発生する寄生容量Ｃｎｎと、容量素子Ｃｉｓｏを構成する下部電極ＢＥ１とグランド間に発生する寄生容量Ｃｐｐが大幅に異なることになる。この結果、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスがずれてしまい、ウェブ型の電力結合器ＰＣ２における電力合成の損失が大きくなってしまう。

【0133】

そこで、本実施の形態では、端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に接続されるアイソレーション容量素子を、並列接続された２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢから構成している。この場合、２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢの形状の対称性を高めることにより、図１６に示す寄生容量Ｃｎの容量値と寄生容量Ｃｐの容量値をほぼ等しくすることができるのである。この結果、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスの劣化を抑制することができ、ウェブ型の電力結合器ＰＣ２における電力合成の損失を小さくすることができる。

【0134】

つまり、本実施の形態における技術的思想は、アイソレーション容量素子を、並列接続された対称性の高い２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢに分割することにより、容量素子ＣｉｓｏＡおよび容量素子ＣｉｓｏＢを配線基板ＷＢの層間容量素子として形成する場合であっても、それぞれの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢに起因する寄生容量をほぼ等しくできることに特徴がある。このように本実施の形態における基本思想は、アイソレーション容量素子を１つの容量素子ではなく、対称性の高い２つの容量素子で構成することにより、端子Ｃｏｍｂｉｎ＿ｎとグランドの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドの間に形成される寄生容量Ｃｐの容量値とを等しくするものである。したがって、本実施の形態では、アイソレーション容量素子を対称性の高い２つの容量素子から構成する例について説明するが、その基本概念は、アイソレーション容量素子を、並列接続された対称性の高い偶数個の容量素子から構成する場合にも拡張することができる。すなわち、アイソレーション容量素子を、並列接続された対称性の高い偶数個の容量素子から構成する場合も、端子Ｃｏｍｂｉｎ＿ｎとグランドの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドの間に形成される寄生容量Ｃｐの容量値とを等しくすることができる。この結果、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスの劣化を抑制することができ、ウェブ型の電力結合器ＰＣ２における電力合成の損失を小さくすることができる効果が得られる。

【0135】

このように本実施の形態における技術的思想は、アイソレーション容量素子を、並列接続された対称性の高い偶数個の容量素子から構成する場合にも適用できるが、本実施の形態では、具体的に、アイソレーション容量素子を、並列接続された対称性の高い２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢに分割する構成について説明する。すなわち、以下では、アイソレーション容量素子を、並列接続された対称性の高い２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢから構成することにより、端子Ｃｏｍｂｉｎ＿ｎとグランドの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドの間に形成される寄生容量Ｃｐの容量値とをほぼ等しくできることについて、レイアウト構成の観点から説明する。

【0136】

＜＜本実施の形態における特徴（レイアウト構成）＞＞
図１７は、実施の形態において、ＰＡモジュールが形成されている配線基板ＷＢの各層の一部領域を示す平面図である。配線基板ＷＢは、多層配線構造をしており、例えば、図１７では、層間絶縁膜で分離された４層構造となっている。具体的に、配線基板ＷＢの第１層（表面）には、図１７（ａ）に示すように、半導体チップＣＨＰやチップ部品（受動部品）が搭載されている。そして、図１７（ａ）に示す導体パターンＣＰ１が図１６に示す端子Ｃｏｍｂｉｎ＿ｎと同電位のパターンであり、図１７（ａ）に示す導体パターンＣＰ２が図１６に示す端子Ｃｏｍｂｉｎ＿ｐと同電位のパターンである。

【0137】

続いて、図１７（ｂ）に示すように、配線基板ＷＢの第１層の下層には第２層が形成されており、この第２層に上部電極ＵＥ１と上部電極ＵＥ２が形成されている。このとき、上部電極ＵＥ１は、図１７（ａ）に示す導体パターンＣＰ１と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている上部電極ＵＥ１は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ１と同電位となっている。一方、上部電極ＵＥ２は、図１７（ａ）に示す導体パターンＣＰ２と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている上部電極ＵＥ２は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２と同電位となっている。そして、第２層には、上部電極ＵＥ１および上部電極ＵＥ２の周囲を囲むようにグランドパターン（基準電位用導体プレーン）ＧＰ１が形成されている。

【0138】

次に、図１７（ｃ）に示すように、配線基板ＷＢの第２層の下層には第３層が形成されており、この第３層に下部電極ＢＥ１と下部電極ＢＥ２が形成されている。ここで、下部電極ＢＥ１は、図１７（ｂ）に示す上部電極ＵＥ２と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第３層に形成されている下部電極ＢＥ１は、配線基板ＷＢの第２層に形成されている上部電極ＵＥ２と同電位となっている。したがって、配線基板ＷＢの第１層に形成されている導体パターンＣＰ１と、第２層に形成されている上部電極ＵＥ１と、第３層に形成されている下部電極ＢＥ２とは、互いに電気的に接続されて同電位となっている。また、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２と、第２層に形成されている上部電極ＵＥ２と、第３層に形成されている下部電極ＢＥ１とは、互いに電気的に接続されて同電位となっている。そして、第３層には、下部電極ＢＥ１および下部電極ＢＥ２の周囲を囲むようにグランドパターンＧＰ２が形成されている。

【0139】

続いて、図１７（ｄ）に示すように、配線基板ＷＢの第３層の下層には第４層が形成されており、この第４層が配線基板ＷＢの裏面となっている。配線基板ＷＢの第４層には、グランドパターンＧＰ３が形成されている。このように構成されている４層構造の配線基板ＷＢにおいては、第２層に形成されている上部電極ＵＥ１と、第３層に形成されている下部電極ＢＥ１と、上部電極ＵＥ１と下部電極ＢＥ１に挟まれた層間絶縁膜（容量絶縁膜として機能する）によって、図１６に示す容量素子ＣｉｓｏＡが形成される。一方、第２層に形成されている上部電極ＵＥ２と、第３層に形成されている下部電極ＢＥ２と、上部電極ＵＥ２と下部電極ＢＥ２に挟まれた層間絶縁膜（容量絶縁膜として機能する）によって、図１６に示す容量素子ＣｉｓｏＢが形成される。このようにして、図１６に示す容量素子ＣｉｓｏＡおよび容量素子ＣｉｓｏＢをチップ部品ではなく、配線基板ＷＢの層間容量素子として形成することにより、チップ部品の削減を図ることができる。

【0140】

ここで、本実施の形態におけるレイアウト構成上の特徴について説明する。まず、図１７（ｂ）に示すように、本実施の形態では、容量素子ＣｉｓｏＡの上部電極ＵＥ１と、容量素子ＣｉｓｏＢの上部電極ＵＥ２との対称性が高められている。具体的に、上部電極ＵＥ１と上部電極ＵＥ２との対称性が高められているとは、本明細書では、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性がある場合だけでなく、厳密にいえば対称性が存在しなくても、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在するものと近似的にみなすことができる場合も含む広い概念である。例えば、図１７（ｂ）に示すように、上部電極ＵＥ１と上部電極ＵＥ２は鏡像対称の関係にあるとみなすことができる。言い換えれば、このことは、上部電極ＵＥ１の面積と、上部電極ＵＥ２の面積が等しいということもできるし、また、上部電極ＵＥ１の形状と、上部電極ＵＥ２の形状が等しいということもできる。さらに、厳密にいえば対称性が存在しなくても、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在するものと近似的にみなすことができる場合とは、例えば、以下に示すような場合である。すなわち、図１７（ｂ）と図１７（ｃ）に示すように、例えば、容量素子ＣｉｓｏＡは、上部電極ＵＥ１と下部電極ＢＥ１とを有し、容量素子ＣｉｓｏＢは、上部電極ＵＥ２と下部電極ＢＥ２を有している。このとき、図１７（ｂ）および図１７（ｃ）から明らかなように、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状の差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状の差のほうが小さくなっている。このような場合、厳密に上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在しなくても、本明細書では、上部電極ＵＥ１と上部電極ＵＥ２の間の対称性が高められているものということにする。つまり、本明細書で、上部電極ＵＥ１と上部電極ＵＥ２の対称性が高められている場合とは、上部電極ＵＥ１と上部電極ＵＥ２の間に明らかな対称性が存在する場合だけでなく、例えば、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状との差のほうが小さい場合も含む広い概念である。このとき、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状との差のほうが小さいということは、言い換えれば、上部電極ＵＥ１の面積と下部電極ＢＥ１の面積との差よりも、上部電極ＵＥ１の面積と上部電極ＵＥ２の面積との差のほうが小さいということもできる。さらに、上部電極ＵＥ１と上部電極ＵＥ２の対称性が高められている場合とは、上部電極ＵＥ１と下部電極ＢＥ１との間に存在する対称関係よりも、上部電極ＵＥ１と上部電極ＵＥ２の間に存在する対称関係のほうが高い場合も当然含まれる。

【0141】

同様に、本実施の形態では、図１７（ｃ）に示すように、容量素子ＣｉｓｏＡの下部電極ＢＥ１と、容量素子ＣｉｓｏＢの下部電極ＢＥ２との対称性が高められている。具体的に、下部電極ＢＥ１と下部電極ＢＥ２との対称性が高められているとは、本明細書では、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性がある場合だけでなく、厳密にいえば対称性が存在しなくても、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在するものと近似的にみなすことができる場合も含む広い概念である。例えば、図１７（ｃ）に示すように、下部電極ＢＥ１と下部電極ＢＥ２はほぼ点対称の関係にあるとみなすことができる。言い換えれば、このことは、下部電極ＢＥ１の面積と、下部電極ＢＥ２の面積がほぼ等しいということもできるし、また、下部電極ＢＥ１の形状と、下部電極ＢＥ２の形状がほぼ等しいということもできる。さらに、厳密にいえば対称性が存在しなくても、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在するものと近似的にみなすことができる場合とは、例えば、以下に示すような場合である。すなわち、図１７（ｂ）と図１７（ｃ）に示すように、例えば、容量素子ＣｉｓｏＡは、上部電極ＵＥ１と下部電極ＢＥ１とを有し、容量素子ＣｉｓｏＢは、上部電極ＵＥ２と下部電極ＢＥ２を有している。このとき、図１７（ｂ）および図１７（ｃ）から明らかなように、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状の差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状の差のほうが小さくなっている。このような場合、厳密に下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在しなくても、本明細書では、下部電極ＢＥ１と下部電極ＢＥ２の間の対称性が高められているものということにする。つまり、本明細書で、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められている場合とは、下部電極ＢＥ１と下部電極ＢＥ２の間に明らかな対称性が存在する場合だけでなく、例えば、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状との差のほうが小さい場合も含む広い概念である。このとき、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状との差のほうが小さいということは、言い換えれば、上部電極ＵＥ１の面積と下部電極ＢＥ１の面積との差よりも、下部電極ＢＥ１の面積と下部電極ＢＥ２の面積との差のほうが小さいということもできる。さらに、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められている場合とは、上部電極ＵＥ１と下部電極ＢＥ１との間に存在する対称関係よりも、下部電極ＢＥ１と下部電極ＢＥ２の間に存在する対称関係のほうが高い場合も当然含まれる。

【0142】

このように構成されている２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢにおいて、容量素子ＣｉｓｏＡの上部電極ＵＥ１と、容量素子ＣｉｓｏＢの上部電極ＵＥ２の対称性が高められており、かつ、容量素子ＣｉｓｏＡの下部電極ＢＥ１と、容量素子ＣｉｓｏＢの下部電極ＢＥ２の対称性が高められている。そして、容量素子ＣｉｓｏＡを構成する上部電極ＵＥ１と、容量素子ＣｉｓｏＢを構成する上部電極ＵＥ２が配線基板ＷＢの第２層に形成され、かつ、容量素子ＣｉｓｏＡを構成する下部電極ＢＥ１と、容量素子ＣｉｓｏＢを構成する下部電極ＢＥ２が配線基板ＷＢの第３層に形成されている。このことから、容量素子ＣｉｓｏＡを構成する上部電極ＵＥ１と下部電極ＢＥ１との間の距離と、容量素子ＣｉｓｏＢを構成する上部電極ＵＥ２と下部電極ＢＥ２との間の距離が等しくなる。この結果、本実施の形態では、アイソレーション容量素子を構成する２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢの容量値がほぼ等しくなる。つまり、本実施の形態によれば、容量値のほぼ等しい容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢとを端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に並列接続させることにより、アイソレーション容量素子を形成している。この場合、以下に示すように、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に形成される寄生容量Ｃｐの容量値とをほぼ等しくすることができることについて説明する。

【0143】

まず、図１７（ｂ）に示すように、互いに対称性が高められている上部電極ＵＥ１と上部電極ＵＥ２の周囲を囲むようにグランドパターンＧＰ１が形成されている。また、図１７（ｃ）に示すように、互いに対称性が高められている下部電極ＢＥ１と下部電極ＢＥ２の周囲を囲むようにグランドパターンＧＰ２が形成されている。そして、図１７（ｄ）に示すように、下部電極ＢＥ１および下部電極ＢＥ２が形成されている第３層の下層の第４層にグランドパターンＧＰ３が形成されている。

【0144】

このような構成のもと、まず、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間の寄生容量Ｃｎについて考える。例えば、図１７（ａ）に示す導体パターンＣＰ１は、端子Ｃｏｍｂｉｎ＿ｎと同電位であり、この導体パターンＣＰ１と、図１７（ｂ）に示す上部電極ＵＥ１が電気的に接続されていることから、上部電極ＵＥ１と端子Ｃｏｍｂｉｎ＿ｎとは同電位となる。このため、上部電極ＵＥ１と、この上部電極ＵＥ１を囲むように形成されているグランドパターンＧＰ１によって寄生容量Ｃｎの一部が形成されることがわかる。さらに、例えば、図１７（ｂ）に示す上部電極ＵＥ１は、端子Ｃｏｍｂｉｎ＿ｎと同電位であり、この上部電極ＵＥ１と、図１７（ｃ）に示す下部電極ＢＥ２が電気的に接続されていることから、下部電極ＢＥ２と端子Ｃｏｍｂｉｎ＿ｎとは同電位となる。このため、下部電極ＢＥ２と、この下部電極ＢＥ２を囲むように形成されているグランドパターンＧＰ２によっても寄生容量Ｃｎの一部が形成されることがわかる。また、下部電極ＢＥ２の下層にグランドパターンＧＰ３が形成されていることから、この下部電極ＢＥ２と、この下部電極ＢＥ２の下層に形成されているグランドパターンＧＰ３によっても寄生容量Ｃｎの一部が形成されることがわかる。以上より、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に形成される寄生容量Ｃｎは、主に、（Ａ１）上部電極ＵＥ１と、この上部電極ＵＥ１を囲むように形成されているグランドパターンＧＰ１によって形成される寄生容量、（Ａ２）下部電極ＢＥ２と、この下部電極ＢＥ２を囲むように形成されているグランドパターンＧＰ２によって形成される寄生容量、および、（Ａ３）下部電極ＢＥ２と、この下部電極ＢＥ２の下層に形成されているグランドパターンＧＰ３によって形成される寄生容量から構成されることになる。

【0145】

一方、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間の寄生容量Ｃｐについて考える。例えば、図１７（ａ）に示す導体パターンＣＰ２は、端子Ｃｏｍｂｉｎ＿ｐと同電位であり、この導体パターンＣＰ２と、図１７（ｂ）に示す上部電極ＵＥ２が電気的に接続されていることから、上部電極ＵＥ２と端子Ｃｏｍｂｉｎ＿ｐとは同電位となる。このため、上部電極ＵＥ２と、この上部電極ＵＥ２を囲むように形成されているグランドパターンＧＰ１によって寄生容量Ｃｐの一部が形成されることがわかる。さらに、例えば、図１７（ｂ）に示す上部電極ＵＥ２は、端子Ｃｏｍｂｉｎ＿ｐと同電位であり、この上部電極ＵＥ２と、図１７（ｃ）に示す下部電極ＢＥ１が電気的に接続されていることから、下部電極ＢＥ１と端子Ｃｏｍｂｉｎ＿ｐとは同電位となる。このため、下部電極ＢＥ１と、この下部電極ＢＥ１を囲むように形成されているグランドパターンＧＰ２によっても寄生容量Ｃｐの一部が形成されることがわかる。また、下部電極ＢＥ１の下層にグランドパターンＧＰ３が形成されていることから、この下部電極ＢＥ１と、この下部電極ＢＥ１の下層に形成されているグランドパターンＧＰ３によっても寄生容量Ｃｐの一部が形成されることがわかる。以上より、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に形成される寄生容量Ｃｐは、主に、（Ｂ１）上部電極ＵＥ２と、この上部電極ＵＥ２を囲むように形成されているグランドパターンＧＰ１によって形成される寄生容量、（Ｂ２）下部電極ＢＥ１と、この下部電極ＢＥ１を囲むように形成されているグランドパターンＧＰ２によって形成される寄生容量、および、（Ｂ３）下部電極ＢＥ１と、この下部電極ＢＥ１の下層に形成されているグランドパターンＧＰ３によって形成される寄生容量から構成されることになる。

【0146】

以上のことから、寄生容量Ｃｎは、主に、（Ａ１）＋（Ａ２）＋（Ａ３）から構成され、寄生容量Ｃｐは、主に、（Ｂ１）＋（Ｂ２）＋（Ｂ３）から構成されることになる。ここで、まず、寄生容量Ｃｎの一部を構成する（Ａ１）と、寄生容量Ｃｐの一部を構成する（Ｂ１）を比較すると、上部電極ＵＥ１と上部電極ＵＥ２の対称性が高められており、かつ、この上部電極ＵＥ１と上部電極ＵＥ２の周囲を囲むようにグランドパターンＧＰ１が形成されていることから、（Ａ１）≒（Ｂ１）が成立すると考えられる。そして、寄生容量Ｃｎの一部を構成する（Ａ２）と、寄生容量Ｃｐの一部を構成する（Ｂ２）を比較すると、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められており、かつ、この下部電極ＢＥ１と下部電極ＢＥ２の周囲を囲むようにグランドパターンＧＰ２が形成されていることから、（Ａ２）≒（Ｂ２）が成立すると考えられる。さらに、寄生容量Ｃｎの一部を構成する（Ａ３）と、寄生容量Ｃｐの一部を構成する（Ｂ３）を比較すると、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められており、かつ、この下部電極ＢＥ１と下部電極ＢＥ２の下層にグランドパターンＧＰ３が形成されており、下部電極ＢＥ１とグランドパターンＧＰ３との間の距離と、下部電極ＢＥ２とグランドパターンＧＰ３との間の距離が等しいため、（Ａ３）≒（Ｂ３）が成立すると考えられる。したがって、主に、（Ａ１）＋（Ａ２）＋（Ａ３）から構成される寄生容量Ｃｎの容量値と、主に、（Ｂ１）＋（Ｂ２）＋（Ｂ３）から構成される寄生容量Ｃｐの容量値がほぼ等しくなる。この結果、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスの劣化を抑制することができ、ウェブ型の電力結合器ＰＣ２における電力合成の損失を小さくすることができる。

【0147】

＜＜変形例におけるレイアウト構成＞＞
続いて、変形例におけるレイアウト構成について説明する。図１８は、変形例において、ＰＡモジュールが形成されている配線基板ＷＢの各層の一部領域を示す平面図である。配線基板ＷＢは、多層配線構造をしており、例えば、図１８では、層間絶縁膜で分離された４層構造となっている。具体的に、配線基板ＷＢの第１層（表面）には、図１８（ａ）に示すように、半導体チップＣＨＰやチップ部品（受動部品）が搭載されている。そして、図１８（ａ）に示す導体パターンＣＰ１が図１６に示す端子Ｃｏｍｂｉｎ＿ｎと同電位のパターンであり、図１８（ａ）に示す導体パターンＣＰ２が図１６に示す端子Ｃｏｍｂｉｎ＿ｐと同電位のパターンである。本変形例では、この導体パターンＣＰ１が容量素子ＣｉｓｏＡの上部電極ＵＥ１となり、導体パターンＣＰ２が容量素子ＣｉｓｏＢの上部電極ＵＥ２となっている。

【0148】

続いて、図１８（ｂ）に示すように、配線基板ＷＢの第１層の下層には第２層が形成されており、この第２層に下部電極ＢＥ１と下部電極ＢＥ２が形成されている。このとき、下部電極ＢＥ１は、図１８（ａ）に示す導体パターンＣＰ２（上部電極ＵＥ２）と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている下部電極ＢＥ１は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２（上部電極ＵＥ２）と同電位となっている。一方、下部電極ＢＥ２は、図１８（ａ）に示す導体パターンＣＰ１（上部電極ＵＥ１）と、例えば、プラグ（図示せず）を介して電気的に接続されている。つまり、配線基板ＷＢの第２層に形成されている下部電極ＢＥ２は、配線基板ＷＢの第１層に形成されている導体パターンＣＰ１（上部電極ＵＥ１）と同電位となっている。そして、第２層には、下部電極ＢＥ１および下部電極ＢＥ２の周囲を囲むようにグランドパターン（基準電位用導体プレーン）ＧＰ１が形成されている。

【0149】

次に、図１８（ｃ）に示すように、配線基板ＷＢの第２層の下層には第３層が形成されており、この第３層にグランドパターンＧＰ２が形成されている。そして、図１８（ｄ）に示すように、配線基板ＷＢの第３層の下層には第４層が形成されており、この第４層が配線基板ＷＢの裏面となっている。配線基板ＷＢの第４層には、グランドパターンＧＰ３が形成されている。このように構成されている４層構造の配線基板ＷＢにおいては、第１層に形成されている上部電極ＵＥ１（導体パターンＣＰ１）と、第２層に形成されている下部電極ＢＥ１と、上部電極ＵＥ１（導体パターンＣＰ１）と下部電極ＢＥ１に挟まれた層間絶縁膜（容量絶縁膜として機能する）によって、図１６に示す容量素子ＣｉｓｏＡが形成される。一方、第１層に形成されている上部電極ＵＥ２（導体パターンＣＰ２）と、第２層に形成されている下部電極ＢＥ２と、上部電極ＵＥ２（導体パターンＣＰ２）と下部電極ＢＥ２に挟まれた層間絶縁膜（容量絶縁膜として機能する）によって、図１６に示す容量素子ＣｉｓｏＢが形成される。このようにして、図１６に示す容量素子ＣｉｓｏＡおよび容量素子ＣｉｓｏＢをチップ部品ではなく、配線基板ＷＢの層間容量素子として形成することにより、チップ部品の削減を図ることができる。

【0150】

ここで、図１８（ａ）に示すように、本変形例では、容量素子ＣｉｓｏＡの上部電極ＵＥ１と、容量素子ＣｉｓｏＢの上部電極ＵＥ２との対称性が高められている。具体的に、上部電極ＵＥ１と上部電極ＵＥ２との対称性が高められているとは、本明細書では、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性がある場合だけでなく、厳密にいえば対称性が存在しなくても、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在するものと近似的にみなすことができる場合も含む広い概念である。例えば、図１８（ａ）に示すように、上部電極ＵＥ１と上部電極ＵＥ２は鏡像対称の関係にあるとみなすことができる。言い換えれば、このことは、上部電極ＵＥ１の面積と、上部電極ＵＥ２の面積が等しいということもできるし、また、上部電極ＵＥ１の形状と、上部電極ＵＥ２の形状が等しいということもできる。さらに、厳密にいえば対称性が存在しなくても、上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在するものと近似的にみなすことができる場合とは、例えば、以下に示すような場合である。すなわち、図１８（ａ）と図１８（ｂ）に示すように、例えば、容量素子ＣｉｓｏＡは、上部電極ＵＥ１と下部電極ＢＥ１とを有し、容量素子ＣｉｓｏＢは、上部電極ＵＥ２と下部電極ＢＥ２を有している。このとき、図１８（ａ）および図１８（ｂ）から明らかなように、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状の差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状の差のほうが小さくなっている。このような場合、厳密に上部電極ＵＥ１と上部電極ＵＥ２の間に対称性が存在しなくても、本明細書では、上部電極ＵＥ１と上部電極ＵＥ２の間の対称性が高められているものということにする。つまり、本明細書で、上部電極ＵＥ１と上部電極ＵＥ２の対称性が高められている場合とは、上部電極ＵＥ１と上部電極ＵＥ２の間に明らかな対称性が存在する場合だけでなく、例えば、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状との差のほうが小さい場合も含む広い概念である。このとき、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、上部電極ＵＥ１の形状と上部電極ＵＥ２の形状との差のほうが小さいということは、言い換えれば、上部電極ＵＥ１の面積と下部電極ＢＥ１の面積との差よりも、上部電極ＵＥ１の面積と上部電極ＵＥ２の面積との差のほうが小さいということもできる。さらに、上部電極ＵＥ１と上部電極ＵＥ２の対称性が高められている場合とは、上部電極ＵＥ１と下部電極ＢＥ１との間に存在する対称関係よりも、上部電極ＵＥ１と上部電極ＵＥ２の間に存在する対称関係のほうが高い場合も当然含まれる。

【0151】

同様に、本変形例では、図１８（ｂ）に示すように、容量素子ＣｉｓｏＡの下部電極ＢＥ１と、容量素子ＣｉｓｏＢの下部電極ＢＥ２との対称性が高められている。具体的に、下部電極ＢＥ１と下部電極ＢＥ２との対称性が高められているとは、本明細書では、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性がある場合だけでなく、厳密にいえば対称性が存在しなくても、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在するものと近似的にみなすことができる場合も含む広い概念である。例えば、図１８（ｂ）に示すように、下部電極ＢＥ１と下部電極ＢＥ２はほぼ点対称の関係にあるとみなすことができる。言い換えれば、このことは、下部電極ＢＥ１の面積と、下部電極ＢＥ２の面積がほぼ等しいということもできるし、また、下部電極ＢＥ１の形状と、下部電極ＢＥ２の形状がほぼ等しいということもできる。さらに、厳密にいえば対称性が存在しなくても、下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在するものと近似的にみなすことができる場合とは、例えば、以下に示すような場合である。すなわち、図１８（ａ）と図１８（ｂ）に示すように、例えば、容量素子ＣｉｓｏＡは、上部電極ＵＥ１と下部電極ＢＥ１とを有し、容量素子ＣｉｓｏＢは、上部電極ＵＥ２と下部電極ＢＥ２を有している。このとき、図１８（ａ）および図１８（ｂ）から明らかなように、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状の差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状の差のほうが小さくなっている。このような場合、厳密に下部電極ＢＥ１と下部電極ＢＥ２の間に対称性が存在しなくても、本明細書では、下部電極ＢＥ１と下部電極ＢＥ２の間の対称性が高められているものということにする。つまり、本明細書で、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められている場合とは、下部電極ＢＥ１と下部電極ＢＥ２の間に明らかな対称性が存在する場合だけでなく、例えば、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状との差のほうが小さい場合も含む広い概念である。このとき、上部電極ＵＥ１の形状と下部電極ＢＥ１の形状との差よりも、下部電極ＢＥ１の形状と下部電極ＢＥ２の形状との差のほうが小さいということは、言い換えれば、上部電極ＵＥ１の面積と下部電極ＢＥ１の面積との差よりも、下部電極ＢＥ１の面積と下部電極ＢＥ２の面積との差のほうが小さいということもできる。さらに、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められている場合とは、上部電極ＵＥ１と下部電極ＢＥ１との間に存在する対称関係よりも、下部電極ＢＥ１と下部電極ＢＥ２の間に存在する対称関係のほうが高い場合も当然含まれる。

【0152】

このように構成されている２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢにおいて、容量素子ＣｉｓｏＡの上部電極ＵＥ１と、容量素子ＣｉｓｏＢの上部電極ＵＥ２の対称性が高められており、かつ、容量素子ＣｉｓｏＡの下部電極ＢＥ１と、容量素子ＣｉｓｏＢの下部電極ＢＥ２の対称性が高められている。そして、容量素子ＣｉｓｏＡを構成する上部電極ＵＥ１と、容量素子ＣｉｓｏＢを構成する上部電極ＵＥ２が配線基板ＷＢの第１層に形成され、かつ、容量素子ＣｉｓｏＡを構成する下部電極ＢＥ１と、容量素子ＣｉｓｏＢを構成する下部電極ＢＥ２が配線基板ＷＢの第２層に形成されている。このことから、容量素子ＣｉｓｏＡを構成する上部電極ＵＥ１と下部電極ＢＥ１との間の距離と、容量素子ＣｉｓｏＢを構成する上部電極ＵＥ２と下部電極ＢＥ２との間の距離が等しくなる。この結果、本変形例では、アイソレーション容量素子を構成する２つの容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢの容量値がほぼ等しくなる。つまり、本変形例によれば、容量値のほぼ等しい容量素子ＣｉｓｏＡと容量素子ＣｉｓｏＢとを端子Ｃｏｍｂｉｎ＿ｎと端子Ｃｏｍｂｉｎ＿ｐの間に並列接続させることにより、アイソレーション容量素子を形成している。この場合、以下に示すように、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に形成される寄生容量Ｃｐの容量値とをほぼ等しくすることができることについて説明する。

【0153】

まず、図１８（ｂ）に示すように、互いに対称性が高められている下部電極ＢＥ１と下部電極ＢＥ２の周囲を囲むようにグランドパターンＧＰ１が形成されている。そして、図１８（ｃ）および図１８（ｄ）に示すように、下部電極ＢＥ１および下部電極ＢＥ２が形成されている第２層の下層の第３層にグランドパターンＧＰ２が形成され、この第３層の下層の第４層にグランドパターンＧＰ３が形成されている。

【0154】

このような構成のもと、まず、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間の寄生容量Ｃｎについて考える。例えば、図１８（ａ）に示す上部電極ＵＥ１は、端子Ｃｏｍｂｉｎ＿ｎと同電位であり、この上部電極ＵＥ１と、図１８（ｂ）に示す下部電極ＢＥ２が電気的に接続されていることから、下部電極ＢＥ２と端子Ｃｏｍｂｉｎ＿ｎとは同電位となる。このため、下部電極ＢＥ２と、この下部電極ＢＥ２を囲むように形成されているグランドパターンＧＰ１によって、寄生容量Ｃｎの一部が形成されることがわかる。また、下部電極ＢＥ２の下層にグランドパターンＧＰ２が形成されていることから、この下部電極ＢＥ２と、この下部電極ＢＥ２の下層に形成されているグランドパターンＧＰ２によっても寄生容量Ｃｎの一部が形成されることがわかる。なお、グランドパターンＧＰ２の下層にグランドパターンＧＰ３が形成されているが、下部電極ＢＥ２とグランドパターンＧＰ３の間の距離は、下部電極ＢＥ２とグランドパターンＧＰ２の間の距離よりも大きいので、寄生容量としては小さくなるので、ここでは考慮しないことにする。以上より、端子Ｃｏｍｂｉｎ＿ｎとグランドとの間に形成される寄生容量Ｃｎは、主に、（Ａ１）下部電極ＢＥ２と、この下部電極ＢＥ２を囲むように形成されているグランドパターンＧＰ１によって形成される寄生容量、および、（Ａ２）下部電極ＢＥ２と、この下部電極ＢＥ２の下層に形成されているグランドパターンＧＰ２によって形成される寄生容量から構成されることになる。

【0155】

一方、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間の寄生容量Ｃｐについて考える。例えば、図１８（ａ）に示す上部電極ＵＥ２は、端子Ｃｏｍｂｉｎ＿ｐと同電位であり、この上部電極ＵＥ２と、図１８（ｂ）に示す下部電極ＢＥ１が電気的に接続されていることから、下部電極ＢＥ１と端子Ｃｏｍｂｉｎ＿ｐとは同電位となる。このため、下部電極ＢＥ１と、この下部電極ＢＥ１を囲むように形成されているグランドパターンＧＰ１によって、寄生容量Ｃｐの一部が形成されることがわかる。また、下部電極ＢＥ１の下層にグランドパターンＧＰ２が形成されていることから、この下部電極ＢＥ１と、この下部電極ＢＥ１の下層に形成されているグランドパターンＧＰ２によっても寄生容量Ｃｐの一部が形成されることがわかる。以上より、端子Ｃｏｍｂｉｎ＿ｐとグランドとの間に形成される寄生容量Ｃｐは、主に、（Ｂ１）下部電極ＢＥ１と、この下部電極ＢＥ１を囲むように形成されているグランドパターンＧＰ１によって形成される寄生容量、および、（Ｂ２）下部電極ＢＥ１と、この下部電極ＢＥ１の下層に形成されているグランドパターンＧＰ２によって形成される寄生容量から構成されることになる。

【0156】

以上のことから、寄生容量Ｃｎは、主に、（Ａ１）＋（Ａ２）から構成され、寄生容量Ｃｐは、主に、（Ｂ１）＋（Ｂ２）から構成されることになる。ここで、まず、寄生容量Ｃｎの一部を構成する（Ａ１）と、寄生容量Ｃｐの一部を構成する（Ｂ１）を比較すると、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められており、かつ、この下部電極ＢＥ１と下部電極ＢＥ２の周囲を囲むようにグランドパターンＧＰ１が形成されていることから、（Ａ１）≒（Ｂ１）が成立すると考えられる。そして、寄生容量Ｃｎの一部を構成する（Ａ２）と、寄生容量Ｃｐの一部を構成する（Ｂ２）を比較すると、下部電極ＢＥ１と下部電極ＢＥ２の対称性が高められており、かつ、この下部電極ＢＥ１と下部電極ＢＥ２の下層にグランドパターンＧＰ２が形成されており、下部電極ＢＥ１とグランドパターンＧＰ２との間の距離と、下部電極ＢＥ２とグランドパターンＧＰ２との間の距離が等しいため、（Ａ２）≒（Ｂ２）が成立すると考えられる。したがって、主に、（Ａ１）＋（Ａ２）から構成される寄生容量Ｃｎの容量値と、主に、（Ｂ１）＋（Ｂ２）から構成される寄生容量Ｃｐの容量値がほぼ等しくなる。この結果、本変形例においても、実施の形態と同様に、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスの劣化を抑制することができ、ウェブ型の電力結合器ＰＣ２における電力合成の損失を小さくすることができる。

【0157】

特に、本変形例では、配線基板ＷＢの第１層に形成されている導体パターンＣＰ１が上部電極ＵＥ１を兼ねており、かつ、配線基板ＷＢの第１層に形成されている導体パターンＣＰ２が上部電極ＵＥ２を兼ねている。このため、４層構造の配線基板ＷＢの各層のパターニングを実施の形態に比べて簡素化できるので、さらなるＰＡモジュールのコスト低減も図ることができる。

【0158】

＜＜本実施の形態における効果＞＞
本実施の形態における技術的思想によれば、アイソレーション容量素子を、並列接続された対称性の高い偶数個の容量素子から構成することにより、端子Ｃｏｍｂｉｎ＿ｎとグランドの間に形成される寄生容量Ｃｎの容量値と、端子Ｃｏｍｂｉｎ＿ｐとグランドの間に形成される寄生容量Ｃｐの容量値とを等しくすることができる。この結果、ウェブ型の電力結合器ＰＣ２に入力する第１送信信号と第２送信信号のフェイズバランスの劣化を抑制することができ、ウェブ型の電力結合器ＰＣ２における電力合成の損失を小さくすることができる効果を得ることができる。

【0159】

具体的に、本実施の技術的思想の有用性についてグラフを参照しながら説明する。図１９は、本実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、アンプリチュードバランス（Amplitude Balance）と搬送周波数（Frequency）との関係を示すグラフである。図１９において、横軸は搬送周波数（Ｈｚ）を示しており、縦軸はアンプリチュードバランスを示している。このとき、実線が従来技術によるバランスアンプを示しており、破線が本実施の形態におけるバランスアンプを示している。図１９に示すように、対象としている搬送周波数（１．９２ＧＨｚ〜１．９８ＧＨｚ）の領域においては、従来技術のバランスアンプと本実施の形態のバランスアンプのアンプリチュードバランスは同等であることがわかる。

【0160】

続いて、図２０は、本実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、フェイズバランス（Phase Balance）と搬送周波数（Frequency）との関係を示すグラフである。図２０において、横軸は搬送周波数（Ｈｚ）を示しており、縦軸はフェイズバランスを示している。このとき、実線が従来技術によるバランスアンプを示しており、破線が本実施の形態におけるバランスアンプを示している。図２０に示すように、対象としている搬送周波数（１．９２ＧＨｚ〜１．９８ＧＨｚ）の領域においては、従来技術のバランスアンプでは、フェイズバランスが約８７度程度であるのに対し、本実施の形態のバランスアンプでは、フェイズバランスが約９０．８度程度となっている。つまり、図２０から、本実施の形態のバランスアンプによれば、ネガティブパスに存在する寄生容量の容量値と、ポジティブパスに存在する寄生容量の容量値をほぼ等しくすることができた結果、寄生容量の容量差に基づくフェイズバランスの劣化を抑制できていることがわかる。

【0161】

次に、図２１は、本実施の形態における技術的思想を適用したバランスアンプと、従来技術におけるバランスアンプにおいて、アイソレーション（Isolation）と搬送周波数（Frequency）との関係を示すグラフである。図２１において、横軸は搬送周波数（Ｈｚ）を示しており、縦軸はアイソレーションを示している。このとき、実線が従来技術によるバランスアンプを示しており、破線が本実施の形態におけるバランスアンプを示している。図２１に示すように、対象としている搬送周波数（１．９２ＧＨｚ〜１．９８ＧＨｚ）の領域においては、従来技術のバランスアンプと本実施の形態のバランスアンプのアイソレーションは同等であることがわかる。

【0162】

以上のことから、本実施の形態における技術的思想を適用したバランスアンプによれば、従来技術におけるバランスアンプと同等のアンプリチュードバランスとアイソレーションを確保しながら、従来技術よりも優れたフェイズバランスを得ることができることがわかる。

【0163】

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

【産業上の利用可能性】

【0164】

本発明は、半導体装置を製造する製造業に幅広く利用することができる。

【符号の説明】

【0165】

１ 携帯電話機
２ アプリケーションプロセッサ
３ メモリ
４ ベースバンド部
５ ＲＦＩＣ
６ 電力増幅器
７ ＳＡＷフィルタ
８ アンテナスイッチ
９ アンテナ
ＢＥ１ 下部電極
ＢＥ２ 下部電極
Ｃｂｌｋ１ 容量素子
Ｃｂｌｋ２ 容量素子
Ｃｈ１ 容量素子
Ｃｉｓｏ 容量素子
ＣｉｓｏＡ 容量素子
ＣｉｓｏＢ 容量素子
ＣＨＰ 半導体チップ
Ｃｌ１ 容量素子
Ｃｌ１ａ 容量素子
Ｃｌ１ｂ 容量素子
Ｃｎ 寄生容量
Ｃｎｎ 寄生容量
Ｃｏｍｂｉｎ＿ｎ 端子
Ｃｏｍｂｉｎ＿ｐ 端子
ＣＰ１ 導体パターン
ＣＰ２ 導体パターン
ＣＰ３ 導体パターン
Ｃｐ 寄生容量
Ｃｐｐ 寄生容量
Ｃｔ１ 容量素子
Ｃ１ 容量素子
Ｃ１ａ 容量素子
Ｃ１ｂ 容量素子
Ｃ２ 容量素子
ＦＡＭＰ 初段増幅回路
ＦＡＭＰ（１ｎ） 初段増幅回路
ＦＡＭＰ（２ｎ） 初段増幅回路
ＦＡＭＰ（１ｐ） 初段増幅回路
ＦＡＭＰ（２ｐ） 初段増幅回路
ＧＰ１ グランドパターン
ＧＰ２ グランドパターン
ＧＰ３ グランドパターン
ＩＭＮ 入力整合回路
ＩＭＮ（１ｎ） 入力整合回路
ＩＭＮ（２ｎ） 入力整合回路
ＩＭＮ（１ｐ） 入力整合回路
ＩＭＮ（２ｐ） 入力整合回路
ＩＴＥ 入力端子
ＩＴＥ（１ｎ） 入力端子
ＩＴＥ（２ｎ） 入力端子
ＩＴＥ（１ｐ） 入力端子
ＩＴＥ（２ｐ） 入力端子
Ｌｃ２ インダクタ素子
Ｌｈ１ インダクタ素子
Ｌｌ１ インダクタ素子
ＭＭＮ 段間整合回路
ＭＭＮ（１ｎ） 段間整合回路
ＭＭＮ（２ｎ） 段間整合回路
ＭＭＮ（１ｐ） 段間整合回路
ＭＭＮ（２ｐ） 段間整合回路
ＯＭＮ 出力整合回路
ＯＭＮ（１ｎ） 出力整合回路
ＯＭＮ（２ｎ） 出力整合回路
ＯＭＮ（１ｐ） 出力整合回路
ＯＭＮ（２ｐ） 出力整合回路
ＯＭＮｉｎ＿ｎ 端子
ＯＭＮｉｎ＿ｐ 端子
ＯＴＥ 出力端子
ＯＴＥ１ 出力端子
ＯＴＥ２ 出力端子
ＰＡ ＰＡモジュール
ＰＣ 電力結合器
ＰＣ１ 電力結合器
ＰＣ２ 電力結合器
ＰＤ１ 電力分割器
Ｒｃ 抵抗素子
ＳＡＭＰ 終段増幅回路
ＳＡＭＰ（１ｎ） 終段増幅回路
ＳＡＭＰ（２ｎ） 終段増幅回路
ＳＡＭＰ（１ｐ） 終段増幅回路
ＳＡＭＰ（２ｐ） 終段増幅回路
ＵＥ１ 上部電極
ＵＥ２ 上部電極
ＷＢ 配線基板

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】