特許 5768434 相互監視システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5768434

(24)【登録日】2015年7月3日

(45)【発行日】2015年8月26日

(54)【発明の名称】相互監視システム

(51)【国際特許分類】

   G06F 11/30 20060101AFI20150806BHJP

【ＦＩ】

   G06F11/30 320E

   G06F11/30 310A

   G06F11/30 F

【請求項の数】2

【全頁数】8

(21)【出願番号】特願2011-68578(P2011-68578)

(22)【出願日】2011年3月25日

(65)【公開番号】特開2012-203712(P2012-203712A)

(43)【公開日】2012年10月22日

【審査請求日】2014年2月18日

(73)【特許権者】

【識別番号】000005496

【氏名又は名称】富士ゼロックス株式会社

(74)【代理人】

【識別番号】110000039

【氏名又は名称】特許業務法人アイ・ピー・ウィン

(72)【発明者】

【氏名】岡野 真士

(72)【発明者】

【氏名】北 洋実

(72)【発明者】

【氏名】林 寛

(72)【発明者】

【氏名】林 和夫

(72)【発明者】

【氏名】齊藤 真人

(72)【発明者】

【氏名】山田 健二

(72)【発明者】

【氏名】長谷川 記央

【審査官】 多胡 滋

(56)【参考文献】

【文献】 特開平０２−２８１３６８（ＪＰ，Ａ）

【文献】 特開平０７−１２９０４４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １１／３０

(57)【特許請求の範囲】

【請求項1】

一定周期で計数する第１の計数手段と、
前記第１の計数手段の計数値があらかじめ設定された値になると、外部の記憶装置に記憶動作を処理させる処理手段と、
前記処理手段の記憶動作結果から前記記憶装置の異常の有無を判断する判断手段と、
一定周期で計数し、外部の演算装置から所定の信号を受け取った時に計数を開始する第２の計数手段と、
前記判断手段が異常なしと判断した場合に信号を出力する信号出力手段と、前記第２の計数手段の計数値が所定の値になっても前記演算装置から次の信号を受信できない場合に演算装置に障害が発生していると判定する判定手段と、前記判定手段における判定結果を外部に通知するための通知手段、を備えた演算装置と、
を備えた監視装置を複数有し、
一定周期で計数する第１の計数回路と、
前記第１の計数回路の計数値があらかじめ設定された値になった時に信号を出力する信号出力回路と、
一定周期で計数し、外部の演算装置から所定の信号を受け取った時に計数を開始する第２の計数回路と、
前記第２の計数回路の計数値が所定の値になっても前記演算装置から次の信号を受信できない場合に演算装置に障害が発生していると判定する判定回路と、
前記判定回路における判定結果を外部に通知するための通知回路と、
を備え、
前記信号出力回路、前記判定回路及び前記通知回路は論理回路によりハードウェア的に構成されている監視回路を有する、
相互監視システム。

【請求項2】

前記処理手段は、前記第１の計数手段の計数値があらかじめ設定された値になると、その計数値を前記記憶装置の特定のアドレスに書込んだ後に読み出す動作をするものであり、
前記判断手段は、当該読み出した値を当該書込んだ値と比較することで異常の有無を判断するものである、
請求項１記載の相互監視システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、相互監視システムに関する。

【背景技術】

【0002】

特許文献１には、マルチＣＰＵシステムにおいて、自ＣＰＵユニットからの送信信号が設定期限内に発生しない場合に、自ＣＰＵユニットのＣＰＵを強制的にリセットして再起動させるタイマを備えるようにした監視方式が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第４１２６８４９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、監視装置間で障害の発生の有無を相互監視する際に、記憶装置の動作が正常か否かを含めた監視が可能な相互監視システムを提供することである。

【課題を解決するための手段】

【0005】

請求項１に係る本発明は、一定周期で計数する第１の計数手段と、前記第１の計数手段の計数値があらかじめ設定された値になると、外部の記憶装置に記憶動作を処理させる処理手段と、前記処理手段の記憶動作結果から前記記憶装置の異常の有無を判断する判断手段と、一定周期で計数し、外部の演算装置から所定の信号を受け取った時に計数を開始する第２の計数手段と、前記判断手段が異常なしと判断した場合に信号を出力する信号出力手段と、前記第２の計数手段の計数値が所定の値になっても前記演算装置から次の信号を受信できない場合に演算装置に障害が発生していると判定する判定手段と、前記判定手段における判定結果を外部に通知するための通知手段、を備えた演算装置と、を備えた監視装置を複数有し、一定周期で計数する第１の計数回路と、前記第１の計数回路の計数値があらかじめ設定された値になった時に信号を出力する信号出力回路と、一定周期で計数し、外部の演算装置から所定の信号を受け取った時に計数を開始する第２の計数回路と、前記第２の計数回路の計数値が所定の値になっても前記演算装置から次の信号を受信できない場合に演算装置に障害が発生していると判定する判定回路と、前記判定回路における判定結果を外部に通知するための通知回路と、を備え、前記信号出力回路、前記判定回路及び前記通知回路は論理回路によりハードウェア的に構成されている監視回路を有する、相互監視システムである。

【0006】

請求項２に係る本発明は、前記処理手段は、前記第１の計数手段の計数値があらかじめ設定された値になると、その計数値を前記記憶装置の特定のアドレスに書込んだ後に読み出す動作をするものであり、前記判断手段は、当該読み出した値を当該書込んだ値と比較することで異常の有無を判断するものである、請求項１記載の相互監視システムである。

【発明の効果】

【0009】

請求項１に係る本発明によれば、監視装置間で障害の発生の有無を相互監視する際に、記憶装置の動作が正常か否かを含めた監視を行うことが可能であり、少なくともこの監視装置の使用する記憶装置の異常について、本構成を有しない場合と比べて故障検知の信頼性が高くなる相互監視システムを提供することができる。
また、請求項１に係る本発明によれば、ソフトウェアによる処理により監視装置間相互で障害検出を行う場合と比較して、障害検出の信頼性を向上させることが可能な相互監視システムを提供することができる。

【0010】

請求項２に係る本発明によれば、請求項１に係る本発明により得られる効果に加えて、記憶装置の特定のアドレスに書き込んだ計数値と読み出した値を比較することで異常の有無を判断し、異常なしと判断手段が判断した場合に他の監視装置に対して正常に動作している旨の信号を出力することが可能な相互監視システムを提供することができる。

【図面の簡単な説明】

【0013】

【図1】本発明の一実施形態の相互監視システムのシステム構成を示す図である。

【図2】本発明の一実施形態における相互監視システムにおける監視装置１１の構成を示すブロック図である。

【図3】図２に示したタイマ３１、処理部３７、判断部３８および割込み信号出力部３４の動作を説明するためのフローチャートである。

【図4】監視回路４０が設けられた相互監視システムのシステム構成を示す図である。

【図5】図４に示した監視回路４０の構成を示すブロック図である。

【発明を実施するための形態】

【0014】

次に、本発明の実施の形態について図面を参照して詳細に説明する。

【0015】

図１は本発明の一実施形態の相互監視システムのシステム構成を示す図である。

【0016】

本発明の一実施形態の相互監視システムは、図１に示されるように、シリアルバス２０により互いに接続された４つの監視装置１１〜１４により構成されている。そして、監視装置１１〜１４は、それぞれ、相互に障害や異常が発生していないかを相互に監視している。この相互監視の具体的な方法については下記で説明する。

【0017】

次に、監視装置１１〜１４の構成について説明する。４つの監視装置１１〜１４の構成は基本的には同じ構成となっているため、以下の説明では、監視装置１１の構成のみを説明するが、監視装置１２〜１４の構成も監視装置１１の構成と同様である。

【0018】

監視装置１１は、図２に示されるように、ＣＰＵ（演算装置）３０と、タイマ３１、３２と、処理部３７と、判断部３８とから構成されている。また、ＣＰＵ３０には、制御プログラムに基づいて所定の処理が実行されることにより、割込み信号出力部３４、判定部３５、通知部３６等の機能が実現されている。また、監視装置１１には、外部にＲＡＭ、ＲＯＭ、ＨＤＤ等の記憶装置３３が接続されている。

【0019】

タイマ３１は、タイマ値（計数値）を一定周期でカウントアップまたはカウントダウンするカウント（計数）動作を行っている。本実施形態においては、タイマ３１は、タイマ値を１ずつカウントアップ（インクリメント）する動作を行うものとして説明する。

【0020】

処理部３７は、タイマ３１のタイマ値があらかじめ設定された値になると、外部の記憶装置３３に記憶動作を処理させる。具体的には、処理部３７は、タイマ３１のタイマ値が１００になると、そのタイマ値を記憶装置３３の特定のアドレスに書き込んだ後に読み出す動作を行う。

【0021】

判断部３８は、処理部３７の記憶動作結果から記憶装置３３の異常の有無を判断する。具体的には、判断部３８は、処理部３７が記憶装置３３の特定のアドレスから読み出した値を、その特定のアドレスに書き込んだ値と比較することで記憶装置３３の異常の有無を判断する。

【0022】

割込み信号出力部３４は、判断部３８が記憶装置３３に異常が無いと判断した場合に、他の監視装置１２〜１４に対して正常に動作している旨を通知するための信号である割り込み信号を出力するとともにタイマ３１をリセットする。

【0023】

タイマ３２は、他の監視装置１２〜１４のＣＰＵからの割込み信号を受信するとカウント動作を開始し、タイマ３１と同様に一定周期でタイマ値をカウントアップまたはカウントダウンするカウント動作を行っている。

【0024】

判定部３５は、タイマ３２のタイマ値が所定の値になっても、割込み信号を受信した監視装置から次の割込み信号を受信できない場合に、その監視装置に何等かの障害が発生していると判定する。例えば、判定部３５は、監視装置１２からの割込み信号を受信してから、タイマ３２のタイマ値が２００カウントされる間に次の割り込み信号を監視装置１２から受信できない場合、監視装置１２に何等かの障害が発生しているものと判定する。

【0025】

通知部３６は、判定部３５における判定結果を、図示しない上位のプロセッサに通知したりＬＥＤ等を用いて通知することによって外部に通知する。

【0026】

記憶装置３３は、ＣＰＵ３０または処理部３７の指示に基づいて各種データを記憶する動作を行っている。

【0027】

次に、このタイマ３１、処理部３７、判断部３８および割込み信号出力部３４の動作を図３のフローチャートを参照して説明する。
先ず、タイマ３１は割込み信号出力部３４によりリセットされると、タイマ値をクリアして０とする（ステップＳ１０１）。そして、タイマ３１では、タイマ値が１００となるまで、タイマ値を０から１ずつカウントアップする（ステップＳ１０２）。

【0028】

ステップＳ１０３においてタイマ値が１００になると、処理部３７は、このタイマ値を記憶装置３３の所定アドレスに書き込む（ステッＳ１０４）。そして、処理部３７では、記憶装置３３の所定アドレスから値を読み出す（ステップＳ１０５）。そして、判断部３８は、読み出した値と書き込んだ値を比較することにより記憶装置３３の異常の有無を判断する（ステップＳ１０６）。ここで、記憶装置３３が正常に動作しているのであれば、読み出した値は書き込んだ値と同じ１００となっているはずである。そのため、割込み信号出力部３４は、判断部３８において読み出した値と書き込んだ値が一致したと判断された場合（ステップＳ１０７においてＹｅｓ）、割込み信号を出力する（ステップＳ１０８）。なお、割込み信号出力部３４は、判断部３８において読み出した値と書き込んだ値が一致しないと判断された場合（ステップＳ１０７においてＮｏ）、割込み信号を出力しない。

【0029】

なお、本実施形態では、タイマ値があらかじめ設定された値になると記憶装置３３に記憶動作を処理させる例として、タイマ値が１００になると、そのタイマ値を記憶装置３３の特定のアドレスに書込んだ後に読み出す場合を用いて説明しているが、記憶装置３３に記憶動作を処理させるものであれば他の記憶動作を行われるようにしてもよい。例えば、タイマ値が１００になると、予め設定されている値を記憶装置３３の特定のアドレスに書込んだ後に読み出すような記憶動作を行わせるようにしてもよい。

【0030】

［変形例］
上記実施形態では、４つの監視装置１１〜１４の間で相互監視を行う場合を用いて説明したが、４つの監視装置１１〜１４に加えて監視回路４０を用いて相互監視を行うようにした相互監視システムを図４に示す。

【0031】

この図４に示した監視回路４０の構成を図５を参照して説明する。
監視回路４０は、図５に示されるように、タイマ３１、３２と、割込み信号出力回路５１と、判定回路５２と、通知回路５３とから構成されている。

【0032】

タイマ３１、３２は、図２に示したタイマ３１、３２と同様の構成であるため、その説明は省略する。

【0033】

割込み信号出力回路５１、判定回路５２、通知回路５３は、それぞれ、図２に示した割込み信号出力部３４、判定部３５、通知部３６と同様な動作を行う。しかし、図２に示した割込み信号出力部３４、判定部３５、通知部３６がソフトウェアにより機能的に実現されているのに対して、図５に示す割込み信号出力回路５１、判定回路５２、通知回路５３は、ロジック回路（論理回路）によりハードウェア的に構成されている点が大きく異なる。

【0034】

ただし、本実施形態における監視回路４０には、図２に示した処理部３７、判断部３８に対応する構成は無いため、本実施形態における割込み信号出力回路５１は、タイマ３１のタイマ値があらかじめ設定された値、例えば１００になると、割込み信号を出力するとともにタイマ３１をリセットする動作を行う。

【0035】

この監視回路４０にはＣＰＵや記憶装置は設けられておらず、監視装置１１〜１４の機能が正常であるか否かを監視することのみを目的として設けられている。そして、監視回路４０では、割込み信号出力処理、判定処理等をロジック回路により簡易な構成で実現している。

【0036】

これに対して、監視装置１１〜１４におけるそれぞれのＣＰＵは、他の監視装置の監視以外の他の機能も行っているため、ソフトウェアによるバグ等により動作が異常になる可能性は、一般的にハードウェアにより構成されたロジック回路よりも高いものと考えられる。

【符号の説明】

【0037】

１１〜１４ 監視装置
２０ シリアルバス
３０ ＣＰＵ
３１、３２ タイマ
３３ 記憶装置
３４ 割込み信号出力部
３５ 判定部
３６ 通知部
３７ 処理部
３８ 判断部
４０ 監視回路
５１ 割込み信号出力回路
５２ 判定回路
５３ 通知回路

【図1】

【図2】

【図3】

【図4】

【図5】