特許 5770982 積算時間補償付きイメージセンサ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5770982

(24)【登録日】2015年7月3日

(45)【発行日】2015年8月26日

(54)【発明の名称】積算時間補償付きイメージセンサ

(51)【国際特許分類】

   H04N 1/19 20060101AFI20150806BHJP

   H04N 1/028 20060101ALI20150806BHJP

【ＦＩ】

   H04N1/04 103C

   H04N1/028 A

   H04N1/028 C

【請求項の数】10

【全頁数】15

(21)【出願番号】特願2010-151137(P2010-151137)

(22)【出願日】2010年7月1日

(65)【公開番号】特開2011-15405(P2011-15405A)

(43)【公開日】2011年1月20日

【審査請求日】2013年6月28日

【審判番号】不服2014-8560(P2014-8560/J1)

【審判請求日】2014年5月8日

(31)【優先権主張番号】12/496,971

(32)【優先日】2009年7月2日

(33)【優先権主張国】US

【早期審査対象出願】

(73)【特許権者】

【識別番号】596170170

【氏名又は名称】ゼロックス コーポレイション

【氏名又は名称原語表記】ＸＥＲＯＸ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】110001210

【氏名又は名称】特許業務法人ＹＫＩ国際特許事務所

(72)【発明者】

【氏名】スコット エル テウィンクル

【合議体】

【審判長】 渡邊 聡

【審判官】 渡辺 努

【審判官】 小池 正彦

(56)【参考文献】

【文献】 特開平１１−１４６１２９（ＪＰ，Ａ）

【文献】 特開２００６−３４０３５１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

H04N1/024-1/207

(57)【特許請求の範囲】

【請求項1】

端画素及び内部画素を備える第１のセットの光センサと、
第１の外部積算信号を受領するための制御部と、
を備えており、前記第1の外部積算信号は、前記第1のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部が、前記第1の外部積算信号を効果的に変更して、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第1の信号調整器を備えており、
前記第1の信号調整器は、前記第1の外部積算信号を変更して、前記第1のセットの光センサに対して、前記端画素積算信号及び内部画素積算信号を生じさせ、
前記第1の信号調整器は、前記第1の信号調整器に前記端画素積算信号を所定の端画素期間だけ前記第1の外部積算信号とは異ならせるための端画素データを記憶しており、前記第1の外部積算信号を前記端画素データに応じて調整して前記端画素積算信号を生成し、且つ、前記第1の信号調整器に前記内部画素積算信号を所定の内部画素期間だけ前記第1の外部積算信号とは異ならせるための内部画素データを記憶しており、前記第1の外部積算信号を前記内部画素データに応じて調整して前記内部画素積算信号を生成する、光センサチップ。

【請求項2】

前記第1の信号調整器が、前記端画素積算信号及び前記内部画素積算信号をそれぞれ所定の端画素期間及び所定の内部画素期間だけ前記第1の外部積算信号とは異ならせる、請求項１に記載の光センサチップ。

【請求項3】

前記第1の外部積算信号が期間を含み、前記期間が複数のクロック周期を備えており、前記制御部がさらに、
前記複数のクロック周期の所定の数に達すると乗算値を出力する第1のカウンタを備えており、前記乗算値は前記所定の数に比例しており、前記第1の信号調整器に、前記第1の外部積算信号を効果的に変更させ前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせ、前記端画素積算信号及び前記内部画素積算信号が前記乗算値に比例している、請求項１に記載の光センサチップ。

【請求項4】

前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端転送ゲート信号及び第1の内部転送ゲート信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらに前記光センサチップに対するそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項３に記載の光センサチップ。

【請求項5】

前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端ゲート転送信号及び第1の内部ゲート転送信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらに前記光センサチップに対するそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項１に記載の光センサチップ。

【請求項6】

端画素及び内部画素を備える第２のセットの光センサをさらに備えており、
前記制御部が第２の外部積算信号を受け取り、前記第２の外部積算信号は、前記第２のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部がさらに、
前記第２の外部積算信号を効果的に変更して、前記第２のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第２の信号調整器を備えている、請求項１に記載の光センサチップ。

【請求項7】

前記第1のセットの光センサが第1の色を感じ、前記第２のセットの光センサが第２の色を感じる、請求項６に記載の光センサチップ。

【請求項8】

複数の光センサチップを備える光感受性装置であって、各光センサチップが、
端画素及び内部画素を備える第１のセットの光センサと、
第１の外部積算信号を受領するための制御部と、
を備えており、前記第1の外部積算信号は、前記第1のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部が、前記第1の外部積算信号を効果的に変更して、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第1の信号調整器を備えており、
前記各センサチップがさらに
前記複数の光センサチップの各々に第1の外部積算信号を印加するための第1の共通線と、
前記複数のクロック周期の所定の数に達すると乗算値を出力する第1のカウンタと、
を備えており、
前記乗算値は前記所定の数に比例しており、前記第1の信号調整器は、前記第1の外部積算信号を変更させるための端画素データ及び内部画素データを記憶しており、前記端画素データ及び前記内部画素データに応じて前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせ、前記端画素積算信号及び前記内部画素積算信号が前記乗算値に比例している、光感受性装置。

【請求項9】

前記各光センサチップの前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端ゲート転送信号及び第1の内部ゲート転送信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらに前記光センサチップに対するそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項８に記載の光感受性装置。

【請求項10】

前記複数の光センサチップの各々に第２の外部積算信号を印加するための第２の共通線を備え、前記各光センサチップが、
端画素及び内部画素を備える第２のセットの光センサをさらに備えており、
前記制御部が第２の外部積算信号を受け取り、前記第２の外部積算信号は、前記第２のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部がさらに、
前記第２の外部積算信号を効果的に変更して、前記第２のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第２の信号調整器を備えている、請求項８に記載の光感受性装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタルコピー機又はファクシミリ装置において、あるいはデジタルカメラにおいてのように、入力スキャナにおいて使用されるイメージセンサアレイに関する。

【背景技術】

【0002】

カラーコピーで使用されるように、フルカラースキャナにおいては、各チップに３つ又はそれ以上のリニアアレイが設けられ得て、各アレイは、単一の原色を受け取るようにフィルタされる。米国特許第5,519,514号に記述されているように、チップ上の各リニアアレイは、いくつかの特性において、特に「積算時間」に関して、独立して制御可能であることが望まれ得る。積算時間は、広く言えば、特定の光センサが、スキャンされているオリジナルのイメージ上の小さな範囲からの光に対して露光されて、１画素のデータを作り出す長さである。カラー装置の場合、３つ又はそれ以上の原色光センサの各々は、オリジナルイメージにおける実質的に同じ小さな範囲を見て、フルカラーイメージデータを作り出す。様々な状況では、単一チップ上の異なる色のリニアアレイに関連した積算時間が、精密に調整されることが望まれ得る。

【0003】

さらに、リニアアレイを作り出すプロセス内の製造公差のために、それぞれのリニアアレイの各端に位置する画素（端画素）と端画素の間に位置する画素（内部画素）とは、全画素が一様な照射に露光されるときに、リニアアレイ内の各々のそれぞれの画素の出力をバランスするために、異なる積算時間を必要とすることが見出されてきている。例えば、リニアアレイの端画素は、リニアアレイ全体が一様な照射レベルに露光されるときに同じ応答を出力するために、内部画素よりも大きな又は少ない積算時間を必要とし得る。

【0004】

ゲイン非一様性（ＧＮＵ）は、イメージセンサチップ全体からの平均応答と比較したイメージセンサチップ内の応答のばらつき（平均に対して正負の両方）の測定値である。正のゲイン非一様性（ＰＧＮＵ）は、全画素の平均応答に対する最大応答を有する画素の測定値であり、負のゲイン非一様性（ＮＧＮＵ）は、全画素の平均応答に対する最小応答を有する画素の測定値である。内部画素の応答に対する端画素の相対的な応答を補償することによって、全体的なＧＮＵが顕著に低減されることが、理論的に示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許第５，１４８，２６８号明細書

【特許文献2】米国特許第５，５１９，５１４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

本開示は、より大きなシステムを形成する異なるチップにおける異なる光センサセット内の端及び内部画素に関連した積算時間を調整するためのシステム及びチップを取り扱っている。

【課題を解決するための手段】

【0007】

ある実施形態では、光センサチップが端画素及び内部画素を含む第１のセットの光センサと、第１の外部積算信号を受領するための制御部と、を有し、第１の外部積算信号は、第1のセットの光センサに対する端画素積算信号及び内部画素積算信号を生じさせる。制御部は第1の信号調整器を含み、これが第1の外部積算信号を効果的に変更して、第1のセットの光センサに対する端画素積算信号及び内部画素積算信号を生じさせる。

【0008】

他の実施形態では、光感受性装置が、複数の光センサチップと、複数の光センサチップの各々に第1の外部積算信号を印加するための第1の共通線とを含む。各光センサチップは、端画素及び内部画素を有する第１のセットの光センサと、第１の外部積算信号を受領するための制御部と、を有し、第１の外部積算信号は、第1のセットの光センサに対する端画素積算信号及び内部画素積算信号を生じさせる。制御部は第1の信号調整器を含み、これが第1の外部積算信号を効果的に変更して、第1のセットの光センサに対する端画素積算信号及び内部画素積算信号を生じさせる。

【0009】

さらに他の実施形態では、端画素及び内部画素を含む光センサのリニアアレイからの信号出力をバランスさせる方法が、ａ）端画素積算期間の間に端画素を積算するステップと、ｂ）内部画素積算期間の間に内部画素を積算するステップと、を含み、端画素積算期間が内部画素積算期間とは異なっている。

【発明の効果】

【0010】

光センサセット内の端及び内部画素に関連させて積算時間を調整することを可能とする。

【図面の簡単な説明】

【0011】

【図1】デジタルコピー機のようなオフィス装置において使用され、且つ光センサのセットの端及び内部画素に関連した積算時間を調節するためのシステム及び／又はチップのある実施形態とともに使用される、「全幅アレイ」入力スキャナの平面図である。

【図2】図１の円で囲まれた領域２の拡大平面図である。

【図3】光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップのある実施形態のブロック図である。

【図4】図３に示された実施形態の原理を描いたタイミング図である。

【図5】光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップの他の実施形態のブロック図である。

【図6】図５に示された実施形態の原理を描いたタイミング図である。

【図7】光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップのある実施形態を組み込む前の光センサチップに対する正のゲイン非一様性の分析を示すグラフである。

【図8】光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップのある実施形態を組み込んだ後の光センサチップに対する正のゲイン非一様性の分析を示すグラフである。

【図9】光センサのリニアアレイを組み込んだ従来技術のスキャナの側面斜視図である。

【発明を実施するための形態】

【0012】

前述の米国特許第5,148,268号は、イメージ担持表面のスキャン及びイメージングのために使用される全幅アレイ装置を開示している。そのようなセンサチップは、縞の形成（streaking）、すなわち、プリントシート又はイメージレセプタ（光レセプタ、中間ベルト又はドラム、など）のプロセス方向に延在するインク、トナー、又はその他の着色剤の望まれない狭い縞、ならびに帯の形成（banding）、すなわち、プリントシート又はイメージレセプタのプロセス方向に垂直に延在する画質における望まれないずれ（暗すぎる、明るすぎる、間違った色）の帯領域の存在を測定することができる。加えて、これらのセンサチップは、イメージ担持表面上にどのくらいのトナーが存在するか、及びそのようなトナーがどこに存在するかを、検出することができる。

【0013】

図９は、従来技術のスキャナ５０の一例の側面斜視図であり、これは、光センサのリニアアレイを組み込んでいる。スキャナ５０は、プラテン５４の上に配置されたイメージ担持表面５２を含む。スキャンアセンブリは、照射器５６、光学系５８、及び光センサのリニアアレイ６０を含み、アセンブリ全体をプロセス方向Ｐに動かすことによってイメージ担持表面５２をスキャンし、光センサのリニアアレイ６０は、プロセス方向Ｐに垂直に、すなわち、ページの面に垂直に配置されている。図面には示されていないが、イメージ担持表面５２は、文書フィーダ（図示せず）を介して、静止したスキャンアセンブリの上を動いてもよい。最初に、イメージ印刷システムが一般的に２つの重要な次元、すなわちプロセス（又はスロースキャン）方向とクロスプロセス（又はファストスキャン）方向とを有していることに留意されたい。イメージ又はイメージ担持表面が動く方向がプロセス方向と呼ばれ、複数のセンサが向けられている方向がクロスプロセス方向と呼ばれる。クロスプロセス方向は、一般的にはプロセス方向に垂直である。

【0014】

図１は、デジタルコピー機のようなオフィス装置において使用され、且つ光センサのセットの端及び内部画素に関連した積算時間を調節するためのシステム及び／又はチップのある実施形態とともに使用される、「全幅アレイ」入力スキャナの平面図である。回路ボード１００は、その上に配列された複数のセットの光センサを含み、光センサの各セットは１１０と示されている。各チップ１１０は、以下に述べるように光センサのセットを含む。一緒に、ボード１００上のチップ１１０は、一つ又はそれ以上の光センサのリニアアレイを形成し、これが、イメージ担持表面、例えば光レセプタベルト又は紙のシートの幅に匹敵する長さだけ、延在している。当業者が理解するように、イメージ担持表面は、（上述のように）ボード１００が相対的に運動するプラテン上に置かれることによって、ボード１００に対して動くことができる。あるいは、イメージ担持表面は、例えば文書ハンドラを介してボード１００上を供給されてもよい。イメージ担持表面がボード１００を通過するときに、イメージ担持表面上の一連の小さな範囲が、（上述のように）光源からの光を、チップ１１０のような光センサに反射する。チップ１１０は、イメージ担持表面からの反射光を受け取り、引き続く記録及び処理のためのイメージ信号を出力する。ここで使用されているように、「イメージ信号」とは、各チップ１１０に関連した実際のイメージ関連出力を意味することが意図されていることに、留意されたい。

【0015】

図２は、図１の円で囲まれた領域２の拡大平面図である。図２は、分離された３つの光センサチップ１１０を示している。この実施形態では、各チップ１１０は、光センサの４つのリニアアレイ又は行を含み、１１２Ｍ（白黒用）、１１２Ｒ（赤用）、１１２Ｇ（緑用）、及び１１２Ｂ(青用)とラベルされている。各アレイには光透過性フィルタ（図示せず）が設けられており、これがアレイを、特定の色、すなわち波長範囲、例えば赤、緑、及び／又は青に対して感じさせる。白黒アレイ１１２Ｍは、可視スペクトル全体の光を感じるもので、例えば、白黒コピー機又はファクシミリ装置において、あるいは光学文字スキャンのために有用であるような、白黒のみのイメージデータに対してイメージをスキャンするときに有用である。光センサにはまた、赤外線ブロック用のような他のタイプのフィルタも設けられ得る。

【0016】

本実施形態では、各タイプ１１２Ｍ、１１２Ｒ、１１２Ｇ、及び１１２Ｂの一つの光センサの各「列」（図２に示されるように）に対して、出力シフトレジスタへの一つの出力線が存在する。一つの列の複数の光センサがどのようにして信号、例えばイメージ信号を、1本の線を通してシフトレジスタに送るかについての一般的な記述は、前述の米国特許第5,148,168号に与えられている。一つの列の各タイプ１１２Ｍ、１１２Ｒ、１１２Ｇ、及び１１２Ｂの各光センサが、記録されているイメージの一つの小さな範囲を「見て」、その小さな範囲に対するフルカラーのイメージデータを獲得することは、明らかである。異なる色の複数の光センサの動作がどのようにして協調しなければならないかについての一般的な記述は、前述の米国特許第5,519,514号に与えられている。ひとたびデジタルイメージ信号の「スキャン線」がシフトレジスタにロードされると、そのスキャン線に対するイメージデータが、ビデオ出力線を通してのようにして、チップ１１０から出力される。

【0017】

各チップ１１０は、端画素及び中間画素を備えている。図２を参照して最もよく理解されるように、光センサの各「行」は、各チップ１１０内のそれぞれの「行」の各端に位置した端画素１１４ａ及び１１４ｂを含み、それらの間に位置する画素は、内部画素１１６とみなされる。これより、各チップ１１０の２つの外部「列」は端画素１１４ａ及び１１４ｂを含み、それらの間の各「列」は内部画素１１６を含む。ここで議論される実施形態では、端画素は、各々のそれぞれのチップ１１０の終端に位置した個別の画素としてのみ示されているが、ある実施形態では、端画素は、単なる個別の終端画素以外のものを含み、例えば、端画素は、画素の各行から最初の３画素及び最後の３画素を含み得る。そのような変形は、特許請求項の思想及び範囲内にある。上述のように、端画素の光応答が時々内部画素の光応答とは異なることが見出されており、それによって、より大きなＧＮＵ平均及び分布がもたらされる結果となる（図７及び図８を参照して以下の議論を参照のこと）。

【0018】

上述のように、チップ１１０のキー制御は、各光センサの「積算時間」を定義する開始及び終了タイミングである。積算時間は、特定の光センサが、典型的にはイメージ担持表面が一連の小さな範囲を各光センサを通過して動かすときに、所与の小さな範囲から光を受け取る時間の長さである。マルチチップシステムでは、複数のチップの間、及び同じ装置のそれぞれのチップ内での製造上のずれを克服するために、チップ上の光センサのセットの積算時間に小さな調整をするか、及び／又は、内部画素に対する端画素の積算時間に小さな調整をすることが望まれ得る。図２及び図３を参照して最もよく理解されるように、光センサの異なるサブセットΦＦ(Ｍ)、ΦＦ(Ｒ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)（それぞれ光センサの白黒、赤、緑、及び青の行に対する）の積算時間を制御するための異なる線が、制御部、例えば制御部２００に与えられて、各チップ１１０を統括することができる。

【0019】

図３は、光センサのセットの端及び内部画素に関連した積算時間を調整するためのチップのある実施形態の簡略化したブロック図であり、すなわち、本実施形態の原理を描いている。ある実施形態では、各チップ１１０は、それに関連した制御部２００を含む。各チップ１１０が、白黒、赤フィルタ、緑フィルタ、及び青フィルタされた光センサのセットを含むとき、各制御部２００は、光センサの各セットに対して、対応した積算信号、すなわち積算信号ΦＦ(Ｍ)、ΦＦ(Ｒ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)を受け取るように配置される。各制御部２００に対する特定の積算信号、例えばΦＦ(Ｒ)を受け取るように配置された各外部線が、共通線を介して一緒にリンクされ得て、これによって特定の光センサセットに関連した積算信号の全チップ１１０への伝送を同時に許容してもよいことに留意されたい。さらに、ここで使用されているように、「積算信号」は、一つの光センサ又は光センサのセットに積算時間／期間を開始又は終了するように指示する信号を意味することが意図されていることに留意されたい。上記を考慮すると、基本的な例において、ΦＦ(Ｒ)におけるハイになる信号は、全チップ１１０上の全ての赤の光センサに積算時間を開始させ、ローになる信号は、全チップ１１０上の全ての赤の光センサに積算時間を終了させる。同じ原理が、ΦＦ(Ｍ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)を使って、白黒、緑、及び青の光センサに適用される。この基本的な例では、各チップ１１０上の各色の全ての光センサが、それらのそれぞれの積算時間に関して共通線を通して制御されるが、積算時間のチップ毎の調整は、以下に記述されるように、チップ特有の校正データの記憶によって作用されてもよく、これによって、チップ間の製造上のずれを克服する。

【0020】

図３はさらに、制御部２００の代表的な部分を詳細に示している。各外部入力ΦＦ(Ｍ)、ΦＦ(Ｒ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)に対する入力線において、「信号調整器」と呼ばれるものが、各色の線について一つずつ設けられており、それぞれ２１０Ｍ、２１０Ｒ、２１０Ｇ、及び２１０Ｂとマークされている。各信号調整器の機能は、到来する外部積算信号、例えば入力ΦＦ(Ｒ)によって受け取られた外部積算信号を効果的に変更して、光センサの各セット内の各端画素及び各内部画素に対して、改変された積算時間を生じさせることである。これにより、外部積算信号は信号調整器２１０Ｒによって受け付けられ、「ΔＥ」ＲＥＧＩＳＴＥＲと示されて２１２とマークされた記憶レジスタに記憶された端画素積算オフセットと結合され、且つ、「ΔＩ」ＲＥＧＩＳＴＥＲと示されて２１４とマークされた記憶レジスタに記憶された内部画素積算オフセットと結合される。この結合は、２１６とマークされた「クロック分割器＆パルス幅調整器」で生じる。これにより、ある実施形態では、２１０Ｒのような各信号調整器が、ボード１００の全チップに同時に届く共通の外部積算信号を受け取るが、特定のチップについては、端及び内部画素の各々に対して変更された積算信号、すなわちΦＦ＿Ｅ(Ｒ)及びΦＦ＿Ｉ(Ｒ)をそれぞれ出力し、これらは、赤の光センサの端及び内部画素に対する積算時間を何らかの方法で変更する効果を有する。変更された積算信号は、端画素積算信号及び内部画素積算信号の両方を含み、それから横クロック生成器２１８に供給される。これは、それぞれの信号を使用して、アレイ全体が既知の技術で制御されたのと同じ方法で、赤の光センサの端及び内部画素の積算時間を制御する。例えば、横クロック生成器２１８は、端及び内部転送ゲート信号（Ｔ１＿Ｅ、Ｉ）、ノードをリセットするための信号（ΦＲ）、第２の転送ゲート信号（Ｔ２）、端及び内部ファット零クロック（ＦＺ＿Ｅ、Ｉ）、フォトダイオードリセット（ＶＦＺ）、リセット電圧（ＶＲ）、ならびに光センサの各々のそれぞれのセットに対する端及び内部多重化（muxing）信号（ΦＭ＿Ｅ、Ｉ_Ｍ；ΦＭ＿Ｅ、Ｉ_Ｒ；ΦＭ＿Ｅ、Ｉ_Ｇ；ΦＭ＿Ｅ、Ｉ_Ｂ）を生成するように構成されている。ここで使用されているように、「転送ゲート信号」及び「多重化信号」は、各光センサに様々な指令、例えば積算時間の開始を提供する信号を意味することが意図されていることに留意されたい。

【0021】

信号調整器、例えば信号調整器２１０Ｒが、到来する外部積算信号ΦＦ(Ｒ)を変えることができる一つの可能な方法は、信号の期間（ハイになるときとローになるときとの間）から、レジスタ２１２及び２１４に記憶された所定の量を効果的に減じることである。到来する信号の長さの調整（ΦＦ＿Ｅ(Ｒ)及びΦＦ＿Ｉ(Ｒ)として示されている改変された信号を作り出すため）は、改変された信号が横クロック生成器２１８に印加されるときの赤の光センサの端及び内部画素の積算時間における変化に対応する。もちろん、以上の記述が、ΦＦ(Ｍ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)信号にも同様に適用されて、異なる入力外部積算信号によって制御される光センサの異なるセットが、単一のチップ１１０内部で且つ別個のチップ１１０の間で、実質的に独立して動作することができることに留意されたい。

【0022】

図４は、図３に示された実施形態の原理を描いたタイミング図であり、すなわち、チップ１１０のセットの各々の間で、２１０Ｒのような信号調整器の動作を示している。図４の実施形態において、一般化された入力外部積算信号ΦＦは、信号長ＴＦＨを有し、レジスタ２１２及び２１４に記憶された校正値によって、長さが改変される、すなわち、それぞれΔＥ及びΔＩによって改変される。これより、ΦＦ＿Ｅは長さＴＦＨ＿Ｅを有し、これは（ＴＦＨ−ΔＥ）に等価であり、ΦＦ＿Ｉは長さＴＦＨ＿Ｉを有し、これは（ＴＦＨ−ΔＩ）に等価である。したがって、この実施形態では、このシステムは、全ての改変された信号、すなわち端画素積算信号及び内部画素積算信号の端点が入力外部積算信号の端点と同時であるように、設計される。この実施形態は、積算時間の読み出し回路（図示せず）との協調、特に、ビデオが入力外部積算信号の立ち下がり端に応答して出力されるチップ設計で、有用である。

【0023】

図５は、光センサのセットの端及び内部画素に関連した積算時間を調整するためのチップの他の実施形態の簡略化されたブロック図であり、すなわち、本実施形態の他の原理を描いている。ある実施形態では、各チップ１１０は、それに関連した制御部３００を含む。各チップ１１０の配置は、上記の実施形態で論じられた配置と同様であり、したがってこの実施形態に関しては繰り返されない。

【0024】

図５はさらに、制御部３００の代表的な部分を詳細に示している。各外部入力ΦＦ(Ｍ)、ΦＦ(Ｒ)、ΦＦ(Ｇ)、及びΦＦ(Ｂ)に対する入力線において、「信号調整器」と呼ばれるものが、各色の線について一つずつ設けられており、それぞれ３１０Ｍ、３１０Ｒ、３１０Ｇ、及び３１０Ｂとマークされている。各信号調整器の機能は、到来する外部積算信号、例えば入力ΦＦ(Ｒ)によって受け取られた外部積算信号を効果的に変更して、光センサの各セット内部の各端画素及び各内部画素に対して、改変された積算時間を生じさせることである。この実施形態は、外部積算信号が長さにおいて主クロック周期２５６個分よりも長いときに、それぞれの端及び内部画素積算時間をどのようにして調整するかという問題に対処する。装置のタイミングが、典型的には主クロック周期によって制御されること、例えば、積算信号は、主クロック周期１０００個分に等価であり得ることに留意されたい。そのような構成では、８ビットレジスタ、例えばレジスタ３１４及び３１６は、外部積算信号を十分に調整して、２５６クロック周期の最大調整を有する端及び内部画素の出力をバランスできないかもしれない。すなわち、８ビットは、２^８クロック周期の最大調整を許容する。上記を考慮すると、それぞれの信号調整器によって生成される調整値は、外部積算信号の全体長にしたがって、スケーリングを必要とし得る。これより、この実施形態では、外部積算信号、例えば入力ΦＦ(Ｒ)によって受け取られた信号は、最初に、信号調整器３１０Ｒ内部のカウンタ３１２によって受け取られる。カウンタ３１２は、外部積算信号内に含まれる主クロック周期の合計数に比例する値を出力する。例えば、カウンタ３１２は、もし外部積算信号が２５６個より少ないか又は等しい主クロック周期を備えていれば、値１を出力し、カウンタは、もし外部積算信号が５１２個より少ないか又は等しい主クロック周期を備えていれば、値２を出力する、などである。引き続いて、レジスタ３１４及び３１６内に記憶された値が、レジスタ３１２によって出力された値、すなわちΔＲによってスケーリング又は乗算される。

【0025】

これより、外部積算信号は信号調整器３１０Ｒによって受け取られ、カウンタ３１２が値ΔＲを決定する。この値ΔＲは、レジスタ３１４及び３１６にそれぞれ記憶された端及び内部画素オフセット値によって乗算され、これらの値ΔＥ_Ｒ及びΔＩ_Ｒがそれぞれ外部積算信号と結合され、結果としてΦＦ＿Ｅ(Ｒ)及びΦＦ＿Ｉ(Ｒ)をそれぞれもたらす。以上の結合は、３１８とマークされた「クロック分割器＆パルス幅調整器」で生じる。これにより、ある実施形態では、３１０Ｒのような各信号調整器が、ボード１００の全チップに同時に届く共通の外部積算信号を受け取るが、特定のチップについては、端及び内部画素の各々に対して変更された積算信号、すなわちΦＦ＿Ｅ(Ｒ)及びΦＦ＿Ｉ(Ｒ)をそれぞれ出力し、これらは、赤の光センサの端及び内部画素に対する積算時間を何らかの方法で変更する効果を有する。変更された積算信号は、端画素積算信号及び内部画素積算信号の両方を含み、それから横クロック生成器３２０に供給される。これは、それぞれの信号を使用して、アレイ全体が既知の技術で制御されたのと同じ方法で、赤の光センサの端及び内部画素の積算時間を制御する。

【0026】

図６は、図５に示された実施形態の原理を描いたタイミング図であり、すなわち、チップ１１０のセットの各々の間で、３１０Ｒのような信号調整器の動作を示している。図６の実施形態において、一般化された入力外部積算信号ΦＦは、信号長ＴＦＨを有し、レジスタ３１４及び３１６に記憶された校正値によって、長さが改変される、すなわち、それぞれΔＥ_Ｒ及びΔＩ_Ｒによって改変される。これより、ΦＦ＿Ｅは長さＴＦＨ＿Ｅを有し、これは（ＴＦＨ−ΔＥ_Ｒ）に等価であり、ΦＦ＿Ｉは長さＴＦＨ＿Ｉを有し、これは（ＴＦＨ−ΔＩ_Ｒ）に等価である。したがって、この実施形態では、このシステムは、全ての改変された信号、すなわち端画素積算信号及び内部画素積算信号の端点が入力外部積算信号の端点と同時であるように、設計される。この実施形態は、主クロック周期（ΦＣ）２５６個分を超える積算時間が主クロック周期２５６個分よりも少ない積算時間と同じくらい精密に調整され得るように、オフセットの解像度を効果的に改良する。レジスタ３１４及び３１６が８ビットレジスタよりも大きくても小さくてもよく、且つそのような実施形態では、カウンタ３１２が、各レジスタの最大可能な数字出力にしたがってΔＲ値を提供することに留意されたい。例えば、ΔＲ値は、レジスタ３１４及び３１６が４ビットレジスタであれば、カウンタ３１２が１６の倍数に達する毎にインクリメントされ、あるいは、ΔＲ値は、レジスタ３１４及び３１６が１６ビットレジスタであれば、カウンタ３１２が６５５３６の倍数に達する毎にインクリメントされる。そのようなレジスタの実施形態は、特許請求項の思想及び範囲内にある。

【0027】

一つの可能な実施形態において、所与のチップ１１０に対して、製造に引き続いて、ならびに、恐らくはより大きなマルチチップ装置への搭載に引き続いて、そのチップ上の光センサの特定のセットからの端画素及び内部画素からの信号出力が、例えば、照射レベルに応じた各画素からの電圧出力が測定されて、それから、（８ビットワードのような）訂正データが、２１０Ｍ、２１０Ｒ、２１０Ｇ、及び２１０Ｂのような対応する信号調整器内部のレジスタ（例えばレジスタ２１２及び２１４）にロードされて記憶され、端画素及び内部画素の積算信号を別個に調整することによって、信号調整器からの引き続く出力に、光センサのセットの信号出力を、より一致したものになるように変えさせる。実用的な実施形態では、この訂正データのロードは、スキャナのような装置の製造時のみに必要とされるが、ある実施形態では、使用過程で装置の各チップ上の各信号調整器に訂正データを変えることが、望まれ得る。

【0028】

上記のシステムでは、各チップ上の光センサの各セットの各端画素及び各内部画素がチップ内部の改変された積算信号によって制御されることができ、より大きなシステムにおける各チップ上の光センサの各セットの各端画素及び各内部画素が、積算時間に関して精密に調整されることを可能にしている。実用的な具現例では、積算時間のこの調整は、チップ（及びチップ内部の光センサのセット）の間の製造上のずれを克服するために使用されることができて、装置の全チップ上の光センサの全セットからのビデオ信号の振幅を一致したものにする。さらに、上記のシステム内では、各離散画素、端及び内部は、全ての他の画素から独立して調整され得て、これによって、ビデオ信号出力のより大きな制御をもたらす結果になる。そのような実施形態は、特許請求項の思想及び範囲内である。

【0029】

上記を考慮すると、ある実施形態が光センサのリニアアレイからの信号出力をバランスする方法を含むことに留意されたい。ここで、光センサのリニアアレイは、端画素及び内部画素を備えている。この方法は、ａ)端画素積算期間の間に端画素を積算するステップと、ｂ）内部画素積算期間の間に内部画素を積算するステップと、を含み、端画素積算期間が内部画素積算期間とは異なっている。ある実施形態では、信号出力は、端画素からの信号出力（例えば、照射レベルに応じた画素からの電圧出力）が、一様な照射に対する光センサのリニアアレイの露光時の内部画素からの信号出力と実質的に同じであるときに、バランスされたとみなされる。積算信号の改変はいくつかの形態を取り得て、その中には、以下の例の実施形態を含むが、これらに限定されるものではない。ある実施形態では、端画素積算期間は内部画素積算期間とは異なるタイミングで始まり、端画素積算期間は端画素積算期間と同時に終了する。他の実施形態では、端画素積算期間は内部画素積算期間と同時に始まり、端画素積算期間は端画素積算期間と異なるタイミングで終了する。さらに他の実施形態では、端画素積算期間は内部画素積算期間と異なるタイミングで始まり、端画素積算期間は端画素積算期間と異なるタイミングで終了する。以上の実施形態は、描写的な目的で含まれているものであり、特許請求されている発明の範囲を制限することは意図されていない。

【0030】

図７は、光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップのある実施形態を組み込む前の光センサチップに対する正のゲイン非一様性の分析を示すグラフである。一方、図８は、光センサのセットの端及び内部画素に関連した積算時間を調節するためのチップのある実施形態を組み込んだ後の光センサチップに対する正のゲイン非一様性の分析を示すグラフである。図７に示された例に見ることができるように、リニアアレイは、白黒の光センサ（４１０Ｍとマークされている）に対しては約3.25％の平均ＰＧＮＵ値、白黒の光センサ（４２０Ｒとマークされている）に対しては約4.0％の平均ＰＧＮＵ値、白黒の光センサ（４３０Ｇとマークされている）に対しては約7.75％の平均ＰＧＮＵ値、及び白黒の光センサ（４４０Ｂとマークされている）に対しては約6.5％の平均ＰＧＮＵ値を備えている。加えて、図７に見ることができるように、それぞれのＰＧＮＵ値の分布は、非常に広い。図８に見ることができるように、端及び内部画素積算時間の調節のためのチップ／システムを組み込んだ後は、平均ＰＧＮＵ値及びそれぞれの分布の両方が改善している。結果として得られた白黒の光センサに対するＰＧＮＵ平均値は約1.25％（５１０Ｍとマークされている）、赤の光センサに対しては約2.5％（５２０Ｒとマークされている）、緑の光センサに対しては約2.5％（５３０Ｇとマークされている）、及び青の光センサに対しては約3.0％（５４０Ｂとマークされている）である。

【0031】

本開示とは対照的に、単純にゲインを調整するシステムはＳ／Ｎ比を変更しない。なぜなら、ノイズもまた等しく調整されるからであり、ゲインの調整はまたオフセットも調整し、これは望ましくない。本開示にあるように積算時間を変えることは、光センサ上の光レベルを調整することと効果的に同じであり、これより、Ｓ／Ｎ比に対する悪影響は有さない。加えて、本開示にあるように、信号を等しくするように積算時間を調整することは、信号のより小さな範囲が訂正に割り当てられることを必要とし、これがさらに、より高いＳ／Ｎ比を可能にする。

【0032】

附記：本発明の他の態様は以下のように説明される。
（請求項１）
端画素及び内部画素を備える第１のセットの光センサと、
第１の外部積算信号を受領するための制御部と、
を備えており、前記第1の外部積算信号は、前記第1のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部が、前記第1の外部積算信号を効果的に変更して、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第1の信号調整器を備えており、
前記第1の信号調整器が、前記端画素積算信号及び前記内部画素積算信号を、それぞれ所定の端画素期間及び所定の内部画素期間だけ前記第1の外部積算信号とは効果的に異ならせる、光センサチップ。
（請求項２）
前記第1の信号調整器が、前記端画素積算信号及び前記内部画素積算信号を、それぞれ所定の端画素期間及び所定の内部画素期間だけ前記第1の外部積算信号とは異ならせる、請求項１に記載の光センサチップ。
（請求項３）
前記光センサチップの製造に引き続いて、前記第1の信号調整器が、前記第1の信号調整器に前記端画素積算信号を所定の端画素期間だけ前記第1の外部積算信号とは異ならせるように指示する端画素データを受け取り、前記所定の端画素期間が前記端画素データに関連しており、且つ、前記第1の信号調整器が、前記第1の信号調整器に前記内部画素積算信号を所定の内部画素期間だけ前記第1の外部積算信号とは異ならせるように指示する内部画素データを受け取り、前記所定の内部画素期間が前内部端画素データに関連している、請求項１に記載の光センサチップ。
（請求項４）
前記第1の外部積算信号が複数のクロック周期を備えており、前記制御部がさらに、
前記複数のクロック周期の所定の数に達すると乗算値を出力する第1のカウンタを備えており、前記乗算値は前記所定の数に比例しており、前記第1の信号調整器に、前記第1の外部積算信号を効果的に変更させ前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせ、前記端画素積算信号及び前記内部画素積算信号が前記乗算値に比例している、請求項１に記載の光センサチップ。
（請求項５）
前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端転送ゲート信号及び第1の内部転送ゲート信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらにそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項４に記載の光センサチップ。
（請求項６）
前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端ゲート転送信号及び第1の内部ゲート転送信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらにそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項１に記載の光センサチップ。
（請求項７）
端画素及び内部画素を備える第２のセットの光センサをさらに備えており、
前記制御部が第２の外部積算信号を受け取り、前記第２の外部積算信号は、前記第２のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部がさらに、
前記第２の外部積算信号を効果的に変更して、前記第２のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第２の信号調整器を備えている、請求項１に記載の光センサチップ。
（請求項８）
前記第1のセットの光センサが第1の色を感じ、前記第２のセットの光センサが第２の色を感じる、請求項７に記載の光センサチップ。
（請求項９）
複数の光センサチップと、
前記複数の光センサチップの各々に第1の外部積算信号を印加するための第1の共通線と、
を備える光感受性装置であって、各光センサチップが、
端画素及び内部画素を備える第１のセットの光センサと、
前記第１の外部積算信号を受領するための制御部と、
を備えており、前記第1の外部積算信号は、前記第1のセットの光センサに対して、端画素積算信号及び内部画素積算信号を生じさせ、
前記制御部が、
前記第1の外部積算信号を効果的に変更して、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第1の信号調整器と、
前記複数のクロック周期の所定の数に達すると乗算値を出力する第1のカウンタと、
を備えており、
前記乗算値は前記所定の数に比例しており、前記第1の信号調整器に、前記第1の外部積算信号を効果的に変更させて前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせ、前記端画素積算信号及び前記内部画素積算信号が前記乗算値に比例している、光感受性装置。
（請求項１０）
前記第1の外部積算信号が複数のクロック周期を備えており、各光センサチップの各制御部がさらに、
前記複数のクロック周期の所定の数に達すると乗算値を出力する第1のカウンタを備えており、前記乗算値は前記所定の数に比例しており、前記第1の信号調整器に、前記第1の外部積算信号を効果的に変更させて前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせ、前記端画素積算信号及び前記内部画素積算信号が前記乗算値に比例している、請求項９に記載の光センサチップ。
（請求項１１）
各センサチップの前記制御部がさらに、前記第1のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を受け取り、前記端画素積算信号及び前記内部画素積算信号を効果的に使用してそれぞれの第1の端転送ゲート信号及び第1の内部転送ゲート信号を生じさせ、さらにそれぞれの第1の端ファット零クロック信号及び第1の内部ファット零クロック信号を生じさせ、且つさらにそれぞれの第1の端多重化信号及び第1の内部多重化信号を生じさせる、クロック生成器を備えている、請求項９に記載の光センサチップ。
（請求項１２）
前記複数の光センサチップの各々に第２の外部積算信号を印加するための第２の共通線をさらに備えており、各光センサチップが、
端画素及び内部画素を備える第２のセットの光センサをさらに備えており、
前記制御部が前記第２の外部積算信号を受け取り、前記第２の外部積算信号は、前記第２のセットの光センサに対して、端画素積算時間及び内部画素積算時間を生じさせ、
前記制御部がさらに、
前記第２の外部積算信号を効果的に変更して、前記第２のセットの光センサに対する前記端画素積算信号及び前記内部画素積算信号を生じさせる第２の信号調整器を備えている、請求項９に記載の光センサチップ。
（請求項１３）
各センサチップに対して、前記第1のセットの光センサが第1の色を感じ、前記第２のセットの光センサが第２の色を感じる、請求項１２に記載の光センサチップ。
（請求項１４）
端画素と内部画素とを備えている光センサのリニアアレイからの信号出力をバランスさせる方法であって、
ａ）端画素積算期間の間に前記端画素を積算するステップと、
ｂ）内部画素積算期間の間に前記内部画素を積算するステップと、
を含んでおり、前記端画素積算期間が前記内部画素積算期間とは異なっていて、且つ、前記端画素からの信号出力が一様な照射に対する前記光センサのリニアアレイの露光時の前記内部画素からの信号出力と実質的に同じであるときに、前記信号出力がバランスされている、方法。
（請求項１５）
前記端画素からの信号出力が一様な照射に対する前記光センサのリニアアレイの露光時の前記内部画素からの信号出力と実質的に同じであるときに、前記信号出力がバランスされる、請求項１４に記載の方法。
（請求項１６）
前記端画素積算期間は前記内部画素積算期間とは異なるタイミングで始まり、前記端画素積算期間は前記端画素積算期間と同時に終了する、請求項１４に記載の方法。
（請求項１７）
前記端画素積算期間は前記内部画素積算期間と同時に始まり、前記端画素積算期間は前記端画素積算期間と異なるタイミングで終了する、請求項１４に記載の方法。
（請求項１８）
前記端画素積算期間は前記内部画素積算期間と異なるタイミングで始まり、前記端画素積算期間は前記端画素積算期間と異なるタイミングで終了する、請求項１４に記載の方法。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】