特許 5772308 スイッチング素子の保護回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5772308

(24)【登録日】2015年7月10日

(45)【発行日】2015年9月2日

(54)【発明の名称】スイッチング素子の保護回路

(51)【国際特許分類】

   H03K 17/08 20060101AFI20150813BHJP

   H02M 1/00 20070101ALI20150813BHJP

   H02M 1/08 20060101ALI20150813BHJP

   H03K 17/16 20060101ALI20150813BHJP

【ＦＩ】

   H03K17/08 C

   H02M1/00 F

   H02M1/08 A

   H03K17/16 M

【請求項の数】1

【全頁数】10

(21)【出願番号】特願2011-148929(P2011-148929)

(22)【出願日】2011年7月5日

(65)【公開番号】特開2013-17064(P2013-17064A)

(43)【公開日】2013年1月24日

【審査請求日】2014年6月20日

(73)【特許権者】

【識別番号】000106276

【氏名又は名称】サンケン電気株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100100712

【弁理士】

【氏名又は名称】岩▲崎▼ 幸邦

(74)【代理人】

【識別番号】100095500

【弁理士】

【氏名又は名称】伊藤 正和

(74)【代理人】

【識別番号】100101247

【弁理士】

【氏名又は名称】高橋 俊一

(74)【代理人】

【識別番号】100098327

【弁理士】

【氏名又は名称】高松 俊雄

(72)【発明者】

【氏名】田坂 泰

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２００４−０３２８９３（ＪＰ，Ａ）

【文献】 特開２０１２−１２４５６５（ＪＰ，Ａ）

【文献】 特開２００４−０１５６７５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １７／００−１７／７０

Ｈ０２Ｍ １／００

Ｈ０２Ｍ １／０８

(57)【特許請求の範囲】

【請求項1】

直列に接続された高圧側素子及び低圧側素子と、
前記高圧側素子をオンオフさせる信号を出力するハイサイドプリドライバと、
前記高圧側素子と逆のオンオフ状態になるように前記低圧素子をオンオフさせる信号を出力するローサイドプリドライバと、
前記高圧側素子と前記低圧側素子の接続点に制御端子が接続されたメインのスイッチング素子と、
前記高圧側素子と前記低圧側素子の接続点に抵抗を介して制御端子が接続されたサブのスイッチング素子と、
前記メインのスイッチング素子の一方の端子にカソードが接続されたダイオードと、
前記ダイオードのアノードに入力端子が接続され、該ダイオードのブレーク時に前記サブのスイッチング素子の制御端子に電流を供給するとともに、前記低圧側素子のオフを指示するローサイドオフ信号を前記ローサイドプリドライバに供給する制御器とを備え、
前記制御器からのローサイドオフ信号を受けたローサイドプリドライバによって低圧側素子をオフすることにより前記メインのスイッチング素子の制御端子に電流を供給することを特徴とするスイッチング素子の保護回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、スイッチング素子を破壊から保護するスイッチング素子の保護回路に関する。

【背景技術】

【0002】

従来、高周波用デバイスや高耐圧パワーデバイスなどとして、例えば窒化ガリウム（ＧａＮ）と窒化アルミニウムガリウム（ＡｌＧａＮ）とが積層された窒化物半導体層を備えた電界効果トランジスタ（以下、「窒化物ＦＥＴ」という）が実用化されている。例えば、窒化物半導体層にショットキー接合を形成して配置されたゲート電極を備える窒化物ＦＥＴ（ショットキーゲート型窒化物ＦＥＴ）や、窒化物半導体層上に絶縁膜を介して配置されたゲート電極を備えるＭＩＳ（Metal Insulator Semiconductor）構造の窒化物ＦＥＴ（ＭＩＳゲート型窒化物ＦＥＴ）などを使用した種々の集積回路が提案されている（例えば、特許文献１参照）。

【0003】

窒化物ＦＥＴは、例えば特許文献２に示されているように、サージ耐量が低い。このため、図６に示すように、ドレイン−ゲート間に窒化物ＦＥＴより耐圧の低い保護用ダイオードが配置されている。保護用のダイオードを配置した回路としては、半導体装置を高速サージから保護する保護機能を備えた半導体装置のための保護装置（特許文献３）やＭＯＳトランジスタなどの電圧駆動型スイッチング素子を用いた電力変換装置（特許文献４）などが知られている。

【0004】

図６に示す回路において、ドレインにサージ等の過電圧が印加された時の基本動作は以下のようになる。即ち、スイッチング素子のドレインに過電圧が印加されると、クランプ用のダイオードがブレークしてスイッチング素子のゲートに電流が供給され、スイッチング素子がオンする。クランプ用のダイオードを使用することによって、そのブレークと同時にスイッチング素子がオンしてサージを吸収できるので、スイッチング素子が破壊されるのを防止できる。

【0005】

ここで、ダイオードのブレーク時にゲート電圧がスイッチング素子をオンにできるまで高くなるのは、ゲート抵抗ＲＧが挿入されているからである。ブレーク時のゲート電圧ＶＧは、ダイオード電流Ｉ（diode）とゲート抵抗ＲＧの積、つまり「ＶＧ＝Ｉ（diode）＊ＲＧ」になる。このゲート抵抗ＲＧがある程度大きいためスイッチング素子をオンさせることができる。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００８−１８７１６７号公報

【特許文献2】特開２００８−２７７６４１号公報

【特許文献3】特開２００１−４４２９１号公報

【特許文献4】特開２００１−２４５４６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、上述した従来のスイッチング素子の保護回路は、サージ電圧からスイッチング素子が破壊されるのを防ぐために、サージ電圧が印加された時にスイッチング素子をオンするためのゲート抵抗ＲＧを大きくしている。ゲート抵抗ＲＧは、発振及びノイズを防ぐ効果を有するが、スイッチング素子のスイッチング時の電流が制限されるのでスイッチング時間が大きくなり、スイッチング素子を高速で動作させることができないという問題がある。

【0008】

従来のＢＩＰ（Bipolar transistor）、ＭＯＳ（Metal Oxide Semiconductor）またはＩＧＢＴ（Insulated Gate Bipolar Transistor）等をスイッチング素子として使用する場合は、ゲート抵抗が存在しても要求されるスイッチング速度が得られたが、窒化物ＦＥＴに代表される化合物半導体素子では従来以上のスイッチング速度が求められている。スイッチング素子の特性を最大限に引き出すためにはゲート抵抗をゼロまたは可能な限り小さくすることが望ましい。ところが、従来のスイッチング素子の保護回路において、回路方式をそのまま使用してゲート抵抗を零または小さくした場合は、クランプ動作をさせることができない。これは、ゲート抵抗ＲＧを使用してクランプ時のゲート電圧を持ち上げていることに起因する。

【0009】

また、ゲート抵抗の前段のスイッチング素子の保護回路の特性も重要である。例えば、スイッチング素子の保護回路がＩＣで構成されており、その内部のドライブ回路がＭＯＳ−ＦＥＴで構成されている場合、一般的には、後に説明する図１に示すような回路構成になっている。この回路では、ＩＣ内部のトランジスタＭ２がオンすることによりスイッチング素子Ｔｒ１をオフさせているが、トランジスタＭ２のオン抵抗Ｒｏｎ（Ｍ２）も重要になる。スイッチング素子のオフ動作時には、トランジスタＭ２のオン抵抗Ｒｏｎ（Ｍ２）も抵抗分としてゲート抵抗ＲＧに加わるため、高速スイッチングのためにはトランジスタＭ２のオン抵抗Ｒｏｎ（Ｍ２）も小さくする必要がある。

【0010】

ここで、ＧａＮ−ＦＥＴの閾値電圧Ｖｔｈが１．５Ｖ，ＲＧ＋Ｒｏｎ（Ｍ２）＝１Ω程度と仮定すると、ゲート電圧ＶＧを１．５Ｖにするためには１．５Ａ程度の電流が必要になる。アンペアオーダーの電流を流す保護用ダイオードを採用することはコスト等の問題から現実的には不可能であり、ＩＣ内部でダイオードを作成する場合は特に難しい。ＲＧ＋Ｒｏｎ（Ｍ２）＝２０Ωに設定すればダイオード電流が７５ｍＡになるが、ＧａＮ−ＦＥＴに求められる高速スイッチングを実現することはできない。

【0011】

また、ゲート抵抗をゼロにした回路構成が望まれる他の理由として、窒化物ＦＥＴの素子自体にダイオード的な回生動作を行わせることが可能になる点が挙げられる。窒化物ＦＥＴのゲート−ソースをショートすると、図７に示すように、ソースがアノード端子、ドレインがカソード端子であって、窒化物ＦＥＴの閾値電圧Ｖｔｈを順方向電圧ＶＦと見なすことができるダイオード的な特性になる。ゲート抵抗が存在すると回生動作時にゲート−ソース間電圧が開いてしまい、ドレイン−ソース間電圧も開いてしまう。

【0012】

本発明の課題は、窒化物ＦＥＴを高速スイッチング動作させることができ、且つ、サージ電圧から窒化物ＦＥＴを保護することができるスイッチング素子の保護回路を提供することにある。

【課題を解決するための手段】

【0013】

上記の課題を解決するために、本発明に係るスイッチング素子の保護回路は、直列に接続された高圧側素子及び低圧側素子と、高圧側素子をオンオフさせる信号を出力するハイサイドプリドライバと、高圧側素子と逆のオンオフ状態になるように前記低圧素子をオンオフさせる信号を出力するローサイドプリドライバと、高圧側素子と低圧側素子の接続点に制御端子が接続されたメインのスイッチング素子と、高圧側素子と低圧側素子の接続点に抵抗を介して制御端子が接続されたサブのスイッチング素子と、メインのスイッチング素子の一方の端子にカソードが接続されたダイオードと、ダイオードのアノードに入力端子が接続され、該ダイオードのブレーク時にサブのスイッチング素子の制御端子に電流を供給するとともに、低圧側素子のオフを指示する信号をローサイドプリドライバに供給する制御器とを備え、制御器からのローサイドオフ信号を受けたローサイドプリドライバによって低圧側素子をオフすることによりメインのスイッチング素子の制御端子に電流を供給することを特徴とする。

【発明の効果】

【0014】

本発明に係るスイッチング素子の保護回路によれば、窒化物ＦＥＴを高速スイッチング動作させることができ、且つ、サージ電圧から窒化物ＦＥＴを保護することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施例１に係るスイッチング素子の保護回路の構成を示す回路図である。

【図2】本発明の実施例１に係るスイッチング素子の保護回路の変形例の構成を示す回路図である。

【図3】ハイサイドプリドライバ、ローサイドプリドライバ及び制御器の具体的な構成を示す回路図である。

【図4】本発明の実施例２に係るスイッチング素子の保護回路の構成を示す回路図である。

【図5】本発明の実施例３に係るスイッチング素子の保護回路の構成を示す回路図である。

【図6】従来のスイッチング素子の保護回路を説明するための図である。

【図7】ＧＡＮ−ＦＥＴのドレイン−ソース間電圧とドレイン電流との関係を示す図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施の形態に係るスイッチング素子の保護回路について、詳細に説明する。

【0017】

ただし、図面は模式的なものであることに留意すべきである。また、以下に示す実施例は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の実施形態は、特許請求の範囲において、種々の変更を加えてもよい。

【実施例1】

【0018】

図１は、本発明の実施例１に係るスイッチング素子の保護回路の基本的な構成を示すブロック図である。スイッチング素子の保護回路は、トランジスタＭ１（ＰＭＯＳ）、トランジスタＭ２（ＮＭＯＳ）、ハイサイドプリドライバ１１、ローサイドプリドライバ１２、制御器２１、ダイオードＤ１、トランジスタＴｒ１、入力端子ＩＮ、高電圧端子ＶＤＤ、低電圧端子ＶＳＳ、ドレイン端子ＤＲＡＩＮ及びゲート端子ＧＡＴＥを備えている。なお、トランジスタＭ１、トランジスタＭ２、ハイサイドプリドライバ１１及びローサイドプリドライバ１２が、図６に示した従来の駆動回路に相当する。

【0019】

ハイサイドのトランジスタＭ１は、本発明の高圧側素子に対応する。トランジスタＭ１のドレインは高電圧端子ＶＤＤに接続され、ソースはトランジスタＭ２のドレインに接続され、ゲートはハイサイドプリドライバ１１の出力端子に接続されている。

【0020】

ローサイドのトランジスタＭ２は、本発明の低圧側素子に対応する。トランジスタＭ２のドレインはトランジスタＭ１のソースに接続され、ソースは低電圧端子ＶＳＳに接続され、ゲートはローサイドプリドライバ１２の出力端子に接続されている。

【0021】

ハイサイドプリドライバ１１は、入力端子ＩＮから入力された信号に所定の処理を施してトランジスタＭ１のゲートに送る。ハイサイドプリドライバ１１の詳細は後述する。

【0022】

ローサイドプリドライバ１２は、入力端子ＩＮから入力された信号に所定の処理を施した信号または制御器２１から入力端子Ｌｏｆｆに入力されたローサイドオフ信号をトランジスタＭ２のゲートに送る。ローサイドプリドライバ１２の詳細は後述する。

【0023】

制御器２１の入力端子は、クランプ用のダイオードＤ１のアノードに接続され、ダイオードＤ１のカソードはドレイン端子ＤＲＡＩＮに接続されている。制御器２１の詳細は後述する。

【0024】

制御器２１の第１出力端子０１は、トランジスタＭ１のソースとトランジスタＭ２のドレインの接続点と、トランジスタＴｒ１のゲートとを結ぶゲート電流供給ラインに接続され、ゲート電流供給ラインにゲート電流を供給する。また、制御器２１の第２出力端子０２は、ローサイドプリドライバ１２の入力端子Ｌｏｆｆに接続され、ローサイドのトランジスタＭ２のみをオフにするためのローサイドオフ信号を出力する。さらに、制御器２１の第３出力端子０３は、負電源電圧端子ＶＳＳに接続されている。

【0025】

負電源電圧端子ＶＳＳの電位は、接地電位や負電位など、高電圧端子ＶＤＤの電位よりも低く設定される。

【0026】

トランジスタＴｒ１は、本発明のスイッチング素子に対応し、例えば窒化物ＦＥＴから構成されている。トランジスタＴｒ１のドレインはドレイン端子ＤＲＡＩＮに接続され、ソースは接地され、ゲートはゲート電流供給ラインに接続されている。ゲート電流供給ラインには、ゲート端子ＧＡＴＥが設けられている。

【0027】

なお、図２に示すように、制御器２１の第１出力端子０１とゲート電流供給ラインとの間にダイオードＤ２を設けるように変形することもできる。この変形例の場合、ダイオードＤ２のアノードが制御器２１の第１出力端子０１に接続され、カソードがゲート電流供給ラインに接続される。また、ダイオードＤ２に代えて、抵抗を設けるように構成することもできる。

【0028】

図３は、ハイサイドプリドライバ１１、ローサイドプリドライバ１２及び制御器２１の具体的な構成を示す回路図である。

【0029】

ハイサイドプリドライバ１１及びローサイドプリドライバ１２は、トランジスタＭ１（ＰＭＯＳ）及びトランジスタＭ２（ＮＭＯＳ）に貫通電流が流れないように、トランジスタＭ１とトランジスタＭ２の切り替え時にデッドタイムを生成している。

【0030】

具体的には、ハイサイドプリドライバ１１は、入力端子ＩＮからの信号がインバータ３１で反転された信号を入力し、この入力信号と、入力信号を２個のインバータ３２，３３の間に形成された抵抗Ｒ２とコンデンサＣ２から成る時定数回路で遅延させた信号とをノア回路３４に入力する。

【0031】

ノア回路３４は、負論理でこれらの信号の論理積をとって出力する。ノア回路３４から出力された信号は、インバータ３５で反転された後にバッファ３６を経由して外部に出力される。遅延時間は、抵抗Ｒ２とコンデンサＣ２による時定数に従って決定される。ハイサイドプリドライバ１１から出力される信号がトランジスタＭ１のゲートに印加される。

【0032】

また、ローサイドプリドライバ１２は、入力端子ＩＮからの信号がインバータ３１で反転された信号を入力し、この入力信号と、入力信号を２個のインバータ３７，３８の間に形成された抵抗Ｒ３とコンデンサＣ３から成る時定数回路で遅延させた信号とをナンド回路３９に入力する。ナンド回路３９は、正論理でこれらの論理積をとって出力する。ナンド回路３９から出力された信号は、ノア回路４０で反転された後にバッファ４１を経由して外部に出力される。遅延時間は、抵抗Ｒ３とコンデンサＣ３による時定数に従って決定される。ローサイドプリドライバ１２から出力される信号がトランジスタＭ２のゲートに印加される。

【0033】

ハイサイドプリドライバ１１から出力される信号及びローサイドプリドライバ１２から出力される信号の各々は、入力端子ＩＮに入力された信号が変化してから所定時間後に変化する。従って、ハイサイドプリドライバ１１から出力される信号が変化を開始するタイミングとローサイドプリドライバ１２から出力される信号が変化を開始するタイミングとは一定時間（デッドタイム）だけずれる。その結果、トランジスタＭ１とトランジスタＭ２とは同時にオンすることはないので、トランジスタＭ１及びトランジスタＭ２に貫通電流が流れることはない。なお、デッドタイムは、時定数回路の時定数によって調整することができる。

【0034】

制御器２１では、スイッチング素子の保護回路に電源が入っていないときであっても、サージを保護するために、ダイオードの電流だけでもスイッチング素子Ｔｒ１のゲートに電流供給できる回路方式が採用されている。制御器２１は、ＰＮＰ型のトランジスタＱ１とＰＮＰ型のトランジスタＱ２とからなるカレントミラー回路を備える。

【0035】

トランジスタＱ１，Ｑ２のエミッタはダイオードＤ１を介してドレイン端子ＤＲＡＩＮに接続されている。トランジスタＱ１，Ｑ２のベースは接続され、トランジスタＱ１のコレクタはベースに接続されている。トランジスタＱ１のコレクタは、さらに、抵抗Ｒ１を介してゲート電流供給ラインに接続され、ゲート電流供給ラインは第１出力端子０１に接続されている。

【0036】

また、トランジスタＱ２のコレクタは、抵抗Ｒ４と抵抗Ｒ５との直列回路及び第３出力端子０３を介して低電圧端子ＶＳＳに接続されている。制御器２１には、トランジスタＭ３が設けられている。トランジスタＭ３のドレインは、抵抗Ｒ６を介して高電圧端子ＶＤＤに接続され、ソースは第３出力端子０３を介して低電圧端子ＶＳＳに接続されている。トランジスタＭ３のゲートは、抵抗Ｒ４と抵抗Ｒ５との接続点に接続されている。トランジスタＭ３のドレインは、インバータ４２を介して第２出力端子０２に接続され、ローサイドオフ信号を出力する。第２出力端子０２は、ローサイドプリドライバ１２の入力端子Ｌｏｆｆ、具体的にはノア回路４０の一方の入力端子に接続されている。

【0037】

次に、このように構成されるスイッチング素子の保護回路による窒化物ＦＥＴのサージ保護動作を、図３に示す回路図を参照しながら説明する。

【0038】

まず、高電圧端子ＶＤＤに電圧が供給されてスイッチング素子の保護回路が動作している時のクランプ動作について説明する。サージ電圧の印加によってダイオードＤ１が耐圧超過でブレークすると、制御器２１の内部の抵抗Ｒ１から第１出力端子０１を介してゲート電流供給ラインに電流が供給される。このとき、トランジスタＱ１，Ｑ２のミラー回路にも電流が流れるので、抵抗Ｒ４と抵抗Ｒ５との分圧電圧がトランジスタＭ３のゲートに印加される。このため、トランジスタＭ３がオンし、インバータ４２の入力側はＬレベルとなる。このＬレベルはインバータ４２により反転されてＨレベルがローサイドオフ信号として、第２出力端子０２を介してローサイドプリドライバ１２の入力端子Ｌｏｆｆに送られる。即ち、そのＨレベルはノア回路４０に入力されるので、ノア回路４０の出力はＬレベルとなり、バッファ４１を介してＬレベルの信号が、ローサイドプリドライバ１２の出力端子からトランジスタＭ２のゲートに送られ、トランジスタＭ２はオフする。その結果、トランジスタＴｒ１のゲートにＨレベルの信号が供給され、トランジスタＴｒ１はオンする。

【0039】

このように、制御器２１は、ダイオードＤ１がブレークするとトランジスタＭ２をオフさせるためのローサイドオフ信号を出力するため、アクティブクランプ動作は問題なく行われる。

【0040】

次に、高電圧端子ＶＤＤに電圧が供給されずにスイッチング素子の保護回路が動作していない時のクランプ動作について説明する。サージ電圧の印加によってダイオードＤ１が耐圧超過でブレークすると、制御器２１の内部の抵抗Ｒ１から第１出力端子０１を介してゲート電流供給ラインに電流が供給される。ところが、トランジスタＭ１，Ｍ２はオフしているため、トランジスタＴｒ１のゲート電位が上昇してＨレベルの電圧が印加される。これにより、トランジスタＴｒ１はオンする。

【0041】

このように、制御器２１は、ダイオードＤ１のブレークとともに、ゲート電流供給ラインへの電流の供給とローサイドのトランジスタＭ２をオフさせるローサイドオフ信号を出力する。従って、スイッチング素子の保護回路の高電圧端子ＶＤＤに電圧が印加されていなくてもトランジスタＱ１及び抵抗Ｒ１を介して電流が供給されるためクランプ動作が行われる。

【0042】

図３に示すスイッチング素子の保護回路は、以下の利点を有する。

【0043】

（１）トランジスタＭ１はオンしないので、ゲート低抗が存在しなくても過大なゲート電流が発生しない。そのため、トランジスタＴｒ１はクランプ動作され、サージエネルギーを消費することができる。

【0044】

（２）クランプ動作とともにローサイドオフ信号が出力されるので、貫通電流の発生が防止される。

【0045】

（３）クランプ時のローサイドプリドライバ１２ヘのローサイドオフ信号は、デッドタイムの影響とは無関係に送ることができる。

【0046】

（４）スイッチング素子の保護回路に電源が供給されているか否かに拘わらずクランプ動作による保護を行わせることができる
（５）変形例ではゲート抵抗の代わりにダイオードＤ２で電流を制御している。なお、ダイオードＤ２はなくてもよいし、抵抗であってもよい。要は、回路構成次第である。

【0047】

また、ゲート抵抗をゼロにすることにより、高速スイッチング動作が可能であり、また、窒化物ＦＥＴの素子自体にダイオード的な回生動作を行わせることが可能になる。窒化物ＦＥＴのゲート−ソースをショートすると、ソースがアノード端子、ドレインがカソード端子であって、窒化物ＦＥＴの閾値電圧Ｖｔｈを順方向電圧ＶＦと見なしたダイオード的な特性になるので、発明が解決しようとする課題の欄で述べたゲート抵抗が存在する場合の問題を回避できる。

【実施例2】

【0048】

本発明の実施例２に係るスイッチング素子の保護回路は、クランプ用のダイオードＤ１を具体化したことを特徴とする。ダイオードＤ１としては、図４（ａ）に示すように、高耐圧ダイオードを単体でクランプ用とすることができるが、図４（ｂ）に示すように、アノード同士を接続した２個のダイオードＤ２，Ｄ３で構成することもできる。また、図４（ｃ）に示すように、直列に接続した２個のダイオードＤ４，Ｄ５のうちの１個（上段）のダイオードＤ４にコンデンサＣ１を並列に接続して構成することもできる、この場合、サージ高ｄｖ／ｄｔ時に、遅延を発生させることなくクランプ動作を行うことができる。

【0049】

特に、図３に示すようなＩＣ内にダイオードを使用する時、素子が制限されて単体の高耐圧ダイオードの使用が難しい場合がある。この場合、直列にツェナーダイオードを並べるなどして高耐圧を実現するように構成できる。

【実施例3】

【0050】

図５は、本発明の実施例３に係るスイッチング素子の保護回路の構成を示す回路図である。実施例３に係るスイッチング素子の保護回路は、ＧａＮ−ＦＥＴをワンチップ内でメイン（ＭＡＩＮ）のトランジスタＴｒ１とサブ（ＳＵＢ）のトランジスタＴｒ２に分け、制御器２１とトランジスタＭ２との間に抵抗Ｒ７を接続して構成されている。サブのトランジスタＴｒ２の面積（電流容量）は、例えば、メインのトランジスタＴｒ１の半分以下とすることができる。メインのトランジスタＴｒ１のゲートにはゲート端子ＧＡＴＥ ＭＡＩＮが設けられ、サブのトランジスタＴｒ２のゲートにはゲート端子ＧＡＴＥ ＳＵＢが設けられる。

【0051】

次に、このように構成される実施例３に係るスイッチング素子の保護回路による窒化物ＦＥＴのサージ保護動作を説明する。

【0052】

ダイオードＤ１のブレーク電流が、制御器２１→抵抗Ｒ７→トランジスタＭ２の経路で流れ、サブのトランジスタＴｒ２がオンする。これにより、制御器２１からトランジスタＭ２のオフを指示するローサイドオフ信号が出力されてローサイドプリドライバ１２に供給される。その結果、メインのトランジスタＴｒ１もオンする。

【0053】

実施例３に係るスイッチング素子の保護回路によれば、サブのトランジスタＴｒ２を素早くオンさせることにより、サージ保護動作の開始が早くなる。その後、メインのトランジスタＴｒ１がオンするので、ＧａＮ−ＦＥＴをサージ電圧から保護することができる。サブのトランジスタＴｒ２のゲート抵抗Ｒ７が必要になるが、メインのトランジスタＴｒ１のゲート抵抗は必要ないので、メインのトランジスタＴｒ１のスイッチング速度を高速化できる。なお、制御器２１とサブのトランジスタＴｒ２のゲートとの間に抵抗またはダイオードを挿入するように構成することもできる。

【産業上の利用可能性】

【0054】

本発明は、スイッチング素子の破壊防止と高速性が要求される種々の回路に適用可能である。

【符号の説明】

【0055】

１１ ハイサイドプリドライバ
１２ ローサイドプリドライバ
２１ 制御器
Ｍ１ ハイサイドのトランジスタ（ＰＭＯＳ）
Ｍ２ ローサイドのトランジスタ（ＮＭＯＳ）
Ｍ３ トランジスタ（ＮＭＯＳ）
Ｔｒ１，Ｔｒ２ トランジスタ（スイッチング素子）
Ｄ１〜Ｄ５ ダイオード
Ｒ１〜Ｒ７ 抵抗
Ｃ１〜Ｃ３ コンデンサ
Ｑ１，Ｑ２ トランジスタ（ＰＮＰ）
ＩＮ 入力端子
ＶＤＤ 高電圧端子
ＶＳＳ 低電圧端子
ＤＲＡＩＮ ドレイン端子
ＧＡＴＥ，ＧＡＴＥ ＭＡＩＮ，ＧＡＴＥ ＳＵＢ ゲート端子

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】