特許 5774922 半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5774922

(24)【登録日】2015年7月10日

(45)【発行日】2015年9月9日

(54)【発明の名称】半導体集積回路装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20150820BHJP

   H01L 27/04 20060101ALI20150820BHJP

   H01L 21/82 20060101ALI20150820BHJP

   H01L 23/12 20060101ALI20150820BHJP

【ＦＩ】

   H01L27/04 D

   H01L27/04 E

   H01L21/82 L

   H01L23/12 501B

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2011-147132(P2011-147132)

(22)【出願日】2011年7月1日

(65)【公開番号】特開2013-16573(P2013-16573A)

(43)【公開日】2013年1月24日

【審査請求日】2014年4月21日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100089071

【弁理士】

【氏名又は名称】玉村 静世

(72)【発明者】

【氏名】小山 正昭

【審査官】 市川 武宜

(56)【参考文献】

【文献】 欧州特許出願公開第０２２９３３３０（ＥＰ，Ａ１）

【文献】 特開２００２−２９９３４２（ＪＰ，Ａ）

【文献】 特開２００３−００７９１４（ＪＰ，Ａ）

【文献】 特開２００７−２１４３９７（ＪＰ，Ａ）

【文献】 JOTWANI RAVI，AN X86-64 CORE IN 32 NM SOI CMOS，IEEE JOURNAL OF SOLID-STATE CIRCUITS，２０１０年１１月 ９日，V46 N1，P162-172

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

電源遮断用スイッチと、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域と、上記電源遮断用スイッチを介して上記電源遮断領域に電源電圧を伝達するための電源配線とが形成された半導体チップと、
上記半導体チップが結合された基板とを含む半導体集積回路装置であって、
上記電源遮断領域の外側に上記電源遮断用スイッチが配置され、且つ、
上記基板には、上記半導体チップ内から上記スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路が形成され、
上記基板側給電路は、上記電源配線に並列接続されることを特徴とする半導体集積回路装置。

【請求項2】

上記基板側給電路は、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された高電位側電源電圧又は低電位側電源電圧を再び上記半導体チップ内に伝達する請求項１記載の半導体集積回路装置。

【請求項3】

上記半導体チップは、上記半導体チップに設けられたバンプ電極を介して上記基板に結合された請求項２記載の半導体集積回路装置。

【請求項4】

上記基板には、上記基板側給電路の熱を放出するための放熱用ボールが形成された請求項１記載の半導体集積回路装置。

【請求項5】

上記電源遮断領域に属する回路が非動作状態のとき、上記電源遮断用スイッチをオフ状態にして上記電源遮断領域への電源供給を遮断するための電源制御回路を含む請求項１記載の半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体集積回路装置、さらには半導体集積回路装置において、必要に応じて電源供給が遮断される領域（「電源遮断領域」という）への電源供給技術に関する。

【背景技術】

【0002】

例えば特許文献１に記載されているように、半導体チップを配線基板（パッケージ基板）にフリップチップ接続して成る半導体集積回路装置が知られている。

【0003】

また、半導体集積回路装置の低消費電力化技術として、電源遮断技術を挙げることができる。この電源遮断技術は、半導体集積回路装置の内部を複数の回路ブロックに分割したうえで、動作していない回路ブロックの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術である。電源遮断技術について記載された文献として、特許文献２，３を挙げることができる。特許文献２では、電源遮断用スイッチによる電源遮断技術とＤＶＦＳ（Dynamic Voltage Frequency Scaling）による低消費電力化技術とを共存可能にし、効率的な消費電力の低減を実現している。特許文献３では、貫通電流対策の手間を最小限に抑え、かつ、消費電力の低減化を図った半導体集積回路の設計方法が提案されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６−４９４７７号公報

【特許文献2】特開２０１０−２２６０８３号公報

【特許文献3】特開２００９−２００６９０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

電源遮断技術において、動作していない回路ブロックの電源を遮断するには、半導体集積回路装置における電源端子から電源遮断領域に至る電源配線の途中に電源遮断用スイッチが設けられる。この電源遮断用スイッチがオフされることにより、上記電源遮断領域への電源供給が遮断される。このような電源遮断技術について本願発明者が検討したところ、以下のような課題が見いだされた。

【0006】

電源遮断領域へ電源を供給するための配線の抵抗による電圧降下を抑えるためには、電源遮断領域に複数の電源遮断用スイッチを設け、この電源遮断用スイッチの近傍のバンプ電極を介して電源電圧を電源遮断用スイッチに伝達するのが良い。しかし、電源遮断領域に複数の電源遮断用スイッチを設けると、この電源遮断用スイッチに結合される電源配線や信号配線によって配線チャネルが使用される結果、電源遮断領域内の配線チャネル数が低減されるため、電源遮断領域内の論理ブロックの信号配線の自由度が低下して配線性が悪くなる。

【0007】

本発明の目的は、電源遮断領域における信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑えるための技術を提供することにある。

【0008】

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

【0010】

すなわち、半導体集積回路装置は、電源遮断用スイッチと、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域とが形成された半導体チップとを含む。この半導体チップは基板に結合される。上記電源遮断領域の外側には上記電源遮断用スイッチが配置される。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路が形成される。

【発明の効果】

【0011】

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

【0012】

すなわち、電源遮断領域の信号配線の自由度を低下させないで、電源遮断用スイッチから電源遮断領域に至る電圧伝達経路における電圧降下を抑えることができる。

【図面の簡単な説明】

【0013】

【図1】本発明にかかる半導体集積回路装置の平面図である。

【図2】図１におけるＡ−Ａ’線切断断面図である。

【図3】図２における主要部の等価回路である。

【図4】図１に示される半導体集積回路装置の比較対象とされる半導体集積回路装置の平面図である。

【図5】図４におけるＣ−Ｃ’線切断断面図である。

【図6】図５における主要部の等価回路である。

【図7】図１に示される半導体集積回路装置が適用される普通紙複写機の構成例ブロック図である。

【図8】図１に示される半導体集積回路装置の構成例ブロック図である。

【図9】図１におけるＢ−Ｂ’線切断断面図である。

【図10】図４におけるＤ−Ｄ’線切断断面図である。

【図11】本発明にかかる半導体集積回路装置の別の構成例を示す断面図である。

【図12】本発明にかかる半導体集積回路装置の別の構成例を示す断面図である。

【発明を実施するための形態】

【0014】

１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

【0015】

〔１〕本発明の代表的な実施の形態に係る半導体集積回路装置（８０）は、電源遮断用スイッチ（９０）と、上記電源遮断用スイッチによって電源遮断可能な電源遮断領域（７６３）とが形成された半導体チップ（２２）とを含む。この半導体チップは基板（２１）に結合される。上記電源遮断領域の外側には上記電源遮断用スイッチが配置される。そして上記基板には、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電するための基板側給電路（３０）が形成される。上記電源遮断用スイッチが、上記電源遮断領域の外側に配置されることによって、電源遮断用スイッチに結合される電源配線や信号配線によって、電源遮断領域内の配線チャネル数が低減されることは無い。また、上記基板は、上記半導体チップに比べて配線の制約が緩いため、チップ内の電源配線よりも断面積の大きな配線を形成することができる。配線の断面積が大きくなると、その配線の抵抗は小さくなる。このため、基板側給電路を用いて、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された電源電圧を再び上記半導体チップ内に伝達して上記電源遮断領域へ給電することにより、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑えることができる。

【0016】

〔２〕上記〔１〕において、上記基板側給電路は、上記半導体チップ内から上記電源遮断用スイッチを介して上記半導体チップの外に伝達された高電位側電源電圧（ＶＤＤ）又は低電位側電源電圧（ＶＳＳ）を再び上記半導体チップ内に伝達するように構成することができる。

【0017】

〔３〕上記〔２〕において、上記半導体チップは、上記半導体チップに設けられたバンプ電極（２３〜２６）を介して上記基板に結合することができる。

【0018】

〔４〕上記〔３〕において、上記半導体チップには、上記電源遮断用スイッチを介して上記電源遮断領域に電源電圧を伝達するための電源配線（３２，３３，３４）が形成されるとき、上記基板側給電路は、上記電源配線に並列接続されるように構成することができる。このような構成は、上記基板側給電路が上記電源配線に並列接続された場合の合成抵抗値を、上記基板側給電路や上記電源配線の抵抗値よりも小さくできるので、上記電源遮断用スイッチと上記電源遮断領域との間の電圧降下を抑える上で有効である。

【0019】

〔５〕上記〔４〕において、上記基板には、上記基板側給電路の熱を放出するための放熱用ボール（２９）を形成することができる。上記電源遮断領域での消費電流が大きい場合には、上記基板側給電路での発熱量も大きくなるため、放熱用ボールによる放熱は重要となる。

【0020】

〔６〕上記〔５〕において、上記半導体集積回路装置には、上記電源遮断領域に属する回路が非動作状態のとき、上記電源遮断用スイッチをオフ状態にして上記電源遮断領域への電源供給を遮断するための電源制御回路（８５）を設けることができる。

【0021】

２．実施の形態の詳細
実施の形態について更に詳述する。

【0022】

《実施の形態１》
図７には、本発明にかかる半導体集積回路装置が適用される普通紙複写機の構成例が示される。

【0023】

図７に示される普通紙複写機７０は、操作パネル部７１、スキャナ部７２、オプション部７３、エンジン部７４、拡張カード部７５、及びコントローラ部７６を含んで成る。操作パネル部７１は、普通紙複写機７０に対して各種の設定を行うために設けられる。スキャナ部７２は、走査（スキャニング）により、センサを通して情報を読み取る。オプション部７３は、利用者が選択的に機能を追加したり、性能を高めるために設けられる。エンジン部７４は、上記スキャナ部７２で読み取られた情報の複写処理を実行する。拡張カード部７５は、ネットワークに接続したり、電話回線に接続するための拡張カードをセットするために設けられている。コントローラ部７６は、この普通紙複写機７０の全体の動作制御を司る。コントローラ部７６は、ＳｏＣ（System-on-a-chip）などの半導体集積回路装置によって構成される。このような半導体集積回路装置は、内部を複数の回路ブロックに分割したうえで、動作していない回路ブロックの電源を遮断することによって電力消費の原因となるリーク電流を抑制する技術（電源遮断技術）が採用されている。

【0024】

図８には、上記コントローラ部７６に適用される半導体集積回路装置の構成例が示される。この半導体集積回路装置８０は、常時通電領域７６１，７６２と、電源遮断領域７６３とを含み、公知の半導体集積回路製造技術により、例えば単結晶シリコン基板などの一つの半導体基板に形成される。Ｉ／Ｏ部７６１には、普通紙複写機７０の主電源遮断用スイッチがオンされた状態で、低電位側電源電圧ＶＳＳＱと高電位側電源電圧ＶＣＣＱとが常に印加されている。常時通電領域７６２には、普通紙複写機７０の主電源遮断用スイッチがオンされた状態で、低電位側電源電圧ＶＳＳと高電位側電源電圧ＶＤＤとが常に印加されている。電源遮断領域７６３には、高電位側電源電圧ＶＤＤが印加される。しかし、電源遮断用スイッチ９０を介して低電位側電源電圧Ｖｓｓのラインに結合されており、この電源遮断用スイッチ９０がオンされた状態で、低電位側電源電圧ＶＳＳが電源遮断領域７６３に印加される。常時通電領域７６２は、ＣＰＵ（中央処理装置）又は制御論理８１、論理ブロック８２，８４、電源分離制御領域８３、電源制御回路８５を含む。ＣＰＵ８１は、予め設定されたプログラムに従って所定の演算処理を実行する。論理ブロック８２，８４は、入力信号の論理演算を行う。電源分離制御領域８３は、電源遮断された回路群からアクティブな回路群に接続する信号線が電気的に悪さをしないよう分離するために設けられている。電源制御回路８５は、電源遮断領域７６３が非動作状態の場合に、ＣＰＵ８１の制御下で、電源遮断用スイッチ９０をオフ状態に制御することにより、電源遮断領域７６３におけるリーク電流を抑える。電源遮断領域７６３は、入力信号の論理演算を行う論理ブロック８７，８８，８９を含む。

【0025】

図１には、上記半導体集積回路装置８０のレイアウト例が示される。

【0026】

半導体集積回路装置８０のチップ縁辺部にはＩ／Ｏ部７６１が配置される。このＩ／Ｏ部７６１に包囲されるように、常時通電領域７６２と電源遮断領域７６３とが配置される。また、電源遮断領域７６３の外側には、電源遮断領域７６３を挟むように電源遮断用スイッチ形成領域１１，１２，１３が形成される。この電源遮断用スイッチ形成領域１１，１２，１３に電源遮断用スイッチ９０が形成される。

【0027】

図２には、図１におけるＡ−Ａ’線切断断面が示される。

【0028】

半導体集積回路装置８０は、パッケージ基板２１の上面に半導体チップ２２がフリップチップ実装される。つまり、半導体チップ２２のバンプ電極２３，２４，２５，２６がパッケージ基板２１の上面のパッド２７，２８に電気的に接続され、半導体チップ２２のバンプ電極２３，２４，２５，２６とパッケージ基板のパッド２７，２８との接続部がアンダーフィル樹脂で封止される。パッケージ基板２１の裏面には、この半導体集積回路装置８０を、コントローラ部７６のボードに結合するための半田ボール２９，３６が設けられる。

【0029】

半導体チップ２２には、電源遮断領域７６３内の論理ブロック８７〜８９に低電位側電源電圧ＶＳＳを供給するための電源配線３２，３３，３４，３５が形成されている。電源配線３２，３３，３４は、スルーホールを介して電源遮断領域７６３内の論理ブロック８７〜８９、及び電源遮断用スイッチ形成領域１２内の電源遮断用スイッチ９０に結合される。電源配線３５は、スルーホールを介して電源遮断用スイッチ９０に結合される。電源遮断用スイッチ９０は、ｎチャネル型ＭＯＳトランジスタによって形成することができる。電源遮断用スイッチ９０の一方の端子は、スルーホールを介して電源配線３２，３３，３４及びバンプ電極２３，２４，２５に結合される。電源遮断用スイッチ９０の他方の端子は、スルーホールを介して電源配線３５及びバンプ電極２６に結合される。

【0030】

パッケージ基板２１内には、電源プレーン３０，３１が形成される。またパッケージ基板２１の上面にはパッド２７，２８が形成される。半田ボール２９はスルーホールを介して電源プレーン３０に結合され、半田ボール３６はスルーホールを介して電源プレーン３１に結合される。パッケージ基板２１の上面のパッド２７には、半導体チップ２２のバンプ電極２３，２４，２５が結合される。パッケージ基板２１の半田ボール３６は、低電位側電源電圧ＶＳＳの入力端子とされる。この半田ボール３６には、普通紙複写機７０における部品実装ボードの低電位側電源電圧ＶＳＳに結合される。半田ボール２９は、電源プレーン３１の熱を基板外に放出するための放熱用ボールとされ、電源供給には使用されない。ここで、パッケージ基板２１は、上記半導体チップ２２に比べて配線の制約が緩いため、チップ内の電源配線よりも断面積の大きな配線（電源プレーン３０）を形成することができる。

【0031】

上記の構成によれば、パッケージ基板２１内の電源プレーン３０は、半導体チップ２２内の電源配線３２，３３，３４に対して並列接続される。ここで、半田ボール３６の形成箇所を「Ｎ１」とし、パッド２８の形成箇所を「Ｎ２」とし、電源配線３５の形成箇所を「Ｎ３」とし、電源遮断用スイッチ９０の二つの端子をそれぞれ「Ｎ４」，「Ｎ５」とし、電源プレーン３０の形成箇所を「Ｎ６」とし、電源配線３２の形成箇所を「Ｎ７」とし、論理ブロック８７〜８９における低電位側電源電圧入力部を「Ｎ８」とすると、Ｎ１からＮ８に至る経路の等価回路は、図３に示されるようになる。すなわち、Ｎ１，Ｎ２間の基板抵抗Ｒ１と、Ｎ２，Ｎ３間のバンプ電極抵抗Ｒ２と、Ｎ３，Ｎ４間のチップ内配線抵抗Ｒ３とし、Ｎ４，Ｎ５間の電源遮断用スイッチ抵抗Ｒ４と、Ｎ５，Ｎ８間のチップ内配線抵抗Ｒ５とが互いに直列接続される。また、Ｎ５，Ｎ６間の基板抵抗Ｒ６と、Ｎ６，Ｎ７間のバンプ電極抵抗Ｒ７と、Ｎ７，Ｎ８間のチップ内配線抵抗Ｒ８とが互いに直列接続され、この直列接続抵抗（Ｒ６，Ｒ７，Ｒ８）が、上記Ｎ５，Ｎ８間のチップ内配線抵抗Ｒ５に対して並列接続される。このため、Ｎ１，Ｎ８間の合成抵抗Ｒ０は、パッケージ基板２１内の電源プレーン３０が、半導体チップ２２内の電源配線３２，３３，３４に対して並列接続されない場合に比べて小さくなる。

【0032】

尚、図２には、高電位側電源電圧ＶＤＤの伝達経路が示されていないが、図示されない高電位側電源電圧伝達経路を介して、高電位側電源電圧ＶＤＤが半導体チップ２２へ供給されるものとする。

【0033】

図４には、図１に示されるレイアウト例の比較対象とされるレイアウト例が示される。図４に示されるレイアウト例によれば、電源遮断領域７６３に、多数の電源遮断用スイッチ形成領域４１がそれぞれ所定の間隔で配列されている。図５には、図４におけるＣ−Ｃ’線切断断面が示される。パッケージ基板５９の上面に半導体チップ２２がフリップチップ実装される。パッケージ基板５９の半田ボール５８に低電位側電源電圧ＶＳＳが供給される。この低電位側電源電圧ＶＳＳは、パッケージ基板５９内の電源プレーン６０を介して、パッド２７に伝達される。電源遮断領域７６３に形成された論理ブロック５１，５３間に電源遮断用スイッチ形成領域４１が形成され、この電源遮断用スイッチ形成領域４１に形成された電源遮断用スイッチ（ｎチャネル型ＭＯＳトランジスタ）５２の直下のバンプ電極６２，６３を介して低電位側電源電圧ＶＳＳが電源配線５４に伝達され、さらに、電源遮断用スイッチ５２及び電源配線５５，５６，５７，５８を介して論理ブロック５１，５３に伝達される。このように図４に示されるレイアウト例では、電源遮断用スイッチ５２の直下のバンプ電極６２，６３を介して低電位側電源電圧ＶＳＳを取り込むことができるが、電源遮断用スイッチ５２から論理ブロック５１，５３に至る低電位側電源電圧伝達経路は、半導体チップ２２内の電源配線５５，５６，５８，５９のみであり、パッケージ基板５９内の電源プレーンが利用されていない。ここで、半田ボール６４の形成箇所を「Ｎ１１」とし、パッド６１の形成箇所を「Ｎ１２」とし、電源配線５４の形成箇所を「Ｎ１３」とし、電源遮断用スイッチ５２の二つの端子をそれぞれ「Ｎ１４」，「Ｎ１５」とし、論理ブロック５３における低電位側電源電圧入力部を「Ｎ１６とすると、Ｎ１１からＮ１６に至る経路の等価回路は、図６に示されるようになる。すなわち、Ｎ１１，Ｎ１２間の基板抵抗Ｒ１１と、Ｎ１２，Ｎ１３間のバンプ電極抵抗Ｒ１２と、Ｎ１３，Ｎ１４間のチップ内配線抵抗Ｒ１３とし、Ｎ１４，Ｎ１５間の電源遮断用スイッチ抵抗Ｒ１４と、Ｎ１５，Ｎ１６間のチップ内配線抵抗Ｒ１５とが互いに直列接続される。

【0034】

図４に示されるように、電源遮断領域７６３に多数の電源遮断用スイッチ形成領域４１がそれぞれ所定の間隔で配列されている場合には、電源遮断用スイッチ５２と論理ブロック５１又は５３との間の電源配線の長さは、比較的短いため、抵抗Ｒ１１〜Ｒ１５の合成抵抗Ｒ００の値は、それほど大きくならずに済む。

【0035】

しかしながら、図４に示されるように、電源遮断領域７６３に多数の電源遮断用スイッチ形成領域４１がそれぞれ所定の間隔で配列されている場合には、電源配線や電源遮断用スイッチの制御信号を伝達するための信号配線によって、電源遮断領域７６３内の配線の配線チャネルが少なくなるため、電源遮断領域７６３内の信号配線の自由度が低下し、信号配線性が悪くなる。例えば図１に示されるように、電源遮断領域７６３の外側に、電源遮断領域７６３を挟むように電源遮断用スイッチ形成領域１１，１２，１３を形成すれば、図４に示される場合に比べて、電源遮断領域７６３内の配線チャネル数が減少することはないが、電源遮断用スイッチ５２と論理ブロック５１又は５３との間の電源配線の長さが長くなるため、抵抗Ｒ１１〜Ｒ１５の合成抵抗Ｒ００の値が大きくなり、そこでの電圧降下が無視できなくなる。

【0036】

これに対して、図２に示されるように、パッケージ基板２１内の電源プレーン３０が、半導体チップ２２内の電源配線３２，３３，３４に対して並列接続されることにより、図３に示されるように、Ｎ１，Ｎ８間の合成抵抗Ｒ０を小さくすることができるため、論理ブロック８７〜８９に所望の電源電圧を供給することができる。

【0037】

また、半田ボール２９を、電源プレーン３１の熱を基板外に放出するための放熱用ボールとして機能させることにより、電源配線３２，３３，３４や電源プレーン３０の温度が不所望に上昇するのを阻止することができる。このような効果は、コントローラ７６に適用されるＳｏＣなどのように、消費電流が大きい場合に顕著とされる。

【0038】

《実施の形態２》
図９には、図１におけるＢ−Ｂ’線切断断面が示される。

【0039】

半導体集積回路装置８０は、パッケージ基板２１の上面に半導体チップ２２がフリップチップ実装され、半導体チップ２２における複数のバンプ電極１２４がパッケージ基板２１の上面において対応するパッド１２３に電気的に接続され、半導体チップ２２のバンプ電極１２４とパッケージ基板のパッド１２２との接続部がアンダーフィル樹脂で封止される。パッケージ基板２１の裏面には半田ボール９２〜１１４が設けられる。

【0040】

半田ボール９２，１１４及び電源プレーン１１５，１２２を介して、Ｉ／Ｏ部７６１に低電位側電源電圧ＶＳＳＱが伝達され、半田ボール９３，１１３及び電源プレーン１１６，１１３を介して、Ｉ／Ｏ部７６１に高電位側電源電圧ＶＤＤが伝達される。半田ボール９６，１００〜１０４、１０９，１１０及び電源プレーン１１７を介して、電源遮断領域７６３、常時通電領域７６２、及び、Ｉ／Ｏ部７６１に、高電位側電源電圧ＶＤＤが伝達され、半田ボール１０６，１０８及び電源プレーン１２０を介して、電源遮断用スイッチ形成領域１３、及び常時通電領域７６２に低電位側電源電圧ＶＳＳが伝達される。半導体チップ２２内には、高電位側電源電圧ＶＤＤを伝達するための電源配線１２５が設けられる。この電源配線１２５は、高電位側電源電圧の伝達経路の抵抗値を下げるため、スルーホールを介してパッケージ基板２１内の電源プレーン１１７に並列接続される。半田ボール９７〜９９及び電源プレーン１１８を介して、電源遮断用スイッチ形成領域１１に低電位側電源電圧ＶＳＳが伝達される。また、電源遮断用スイッチ形成領域１１内の電源遮断用スイッチや、電源遮断用スイッチ形成領域１３内の電源遮断用スイッチ、及び電源配線１２６を介して、電源遮断領域７６３に低電位側電源電圧ＶＳＳが伝達される。さらに、電源遮断領域７６３への低電位側電源電圧伝達経路における抵抗値を下げるため、半導体チップ２２内の電源配線１２６に対して、パッケージ基板２１内の電源プレーン１１９が、対応するパッド１２３やバンプ電極１２３を介して並列接続される。

【0041】

図１０には、図４におけるＤ−Ｄ’線切断断面が示される。図４に示されるように、電源遮断領域７６３に、多数の電源遮断用スイッチ形成領域４１がそれぞれ所定の間隔で配列されている場合には、電源遮断用スイッチ形成領域４１に形成された電源遮断用スイッチ５２の直下のバンプ電極を介して低電位側電源電圧ＶＳＳが電源配線１２６に伝達される。この場合、電源配線や電源遮断用スイッチの制御信号を伝達するための配線によって、電源遮断領域７６３内の配線チャネルが少なくなるため、電源遮断領域７６３内の信号配線の自由度が低下して信号配線性が悪くなる。これに対して、図９に示されるように、電源遮断領域７６３の外側に、電源遮断領域７６３を挟むように電源遮断用スイッチ形成領域１１，１３を形成する場合、電源配線や電源遮断用スイッチの制御信号を伝達するための配線によって、電源遮断領域７６３内の配線チャネルが減少することがないため、電源遮断領域７６３の信号配線の自由度が低下されずに済む。また、半導体チップ２２内の電源配線１２６に対して、パッケージ基板２１内の電源プレーン１１９が、対応するパッド１２３やバンプ電極１２３を介して並列接続されることにより、低電位側電源電圧伝達経路の抵抗値を小さくすることができるので、電源遮断領域７６３に印加される電源電圧が不所望に低下されるのを回避することができる。

【0042】

《実施の形態３》
実施の形態１，２では、電源遮断領域７６３に供給される電源電圧のうち、低電位側電源電圧ＶＳＳ側に電源遮断用スイッチを設けたが、高電位側電源電圧ＶＤＤ側に電源遮断用スイッチを設けることができる。図１１には、この場合の構成例が示される。図１１に示される構成が、図９に示されるのと大きく相違するのは、高電位側電源電圧ＶＤＤ側に電源遮断用スイッチが設けられている点である。高電位側電源電圧ＶＤＤは、半田ボール９６、電源プレーン１３０、及び半導体チップ２２内の電源配線１３１を介して電源遮断用スイッチ形成領域１１における電源遮断用スイッチに伝達され、この電源遮断用スイッチ及び電源配線１２５を介して電源遮断領域７６３に伝達される。また、高電位側電源電圧ＶＤＤは、半田ボール１０９，１１０、電源プレーン１２０、及び半導体チップ２２内の電源配線１３２を介して電源遮断用スイッチ形成領域１１における電源遮断用スイッチに伝達され、この電源遮断用スイッチ及び電源配線１２５を介して電源遮断領域７６３に伝達される。さらにこの電源配線１２５は、高電位側電源電圧の伝達経路の抵抗値を下げるため、スルーホールを介してパッケージ基板２１内の電源プレーン１１７に並列接続される。電源プレーン１１７に結合された半田ボール１００〜１０４は放熱用ボールとされる。半田ボール９７〜９９、電源プレーン１１９、及び半導体チップ２２内の電源配線１２６を介して、常時通電領域７６２や電源遮断領域７６３に低電位側電源電圧ＶＳＳが伝達される。

【0043】

このように高電位側電源電圧ＶＤＤ側に電源遮断用スイッチを設ける場合においても、実施の形態２の場合と同様の作用効果を奏する。

【0044】

《実施の形態４》
図１２には、半導体集積回路装置８０の別の構成例が示される。

【0045】

図１２に示される半導体集積回路装置８０が、図２に示されるのと大きく相違するのは、半導体チップ２２内の電源配線３２，３３，３４による電源配線が省略されている点である。パッケージ基板２１内の電源プレーン３０は、その断面積を大きくすることにより、半導体チップ２２内の電源配線３２，３３，３４の抵抗値に比べて、１〜２桁小さく形成することができる。このように半導体チップ２２内の電源配線３２，３３，３４の抵抗値に比べてパッケージ基板２１内の電源プレーン３０の抵抗値が十分に小さい場合には、半導体チップ２２内の電源配線３２，３３，３４による電源配線を省略しても、実施の形態１の場合と同様の効果を得ることができる。

【0046】

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

【符号の説明】

【0047】

２１ パッケージ基板
２２ 半導体チップ
３０，３１ 電源プレーン
７０ 普通紙複写機
７１ 操作パネル部
７２ スキャナ部
７３ オプション部
７４ エンジン部
７５ 拡張カード部
７６ コントローラ部
８０ 半導体集積回路装置
８１ ＣＰＵ
８２，８４，８７，８８，８９ 論理ブロック
８３ 電源分離制御領域
８４ 論理ブロック
８５ 電源制御回路
９０ 電源遮断用スイッチ
７６１ Ｉ／Ｏ部
７６２ 常時通電領域
７６３ 電源遮断領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】