特許 5774941 コンフィグレーション装置及びコンフィグレーション方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5774941

(24)【登録日】2015年7月10日

(45)【発行日】2015年9月9日

(54)【発明の名称】コンフィグレーション装置及びコンフィグレーション方法

(51)【国際特許分類】

   H03K 19/173 20060101AFI20150820BHJP

【ＦＩ】

   H03K19/173 101

【請求項の数】12

【全頁数】13

(21)【出願番号】特願2011-175656(P2011-175656)

(22)【出願日】2011年8月11日

(65)【公開番号】特開2013-38741(P2013-38741A)

(43)【公開日】2013年2月21日

【審査請求日】2014年8月1日

(73)【特許権者】

【識別番号】000004651

【氏名又は名称】日本信号株式会社

(74)【代理人】

【識別番号】100129425

【弁理士】

【氏名又は名称】小川 護晃

(74)【代理人】

【識別番号】100087505

【弁理士】

【氏名又は名称】西山 春之

(74)【代理人】

【識別番号】100099623

【弁理士】

【氏名又は名称】奥山 尚一

(74)【代理人】

【識別番号】100078330

【弁理士】

【氏名又は名称】笹島 富二雄

(72)【発明者】

【氏名】浅見 朗久

【審査官】 宮島 郁美

(56)【参考文献】

【文献】 特開２００５−２５９０５３（ＪＰ，Ａ）

【文献】 特開２０１０−１４６０９８（ＪＰ，Ａ）

【文献】 国際公開第２００８／１５２６９７（ＷＯ，Ａ１）

【文献】 特開２００４−１８５２３９（ＪＰ，Ａ）

【文献】 特開２０１０−１７７８９７（ＪＰ，Ａ）

【文献】 特開２０００−２７８１１６（ＪＰ，Ａ）

【文献】 特開２００７−２６５０５６（ＪＰ，Ａ）

【文献】 特開２００４−３４３１５８（ＪＰ，Ａ）

【文献】 特開２００４−０２１８６７（ＪＰ，Ａ）

【文献】 特開平１０−２４０５６１（ＪＰ，Ａ）

【文献】 特開２００２−１７６３５２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ１９／０９８−１９／２３

(57)【特許請求の範囲】

【請求項1】

伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション装置において、
予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するＦＰＧＡへのパラレル伝送部による前記伝送とを、順次実行させる伝送制御部を備える、コンフィグレーション装置。

【請求項2】

前記シリアル伝送部は、前記記憶部と前記シリアル伝送にのみ対応するＦＰＧＡとに接続し、接続する該ＦＰＧＡにシリアル伝送により前記コンフィグレーションデータを伝送可能であり、
前記パラレル伝送部は、前記記憶部と前記少なくともパラレル伝送に対応するＦＰＧＡとに接続し、接続する該ＦＰＧＡにパラレル伝送により前記コンフィグレーションデータを伝送可能であり、
前記伝送制御部は、予め定めた前記順番を示す情報に基づいて、前記シリアル伝送にのみ対応するＦＰＧＡの前記順番のときに、該ＦＰＧＡに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該ＦＰＧＡに伝送し、前記少なくともパラレル伝送に対応するＦＰＧＡの前記順番のときに、該ＦＰＧＡに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該ＦＰＧＡに伝送するように制御する、請求項１に記載のコンフィグレーション装置。

【請求項3】

前記シリアル伝送にのみ対応するＦＰＧＡと、前記少なくともパラレル伝送に対応するＦＰＧＡと、の少なくとも一方が複数であり、
前記シリアル伝送部は、前記シリアル伝送にのみ対応するＦＰＧＡが複数の場合は、その複数のＦＰＧＡと前記記憶部とに接続し、
前記パラレル伝送部は、前記少なくともパラレル伝送に対応するＦＰＧＡが複数の場合は、その複数のＦＰＧＡと前記記憶部とに接続する、請求項１又は２に記載のコンフィグレーション装置。

【請求項4】

前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成する、請求項１〜３のいずれか１つに記載のコンフィグレーション装置。

【請求項5】

前記コンフィグレーションの順番を示す情報は、各ＦＰＧＡの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御部は、前記シリアル伝送にのみ対応する前記ＦＰＧＡの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記ＦＰＧＡの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力する、請求項１〜４のいずれか１つに記載のコンフィグレーション装置。

【請求項6】

前記伝送制御部は、前記ＦＰＧＡからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記ＦＰＧＡの前記コンフィグレーションデータの伝送制御を実行する、請求項１〜５のいずれか１つに記載のコンフィグレーション装置。

【請求項7】

伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション方法において、
予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するＦＰＧＡへのパラレル伝送部による前記伝送とを、順次実行させる伝送制御工程を備える、コンフィグレーション方法。

【請求項8】

前記記憶部と、前記シリアル伝送にのみ対応するＦＰＧＡとに、該ＦＰＧＡにシリアル伝送により前記コンフィグレーションデータを伝送可能な前記シリアル伝送部を接続する工程と、
前記記憶部と、前記少なくともパラレル伝送に対応するＦＰＧＡとに、該ＦＰＧＡにパラレル伝送により前記コンフィグレーションデータを伝送可能な前記パラレル伝送部を接続する工程と、
を備え、
前記伝送制御工程は、予め定めた前記順番を示す情報に基づいて、前記シリアル伝送にのみ対応するＦＰＧＡの前記順番のときに、該ＦＰＧＡに対応する前記記憶部内の前記コンフィグレーションデータを、前記シリアル伝送部を介して該ＦＰＧＡに伝送し、前記少なくともパラレル伝送に対応するＦＰＧＡの前記順番のときに、該ＦＰＧＡに対応する前記記憶部内の前記コンフィグレーションデータを、前記パラレル伝送部を介して該ＦＰＧＡに伝送するように制御する、請求項７に記載のコンフィグレーション方法。

【請求項9】

前記シリアル伝送にのみ対応するＦＰＧＡと、前記少なくともパラレル伝送に対応するＦＰＧＡがとの少なくとも一方が複数であり、
前記シリアル伝送部を接続する工程は、前記シリアル伝送にのみ対応するＦＰＧＡが複数の場合は、その複数のＦＰＧＡと前記記憶部とに接続し、
前記パラレル伝送部を接続する工程は、前記少なくともパラレル伝送に対応するＦＰＧＡが複数の場合は、その複数のＦＰＧＡと前記記憶部とに接続する、請求項７又は８に記載のコンフィグレーション方法。

【請求項10】

前記伝送制御工程は、伝送制御部を用いて実行し、
前記シリアル伝送部と前記パラレル伝送部と前記伝送制御部は、一つのデバイス内に形成する、請求項７〜９のいずれか１つに記載のコンフィグレーション方法。

【請求項11】

前記コンフィグレーションの順番を示す情報は、各ＦＰＧＡの前記コンフィグレーションデータが記憶されている前記記憶部のアドレスであり、
前記伝送制御工程は、前記シリアル伝送にのみ対応する前記ＦＰＧＡの前記コンフィグレーションデータと前記少なくともパラレル伝送に対応する前記ＦＰＧＡの前記コンフィグレーションデータの前記アドレスを、予め定めた前記順番で前記記憶部に順次入力する、請求項７〜１０のいずれか１つに記載のコンフィグレーション方法。

【請求項12】

前記伝送制御工程は、前記ＦＰＧＡからデータ書き込み完了信号が発生したときに、次の前記順番のコンフィグレーション対象の前記ＦＰＧＡの前記コンフィグレーションデータの伝送制御を実行する、請求項７〜１１のいずれか１つに記載のコンフィグレーション方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、コンフィグレーション装置及びコンフィグレーション方法に関し、特に、コンフィグレーション時間の増加を抑制する技術に関する。

【背景技術】

【0002】

従来より、コンフィグレーションデータが書き込まれることで該データに対応したロジック回路を形成するＦＰＧＡ（Field Programmable Gate Alley）が知られている。このＦＰＧＡは、起動時にコンフィグレーションと呼ばれるデータ伝送が必要である。この種のＦＰＧＡとしては、データの伝送方式がシリアル伝送にのみ対応するものが一般的に用いられている。近年においては、ＦＰＧＡの回路の大規模化に比例してコンフィグレーションデータが増大し、シリアル伝送でのコンフィグレーション時間が増大している。そこで、近年、シリアル伝送とパラレル伝送の両方に対応するＦＰＧＡが用いられ始めている。

【0003】

この種のＦＰＧＡのコンフィグレーションを行うコンフィグレーション装置としては、例えば、ＦＰＧＡのコンフィグレーションデータを記憶した記憶部から該データを読み込み、読み込んだデータをＦＰＧＡに書き込む伝送部を備えて構成されたものが知られている（例えば、特許文献１参照）。この伝送部は、一般的にブートローダと呼ばれ、コンフィグレーションデータをＦＰＧＡにシリアル伝送するように構成されたものや、パラレル伝送するように構成されたものがある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２−１７６３５２

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、ＦＰＧＡは様々な分野の機器のロジック回路として用いられており、一般的に、一つの機器に、複数のＦＰＧＡ（例えば、当該機器と接続する他のメーカー等が製造する外部装置とのインターフェース用のＦＰＧＡや、機器の内部の処理だけに用いるＦＰＧＡ等）が用いられている。

【0006】

ここで、データ容量が同じ場合、シリアル伝送よりパラレル伝送の方が、コンフィグレーション時間が短いため、複数のＦＰＧＡをロジック回路として用いる機器において、全てパラレル伝送対応のＦＰＧＡを用いれば起動時の立ち上げ時間が短くなる。しかし、例えば、当該機器と接続する外部装置側の通信仕様等の制約から、外部装置とのインターフェース用のＦＰＧＡについては、シリアル伝送にのみ対応可能なものを用いざるを得ない場合もある。このような場合に、コンフィグレーション時間を短縮するには、例えば、機器の内部の処理等に用いるＦＰＧＡだけパラレル伝送に対応可能なものを用いることになり、その結果、シリアル伝送にのみ対応するＦＰＧＡとシリアル伝送とパラレル伝送の両方に対応するＦＰＧＡが混在する複数のＦＰＧＡを一つの機器内で用いることになる。

【0007】

しかしながら、従来のコンフィグレーション装置において、上記のように対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対してコンフィグレーションする場合、シリアル伝送とパラレル伝送の両方に対応するＦＰＧＡに対してもデータをシリアル伝送してコンフィグレーションしていた。したがって、コンフィグレーションデータの容量が増大した場合は、コンフィグレーション時間が長くなるという問題がある。

【0008】

本発明は上記問題点に着目してなされたもので、対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合に、コンフィグレーション時間の増加を抑制することが可能なコンフィグレーション装置及びコンフィグレーション方法を提供することを目的とする。

【課題を解決するための手段】

【0009】

上記目的を達成するために、本発明によるコンフィグレーション装置は、伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション装置において、予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するＦＰＧＡへのパラレル伝送部による前記伝送とを、順次実行させる伝送制御部を備えて構成する。

【0010】

また、上記目的を達成するために、本発明によるコンフィグレーション方法は、伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション方法において、予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送へのパラレル伝送部による前記伝送とを、順次実行させる伝送制御工程を備えて構成する。

【発明の効果】

【0011】

本発明のコンフィグレーション装置によれば、伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション装置において、伝送制御部により、予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するＦＰＧＡへのパラレル伝送部による前記伝送とを、順次実行させる構成であるため、シリアル伝送にのみ対応するＦＰＧＡ用のコンフィグレーションはシリアル伝送部により実行することができ、少なくともパラレル伝送に対応するＦＰＧＡ用のコンフィグレーションはパラレル伝送部により実行することができる。したがって、対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、少なくともパラレル伝送に対応するＦＰＧＡについては、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。

【0012】

また、本発明のコンフィグレーション方法によれば、伝送方式が異なる複数のＦＰＧＡに、コンフィグレーションデータを記憶する記憶部内の前記コンフィグレーションデータを伝送するコンフィグレーション方法において、伝送制御工程により、予め定めた順番で、シリアル伝送にのみ対応するＦＰＧＡへのシリアル伝送部による前記伝送と、少なくともパラレル伝送に対応するＦＰＧＡへのパラレル伝送部による前記伝送とを、順次実行させる構成であるため、シリアル伝送にのみ対応するＦＰＧＡ用のコンフィグレーションはシリアル伝送部により実行することができ、少なくともパラレル伝送に対応するＦＰＧＡ用のコンフィグレーションはパラレル伝送部により実行することができる。したがって、対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、少なくともパラレル伝送に対応するＦＰＧＡについては、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。

【図面の簡単な説明】

【0013】

【図1】本発明に係るコンフィグレーション装置の一実施形態を示す概略構成図である。

【図2】上記実施形態のコンフィグレーション装置の動作を示すフロー図である。

【図3】上記実施形態のコンフィグレーション装置の別の構成例を示す図である。図である。

【発明を実施するための形態】

【0014】

以下、本発明に係るコンフィグレーション装置の実施形態を図面に基づいて説明する。
図１は、上記コンフィグレーション装置の一実施形態を示す概略構成図である。
図１において、本実施形態のコンフィグレーション装置１０は、起動時に、コンフィグレーションデータの伝送方式がシリアル伝送にのみ対応するＦＰＧＡ１（以下において、「デバイスＡ」と言う）と、伝送方式がシリアル伝送とパラレル伝送に対応するＦＰＧＡ１（以下において、「デバイスＢ」と言う）とが混在する複数のＦＰＧＡに対してコンフィグレーションするものであり、ＦＰＧＡ１のコンフィグレーションデータを記憶部２から読み込み、読み込んだデータをＦＰＧＡ１に書き込み可能なシリアル伝送部３ａ及びパラレル伝送部３ｂと、伝送制御部４と、を備えて構成されている。

【0015】

前記ＦＰＧＡ１は、コンフィグレーションデータ（以下において、単に「データ」と言う）が書き込まれることで該データに対応したロジック回路を形成するものであり、様々な分野の機器等のロジック回路として用いられている一般的なものである。本実施形態においては、デバイスＡとデバイスＢの２つのＦＰＧＡ１に対してコンフィグレーションする構成である。各ＦＰＧＡ１は、起動時にはデータ書き込み開始信号を発生し、各伝送部３ａ，３ｂによるデータの書き込みが完了したときにはデータ書き込み完了信号を発生するように構成されている。デバイスＡが発生する書き込み開始信号及び完了信号は、図１に示すように、例えば、シリアル伝送部３ａに入力され、シリアル伝送部３ａを介して伝送制御部４にも入力されるように構成されている。同様に、デバイスＢが発生する書き込み開始信号及び完了信号は、図１に示すように、例えば、パラレル伝送部３ｂに入力され、パラレル伝送部３ｂを介して伝送制御部４にも入力されるように構成されている。

【0016】

前記記憶部２は、各ＦＰＧＡ１のデータを記憶するものであり、例えば、各ＦＰＧＡ１のデータを、そのＦＰＧＡに対応させた所定のアドレスにデータを記憶する一般的なＲＯＭである。例えば、図１に示すアドレス１には、デバイスＡ用のデータが予め記憶されており、アドレス２〜アドレスＮには、デバイスＢ用のデータが予め記憶されている。このアドレス１にはシリアル伝送部３ａが接続されており、アドレス２〜アドレスＮにはパラレル伝送部３ｂが並列接続されている。このアドレスは、後述するように伝送制御部４においてＦＰＧＡ１のコンフィグレーションの順番を示す情報として用いられる。記憶部２は、後述するように、伝送制御部４からアドレスが入力されると、入力されたアドレスのデータをアドレスに接続されているデータバス上に出力するように構成されている。

【0017】

前記シリアル伝送部３ａ及びパラレル伝送部３ｂは、起動時に、ＦＰＧＡ１のデータを読み込み、読み込んだデータをＦＰＧＡ１に書き込み可能なものであり、一般的にブートローダと呼ばれるものである。

【0018】

前記シリアル伝送部３ａは、データを記憶する記憶部２とデバイスＡとに接続し、接続する該デバイスＡにシリアル伝送によりデータを伝送可能なものである。シリアル伝送部３ａは、例えば、起動時に、デバイスＡから書き込み開始信号が入力されることで、データの読み込み及び書き込み可能な状態になる。そして、シリアル伝送部３ａは、後述するように、伝送制御部４によりコンフィグレーションの順番を示す情報として、デバイスＡ用のアドレス１が記憶部２に入力され、アドレス１のデータバス上にデータが出力されると、そのデータを読み込み、読み込んだデータをデバイスＡにシリアル伝送して書き込むように構成されている。

【0019】

前記パラレル伝送部３ｂは、記憶部２とデバイスＢとに接続し、接続する該デバイスＢにパラレル伝送によりデータを伝送可能なものである。パラレル伝送部３ｂは、例えば、シリアル伝送部３ａと同様に、起動時に、デバイスＢから書き込み開始信号が入力されることで、データの読み込み及び書き込み可能な状態になる。そして、パラレル伝送部３ｂは、後述するように、伝送制御部４によりデバイスＢ用のアドレス２からアドレスＮが記憶部２に入力され、アドレス２からアドレスＮのデータバス上にデータが出力されると、そのデータを読み込み、読み込んだデータをデバイスＢにパラレル伝送して書き込むように構成されている。

【0020】

前記伝送制御部４は、シリアル伝送部３ａ及びパラレル伝送部３ｂの読み込み及び書き込み動作を制御するものであり、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、デバイスＡの順番のときに、該デバイスＡに対応する記憶部２内のデータを、シリアル伝送部３ａを介して該デバイスＡに伝送し、デバイスＢの順番のときに、該デバイスＢに対応する記憶部２内のデータを、パラレル伝送部３ｂを介して該デバイスＢに伝送するように制御するように構成されている。

【0021】

前記コンフィグレーションの順番を示す情報は、具体的には、例えば、各ＦＰＧＡ１のデータが記憶されている記憶部２のアドレスである。この場合、伝送制御部４は、デバイスＡのデータとデバイスＢのデータのアドレスを、予め定めた順番で記憶部２に順次入力する。これにより、記憶部２内のデータを、シリアル伝送部３ａ又はパラレル伝送部３ｂを介してＦＰＧＡ１に、予め定めた順番で伝送するように制御する。伝送制御部４は、例えば、デバイスＡからシリアル伝送部３ａを介して書き込み開始信号が入力されると、まず、デバイスＡ用のアドレスとして、アドレス１を記憶部２に入力し、次に、デバイスＢ用のアドレスとして、アドレス２からアドレスＮを記憶部２に入力するように予め設定されている。

【0022】

伝送制御部４は、ＦＰＧＡ１からデータ書き込み完了信号が発生したときに、次の順番のコンフィグレーション対象のＦＰＧＡのデータの伝送制御を実行する。このよう構成することにより、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報（アドレス）に基づいて、各ＦＰＧＡ１に対するコンフィグレーションデータの伝送制御を順次実行することができる。

【0023】

なお、本実施形態において、伝送制御部４とシリアル伝送部３ａとパラレル伝送部３ｂは、一つのデバイスＣ内に形成されている。

【0024】

次に、本実施形態に係るコンフィグレーション装置１０のコンフィグレーション動作について、図１，２に基づいて説明する。

【0025】

まず、電源がＯＮされると、ステップＳ１において、デバイスＡからデータ書き込み開始信号がシリアル伝送部３ａを介して伝送制御部４に入力され、デバイスＢからデータ書き込み開始信号がパラレル伝送部３ｂを介して伝送制御部４に入力される。

【0026】

ステップＳ２において、伝送制御部４は、例えば、デバイスＡ及びＢから書き込み開始信号が入力されると、予め定めたＦＰＧＡ１のコンフィグレーションの順番を示す情報として、まず、デバイスＡ用のアドレス１を記憶部２に入力し、アドレス１のデータバス上にデータを出力させ、その結果、ステップＳ３において、デバイスＡに接続されているシリアル伝送部３ａによって、アドレス１からのデータの読み込みを開始させる。

【0027】

ステップＳ４において、シリアル伝送部３ａは、既に、デバイスＡから書き込み開始信号が入力されているため、デバイスＡ用のデータをデバイスＡにシリアル伝送して書き込む。

【0028】

ステップＳ５において、伝送制御部４は、デバイスＡからデータ書き込み完了信号がシリアル伝送部３ａを介して入力されているか否かを判定する。データ書き込み完了信号の入力がない場合は、ステップＳ３に戻り、ステップＳ３及びＳ４の動作をステップＳ５において、データ書き込み完了信号の入力が有りと判定されるまで実行する。ステップＳ５において、入力有りと判定された場合、次のステップＳ６に進む。

【0029】

ステップＳ６において、伝送制御部４は、次の順番のＦＰＧＡ１に対応するアドレス、すなわち、デバイスＢ用のアドレス（アドレス２からアドレスＮ）を記憶部２へ入力し、アドレス２からアドレスＮのデータバス上にデータを出力させ、その結果、ステップＳ７において、デバイスＢに接続されているパラレル伝送部３ｂによって、アドレス２からアドレスＮのデータの読み込みを開始させる。

【0030】

ステップＳ８において、パラレル伝送部３ｂは、既に、デバイスＢから書き込み開始信号が入力されているため、デバイスＢ用のデータをデバイスＢにパラレル伝送して書き込む。

【0031】

ステップＳ９において、伝送制御部４は、デバイスＢからデータ書き込み完了信号がパラレル伝送部３ｂを介して入力されているか否かを判定する。データ書き込み完了信号の入力がない場合は、ステップＳ７に戻り、ステップＳ７及びＳ８の動作をステップＳ９において、データ書き込み完了信号の入力が有りと判定されるまで実行する。ステップＳ９において、入力有りと判定されると、コンフィグレーションが完了する。

【0032】

なお、上記動作説明においては、デバイスＡ用のコンフィグレーションを先に行う場合で説明したが、これに限らず、デバイスＢ用のコンフィグレーションを先に行ってもよい、この場合、伝送制御部４は、記憶部２にデバイスＢ用のアドレスを先に入力する構成にすればよい。このように、コンフィグレーションの順番は適宜設定することができる。

【0033】

このような構成により、本実施形態に係るレーザ計測装置１は、記憶部２とデバイスＡとに接続し、該デバイスＡにシリアル伝送によりデータを伝送可能なシリアル伝送部３ａと、記憶部２とデバイスＢとに接続し、該デバイスＢにパラレル伝送によりコンフィグレーションデータを伝送可能なパラレル伝送部３ｂとを備え、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、デバイスＡの順番のときに、デバイスＡ用のデータを、シリアル伝送部３ａを介してデバイスＡに伝送し、デバイスＢの順番のときに、デバイスＢ用のデータを、パラレル伝送部３ｂを介してデバイスＢに伝送するように制御する構成であるため、デバイスＡ用のコンフィグレーションはシリアル伝送部３ａにより実行し、デバイスＢ用のコンフィグレーションはパラレル伝送部３ｂにより実行することができる。したがって、対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーションデータの容量が増大した場合であっても、一部のＦＰＧＡ（デバイスＢ）については、パラレル伝送可能であるため、コンフィグレーション時間の増加を抑制することができる。

【0034】

また、本実施形態のように、シリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４を、一つのデバイスＣ内に形成することにより、伝送方式が異なるＦＰＧＡ１が混在する複数のＦＰＧＡ１のコンフィグレーションをする場合であっても、部品点数を増やさないですむため、コンフィグレーション装置１０の回路面積の増大を抑制することができ、さらには、コンフィグレーション装置１０の、コスト、消費電力並びに故障率の増大を抑制することができる。

【0035】

なお、本実施形態においては、上記のように、一つのデバイスＣ内にシリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４を一体形成した構成で説明したが、これに限らず、図示省略するが、シリアル伝送部３ａとパラレル伝送部３ｂのみをデバイスＣ内に一体形成する構成でもよい。さらに、図３に示すように、シリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４をそれぞれ別々に形成する構成であってもよい。

【0036】

また、本実施形態においては、データの伝送方式がシリアル伝送にのみ対応可能なＦＰＧＡ１（デバイスＡ）と、シリアル伝送とパラレル伝送の両方に対応可能なＦＰＧＡ１（デバイスＢ）がそれぞれ一つずつの場合で説明したが、これに限らず、デバイスＢが複数でデバイスＡが一つの場合や、デバイスＢ及びデバイスＡがそれぞれ複数の場合や、デバイスＢが一つでデバイスＡが複数の場合であってもよい。これらの場合、各デバイスのデータを、そのデバイスに対応させたアドレスに記憶させ、伝送制御部４は、各デバイスに対応するアドレスを予め定めた順序で入力するように構成する。シリアル伝送部３ａは、デバイスＡが複数の場合は、その複数のデバイスＡと記憶部２とに接続し、パラレル伝送部３ｂは、デバイスＢが複数の場合は、その複数のデバイスＢと記憶部２とに接続する。

【0037】

本実施形態において、パラレル伝送部３ｂは、シリアル伝送とパラレル伝送の両方に対応可能なＦＰＧＡ１（デバイスＢ）に接続する場合で説明したが、これに限らず、例えば、パラレル対応にのみ対応可能なＦＰＧＡを接続してもよい。パラレル伝送部３ｂに接続するＦＰＧＡ１は、少なくともパラレル伝送に対応可能なものであればよい。

【0038】

また、本実施形態においては、各ＦＰＧＡ１は、起動時に、データ書き込み開始信号を発生するように構成されているものとして説明したが、データ書き込み開始信号を発生しないＦＰＧＡ１であってもよい。この場合、図示省略するが、起動時に、データ書き込み開始信号を発生するＣＰＵ等で構成された書き込み指令部を備えて構成する。この場合、電源がＯＮされると、図２のステップＳ１において、各デバイスに代わって、ＣＰＵ等の書き込み指令部がデータ書き込み開始信号を各伝送部３ａ，３ｂに入力するように構成し、それ以外の動作については、図２に示した動作と同じである。

【0039】

次に、本発明に係るコンフィグレーション方法の実施形態を図面について説明する。
本実施形態のコンフィグレーション方法は、図２のフロー図に示すように、起動時に、データの伝送方式がシリアル伝送にのみ対応するＦＰＧＡ１（デバイスＡ）と、伝送方式がシリアル伝送とパラレル伝送に対応するＦＰＧＡ１（デバイスＢ）とが混在する複数のＦＰＧＡに対してコンフィグレーションする方法である。本実施形態のコンフィグレーション方法は、接続工程（図示省略）と伝送制御工程とを備えて構成されている。

【0040】

本実施形態においては、デバイスＡとデバイスＢの２つのＦＰＧＡ１に対してコンフィグレーションする方法について説明する。各ＦＰＧＡ１は、起動時にはデータ書き込み開始信号を発生し、各伝送部３ａ，３ｂによるデータの書き込みが完了したときにはデータ書き込み完了信号を発生するように構成されている。

【0041】

前記接続工程は、図１に示すように、データを記憶する記憶部２とデバイスＡとに、デバイスＡにシリアル伝送によりデータを伝送可能なシリアル伝送部３ａを接続する工程と、記憶部２とデバイスＢとに、デバイスＢにパラレル伝送によりデータを伝送可能なパラレル伝送部３ｂを接続する工程とを備えて構成されている。

【0042】

前記伝送制御工程は、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、デバイスＡの順番のときに、デバイスＡに対応する記憶部２内のデータを、シリアル伝送部３ａを介してデバイスＡに伝送するように制御し、デバイスＢの順番のときに、デバイスＢに対応する記憶部２内のデータを、パラレル伝送部３ｂを介してデバイスＢに伝送するように制御するように構成されている。伝送制御工程は、例えば、図２に示すステップＳ２からステップＳ５までのデバイスＡ用の伝送制御工程と、ステップＳ６からステップＳ９までのデバイスＢ用の伝送制御工程とで構成されている。コンフィグレーションの順番を示す情報は、具体的には、記憶部２のアドレスである。この場合、伝送制御部工程は、デバイスＡのデータとデバイスＢのデータのアドレスを、予め定めた順番で記憶部２に順次入力する。伝送制御工程は、例えば、デバイスＡからデータ書き込み開始信号が発生すると、まず、デバイスＡに対応するアドレス１を記憶部２に入力し、次に、デバイスＢに対応するアドレス２からアドレスＮを記憶部２に入力する。

【0043】

また、伝送制御工程は、ＦＰＧＡ１からデータ書き込み完了信号が発生したときに、次の順番のコンフィグレーション対象の前記ＦＰＧＡのデータの伝送制御を実行するように構成されている。

【0044】

なお、本実施形態において、伝送制御工程は、伝送制御部４を用いて実行するように構成されており、伝送制御部４とシリアル伝送部３ａとパラレル伝送部３ｂは、一つのデバイスＣ内に形成されている。

【0045】

本実施形態において、各接続工程（図示省略）は、電源ＯＮ前に、完了しているものとして、図２に基づいて、接続工程以外の各工程を以下に説明する。

【0046】

本実施形態のコンフィグレーション方法は、まず、電源がＯＮされると、ステップＳ１において、デバイスＡ及びデバイスＢからデータ書き込み開始信号が伝送制御部４に入力される。

【0047】

次に、ステップＳ２において、伝送制御部４は、例えば、デバイスＡ及びＢから書き込み開始信号が入力されると、まず、アドレス１を記憶部２に入力し、アドレス１のデータバス上にデータを出力させ、ステップＳ３において、シリアル伝送部３ａによって、アドレス１からのデータの読み込みを開始させる。ステップＳ４において、シリアル伝送部３ａは、デバイスＡ用のデータをデバイスＡにシリアル伝送して書き込む。

【0048】

そして、ステップＳ５において、伝送制御部４は、デバイスＡからデータ書き込み完了信号が入力されているか否かを判定する。入力がない場合は、ステップＳ３に戻り、ステップＳ３及びＳ４の動作をステップＳ５において、入力が有りと判定されるまで実行する。ステップＳ５において、入力有りと判定された場合、次のステップＳ６に進む。

【0049】

ステップＳ６において、伝送制御部４は、アドレス２からアドレスＮを記憶部２へ入力し、アドレス２からアドレスＮのデータバス上にデータを出力させ、ステップＳ７において、パラレル伝送部３ｂによって、アドレス２からアドレスＮのデータの読み込みを開始させる。ステップＳ８において、パラレル伝送部３ｂは、デバイスＢ用のデータをデバイスＢにパラレル伝送して書き込む。

【0050】

ステップＳ９において、伝送制御部４は、デバイスＢからデータ書き込み完了信号が入力されているか否かを判定する。入力がない場合は、ステップＳ７に戻り、ステップＳ７及びＳ８の動作をステップＳ９において、入力が有りと判定されるまで実行する。ステップＳ９において、入力有りと判定されると、コンフィグレーションが完了する。

【0051】

このような構成により、本実施形態に係るコンフィグレーション方法は、データを記憶する記憶部２とデバイスＡとに、該デバイスＡにシリアル伝送によりデータを伝送可能なシリアル伝送部３ａを接続する工程と、記憶部２とデバイスＢとに、該デバイスＢにパラレル伝送によりデータを伝送可能なパラレル伝送部３ｂを接続する工程とを備え、予め定めたＦＰＧＡのコンフィグレーションの順番を示す情報に基づいて、デバイスＡの順番のときに、該デバイスＡに対応する記憶部２内のデータを、シリアル伝送部３ａを介してデバイスＡに伝送し、デバイスＢの順番のときに、該デバイスＢに対応する記憶部２内のデータを、パラレル伝送部３ｂを介してデバイスＢに伝送するように制御する構成であるため、対応可能な伝送方式が異なるＦＰＧＡが混在する複数のＦＰＧＡに対するコンフィグレーションにおいて、コンフィグレーション時間の増加を抑制することができる。

【0052】

また、本実施形態のように、シリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４を、一つのデバイスＣ内に形成することにより、低コストでコンフィグレーションすることができ、また、消費電力及び故障率の増大を抑制することができる。

【0053】

なお、本実施形態においては、一つのデバイスＣ内にシリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４を一体形成したものを用いた場合で説明したが、これに限らず、シリアル伝送部３ａとパラレル伝送部３ｂのみをデバイスＣ内に一体形成したものを用いる構成でもよい。さらに、シリアル伝送部３ａとパラレル伝送部３ｂと伝送制御部４をそれぞれ別々に形成したものを用いる構成であってもよい。

【0054】

また、本実施形態においては、デバイスＡとデバイスＢがそれぞれ一つずつの場合で説明したが、これに限らず、デバイスＢが複数でデバイスＡが一つの場合や、デバイスＢ及びデバイスＡがそれぞれ複数の場合や、デバイスＢが一つでデバイスＡが複数の場合であってもよい。これらの場合、伝送制御工程は、各デバイスに対応するアドレスを予め定めた順序で入力するように構成する。シリアル伝送部３ａの接続工程は、デバイスＡが複数の場合は、シリアル伝送部３ａをその複数のデバイスＡと記憶部２とに接続し、パラレル伝送部３ｂの接続工程は、デバイスＢが複数の場合は、パラレル伝送部３ｂをその複数のデバイスＢと記憶部２とに接続するように構成する。さらに、パラレル伝送部３ｂは、シリアル伝送とパラレル伝送の両方に対応可能なＦＰＧＡ１（デバイスＢ）を接続した場合で説明したが、これに限らず、例えば、パラレル対応にのみ対応可能なＦＰＧＡを接続してもよい。パラレル伝送部３ｂに接続するＦＰＧＡ１は、少なくともパラレル伝送に対応可能なものであればよい。

【0055】

また、本実施形態においては、各ＦＰＧＡ１は、起動時に、データ書き込み開始信号を発生するように構成されているものとして説明したが、データ書き込み開始信号を発生しないＦＰＧＡ１であってもよい。この場合、ＣＰＵ等を備え、起動時に、シリアル伝送部３ａ及びパラレル伝送部３ｂに対して、データの書き込み開始信号を出力するように構成する。

【符号の説明】

【0056】

１ ＦＰＧＡ（デバイスＡ、デバイスＢ）
２ 記憶部
３ａ シリアル伝送部
３ｂ パラレル伝送部
４ 伝送制御部
１０ コンフィグレーション装置

【図1】

【図2】

【図3】