特許 5777761 サイリスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5777761

(24)【登録日】2015年7月17日

(45)【発行日】2015年9月9日

(54)【発明の名称】サイリスタ

(51)【国際特許分類】

   H01L 29/74 20060101AFI20150820BHJP

   H01L 29/423 20060101ALI20150820BHJP

【ＦＩ】

   H01L29/74 D

   H01L29/58 Z

【請求項の数】6

【全頁数】12

(21)【出願番号】特願2014-56665(P2014-56665)

(22)【出願日】2014年3月19日

(62)【分割の表示】特願2010-9033(P2010-9033)の分割

【原出願日】2010年1月19日

(65)【公開番号】特開2014-135510(P2014-135510A)

(43)【公開日】2014年7月24日

【審査請求日】2014年3月19日

(73)【特許権者】

【識別番号】000144393

【氏名又は名称】株式会社三社電機製作所

(74)【代理人】

【識別番号】100107847

【弁理士】

【氏名又は名称】大槻 聡

(72)【発明者】

【氏名】松本 好司

(72)【発明者】

【氏名】西本 和也

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特公昭６１−０５５２６０（ＪＰ，Ｂ１）

【文献】 特公昭５６−０３１９００（ＪＰ，Ｂ１）

【文献】 特開２０００−２９４７６５（ＪＰ，Ａ）

【文献】 特開２０００−１７４２５７（ＪＰ，Ａ）

【文献】 特開昭５８−１７３８６３（ＪＰ，Ａ）

【文献】 特公昭６３−０５６７０９（ＪＰ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７４

Ｈ０１Ｌ ２９／４２３

(57)【特許請求の範囲】

【請求項1】

第１導電型の矩形領域が形成され、上記矩形領域内に第２導電型からなる第１領域及び第２領域が形成された主面を有する半導体基板と、
上記矩形領域内の第１導電型からなるコーナーに形成されたゲート電極と、
第１領域上に形成されたカソード電極と、
第２領域及び第２領域の上記カソード電極側に隣接する第１導電型の領域にまたがって形成された補助電極とを備え、
上記補助電極は、上記ゲート電極及び上記カソード電極に挟まれたゲート対向部と、上記ゲート電極に対向することなく、上記カソード電極の外縁に沿って延伸しているアーム部とからなり、
上記カソード電極は、上記半導体基板の辺に平行な第１の辺と、第１の辺に交差して上記半導体基板の外縁側に張り出す第２の辺とを有し、第２の辺は、上記アーム部の先端に対向していることを特徴とするサイリスタ。

【請求項2】

上記補助電極の上記アーム部は、上記カソード電極よりも外側に配置されることを特徴とする請求項１に記載のサイリスタ。

【請求項3】

上記アーム部は、その幅が上記ゲート対向部よりも狭いことを特徴とする請求項２に記載のサイリスタ。

【請求項4】

上記ゲート電極は、直角三角形の形状からなり、
上記ゲート対向部は、上記直角三角形の斜辺に沿って延伸していることを特徴とする請求項１に記載のサイリスタ。

【請求項5】

上記ゲート対向部は、上記ゲート電極側が第２領域上に形成され、上記カソード電極側が第１導電型の領域上に形成され、
上記アーム部は、第１導電型の領域上に形成されていることを特徴とする請求項１に記載のサイリスタ。

【請求項6】

上記アーム部は、上記ゲート対向部の両端にそれぞれ形成されていることを特徴とする請求項１に記載のサイリスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、サイリスタに係り、さらに詳しくは、ゲート電極が矩形領域内のコーナーに形成されたサイリスタの改良に関する。

【背景技術】

【0002】

導電型の異なる複数の半導体層からなる半導体基板の一方の主面上にアノード電極を形成し、他方の主面上にカソード電極及びゲート電極を形成した半導体制御整流素子として、サイリスタがある。サイリスタは、ゲート電極からカソード電極へゲート電流を流すことによりターンオンし、順方向阻止状態から順方向導通状態に遷移する。一般に、サイリスタには、Ｐ型の半導体領域の中央にゲート電極を配置し、ゲート電極を取り囲んでカソード電極が形成されたセンターゲート型サイリスタと、矩形状のＰ型領域内のコーナーにゲート電極を形成したコーナーゲート型サイリスタとが知られている。

【0003】

コーナーゲート型サイリスタは、センターゲート型のものに比べて、ゲート電極への配線が容易であり、多くのサイリスタがこのタイプとなっている。コーナーゲート型サイリスタには、ゲート電極とカソード電極との間に補助電極を設けることにより、臨界オン電流上昇率を向上させたものが知られている（例えば、特許文献１から３）。

【0004】

臨界オン電流上昇率とは、サイリスタがターンオンする際に許容することができる最大のオン電流上昇率のことであり、臨界オン電流上昇率を越えてオン電流が変化した場合、カソード電極のゲート電極近傍において電流集中が生じ、ついには素子が破壊に至る。補助電極は、Ｐ型領域内に形成されるＮ型領域と、このＮ型領域のカソード電極側に隣接するＰ型領域とにまたがって形成され、ＮＰＮ型トランジスタのエミッタ電極として機能する。このＮＰＮ型トランジスタは、ゲート電極からカソード電極に流れるゲート電流によってオンし、順方向バイアスの印加時には、アノード電極から当該ＮＰＮ型トランジスタを介して補助電極に電流が流れることになる。そして、上記ＮＰＮ型トランジスタによって増幅された電流が補助電極を介してカソード電極に流れ、サイリスタがターンオンする。この様な補助電極を備えたサイリスタは、補助電極を介して増幅されたゲート電流によりターンオンするので、補助電極を備えないものに比べ、最初にターンオンする領域を広げることができ、臨界オン電流上昇率が強くなる。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０００−１７４２５７号公報

【特許文献2】特開昭５７−１７１７３号公報

【特許文献3】特開２０００−２９４７６５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述した様なコーナーゲート型サイリスタでは、雷サージに対するゲートオン時の耐量を上げることが従来から強く望まれている。

【0007】

本発明は、上記事情に鑑みてなされたものであり、ゲートオン時の雷サージ耐量を向上させたサイリスタを提供することを目的としている。特に、ゲートオン時の順方向抵抗が増大するのを抑制しつつ、雷サージ耐量を向上させたサイリスタを提供することを目的としている。

【課題を解決するための手段】

【0008】

第１の本発明によるサイリスタは、第１導電型の矩形領域が形成され、上記矩形領域内に第２導電型からなる第１領域及び第２領域が形成された主面を有する半導体基板と、上記矩形領域内の第１導電型からなるコーナーに形成されたゲート電極と、第１領域上に形成されたカソード電極と、第２領域及び第２領域の上記カソード電極側に隣接する第１導電型の領域にまたがって形成された補助電極とを備え、上記補助電極が、上記ゲート電極及び上記カソード電極に挟まれたゲート対向部と、上記ゲート電極に対向することなく、上記カソード電極の外縁に沿って延伸しているアーム部とからなり、上記カソード電極が、上記半導体基板の辺に平行な第１の辺と、第１の辺に交差して上記半導体基板の外縁側に張り出す第２の辺とを有し、第２の辺が、上記アーム部の先端に対向しているように構成される。

【0009】

このサイリスタでは、第２導電型の第２領域と第１導電型の領域とにまたがって形成される補助電極に対し、ゲート電極に対向することなく、カソード電極の外縁に沿って延伸しているアーム部を設けたので、半導体基板を介して補助電極に流れた電流をアーム部に分散させることができる。従って、雷サージなどのサージ電圧が印加された場合に、補助電極を介してカソード電極に流れ込む電流が分散されるので、カソード電極のゲート電極近傍に電流集中が生じるのを抑制することができる。また、アーム部をゲート電極に対向させることなく延伸させたので、ゲート対向部をゲート電極と共に延伸させる場合に比べて、カソード電極の面積が小さくなるのを抑制することができる。従って、ゲートオン時の順方向抵抗の増大を抑制しつつ、雷サージ耐量を向上させることができる。

【0010】

第２の本発明によるサイリスタは、上記構成に加え、上記補助電極の上記アーム部が、上記カソード電極よりも外側に配置される。また、第３の本発明によるサイリスタは、上記構成に加え、上記アーム部の幅が上記ゲート対向部よりも狭い。また、第４の本発明によるサイリスタは、上記構成に加え、上記ゲート電極が、直角三角形の形状からなり、上記ゲート対向部が、上記直角三角形の斜辺に沿って延伸しているように構成される。

【0011】

第５の本発明によるサイリスタは、上記構成に加え、上記ゲート対向部が、上記ゲート電極側が第２領域上に形成され、上記カソード電極側が第１導電型の領域上に形成され、上記アーム部が、第１導電型の領域上に形成されているように構成される。この様な構成によれば、アーム部も導電型の異なる領域にまたがって形成する場合に比べて、アーム部の幅を狭くすることができるので、カソード電極の面積が小さくなるのを抑制することができる。

【0012】

第６の本発明によるサイリスタは、上記構成に加え、上記アーム部が、上記ゲート対向部の両端にそれぞれ形成されているように構成される。この様な構成によれば、半導体基板を介して補助電極に流れた電流が各アーム部に分散されるので、補助電極を介してカソード電極に流れ込む電流を対称的に分散させることができる。

【発明の効果】

【0013】

本発明によるサイリスタによれば、半導体基板を介して補助電極に流れた電流をアーム部に分散させることができるので、雷サージなどのサージ電圧が印加された場合に、補助電極を介してカソード電極に流れ込む電流が分散され、カソード電極のゲート電極近傍に電流集中が生じるのを抑制することができる。従って、ゲート電極が矩形領域内のコーナーに形成されたサイリスタについて、ゲートオン時の雷サージ耐量を向上させることができる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施の形態１によるサイリスタの一構成例を示した平面図であり、コーナーゲート型のサイリスタ１００が示されている。

【図2】図１のサイリスタ１００の構成例を示した断面図であり、Ａ−Ａ線による切断面の様子が示されている。

【図3】図１のサイリスタ１００の動作の一例を模式的に示した説明図であり、雷サージなどのサージ電圧が順方向に印加された際に流れる電流の様子が示されている。

【図4】図１のサイリスタ１００の動作の一例を模式的に示した説明図であり、サージ電圧印加時にエミッタ領域２２の周縁部Ｂ１からオンしていく様子が示されている。

【図5】従来のサイリスタの動作を比較例として示した図である。

【図6】図１のサイリスタ１００の動作の一例を示した図であり、サイズが１０ｍｍ角のサイリスタの雷サージ耐量の測定結果が示されている。

【図7】本発明の実施の形態２によるサイリスタの構成例を示した平面図であり、サイリスタ１００の他の一例が示されている。

【発明を実施するための形態】

【0015】

実施の形態１．
図１は、本発明の実施の形態１によるサイリスタの一構成例を示した平面図であり、ゲート電極１２が矩形領域２０内のコーナーに配置されたコーナーゲート型のサイリスタ１００が示されている。図２は、図１のサイリスタ１００の構成例を示した断面図であり、Ａ−Ａ線による切断面の様子が示されている。

【0016】

まず、サイリスタ１００の断面構造について説明する。サイリスタ１００は、導電型の異なる複数の半導体層からなる半導体基板１０と、半導体基板１０の一方の主面上に形成されたアノード電極３１と、半導体基板１０の他方の主面上にそれぞれ形成されたゲート電極１２、補助電極１３及びカソード電極１４により構成される。

【0017】

この半導体基板１０は、Ｎ型の半導体層２を挟んでＰ型の半導体層１及び３が形成されたＰＮＰ構造の半導体基板であり、各半導体層１，３は、半導体層２に達するメサ溝１１によって分離されている。メサ溝１１は、半導体基板１０の周縁部に形成された環状の溝であり、ガラスなどの絶縁性を有する部材４が充填されている。

【0018】

アノード電極３１は、下側に配置された半導体層３上に形成された端子電極であり、メサ溝１１よりも内側に配置されている。ここで、上側に配置された半導体層１からなる領域として、メサ溝１１によって取り囲まれた矩形領域２０が形成され、この矩形領域２０内にＮ型の半導体層からなるエミッタ領域２１及び２２が形成されている。

【0019】

エミッタ領域２１，２２は、いずれも半導体層１及び２との間でＮＰＮ型のトランジスタを構成するためのＮ型領域であり、互いに離間させて形成されている。これらのエミッタ領域２１，２２は、いずれも半導体層２に比べて不純物濃度が高いＮ型半導体からなる。

【0020】

ゲート電極１２は、矩形領域２０内のＰ型領域上に形成された端子電極である。カソード電極１４は、エミッタ領域２２上に形成された端子電極であり、エミッタ領域２２からはみ出ないように配置されている。

【0021】

補助電極１３は、エミッタ領域２１と、エミッタ領域２１のカソード電極１４側に隣接するＰ型領域とにまたがって形成された電極であり、ゲート電極１２とカソード電極１４との間に配置されている。すなわち、補助電極１３は、ゲート電極１２側でエミッタ領域２１と重複し、カソード電極１４側でＰ型領域と重複している。

【0022】

この補助電極１３は、順方向バイアス時に、エミッタ領域２１と半導体層１，２とで構成されるトランジスタがオンすることにより、ゲート電極１２からカソード電極１４に流れるゲート電流を増幅する補助ゲート又は増幅ゲートである。この様な補助電極１３を設けることにより、補助電極１３を備えないものに比べて、ターンオンに必要な最小のゲート電流Ｉ_ＧＴを小さくすることができる。また、補助電極１３は、後述するように、アノード電極３１からカソード電極１４に流れる主電流がカソード電極１４のゲート電極１２近傍に集中するのを緩和する機能を有している。

【0023】

エミッタ領域２２を構成するＮ型半導体層には、多数の貫通孔２３が形成されている。貫通孔２３は、半導体層１，２間の接合面５に沿って電流が流れる際の電気抵抗を小さくするために、Ｎ型半導体層内に形成されたＰ型半導体層からなる小領域であり、半導体層１と同じＰ型の半導体が充填されている。

【0024】

次に、サイリスタ１００の平面レイアウトについて説明する。このサイリスタ１００は、矩形形状の半導体基板１０の第１の頂点付近に三角形形状のゲート電極１２が配置され、ゲート電極１２に対向させてカソード電極１４が配置されている。半導体基板１０の形状は、長方形であれば何でも良いが、ここでは、正方形であるものとする。

【0025】

このサイリスタ１００では、矩形領域２０が、半導体基板１０の外縁に沿って形成されたメサ溝１１に取り囲まれたＰ型領域となっており、当該矩形領域２０内に島状にエミッタ領域２１，２２が形成されている。貫通孔２３は、エミッタ領域２２中に一様に配置されている。

【0026】

ゲート電極１２は、矩形領域２０内のコーナーに形成され、例えば、直角三角形の形状からなる。このゲート電極１２は、直角の頂点を矩形領域２０の第１頂点側に向けて配置され、直角の頂点に対向する斜辺１２ａは、第１頂点を通る半導体基板１０の対角線、すなわち、矩形領域２０の対角線と交差している。

【0027】

カソード電極１４は、エミッタ領域２２内に形成され、ゲート電極１２よりも面積が大きく、ゲート電極１２の斜辺１２ａに対向する辺１４ａと、半導体基板１０の第１頂点に隣接する辺に平行な辺１４ｂと、この辺１４ｂに交差して半導体基板１０の外縁側に張り出す辺１４ｃとを有する形状からなる。カソード電極１４の第１頂点と反対側は、概ね三角形形状からなる。

【0028】

補助電極１３は、ゲート電極１２とカソード電極１４とに挟まれたゲート対向部１３ａと、ゲート電極１２に対向することなく、カソード電極１４の辺１４ｂに平行な外縁に沿って延伸している細長い形状のアーム部１３ｂとからなる。ゲート対向部１３ａは、ゲート電極１２側がエミッタ領域２１上に形成され、カソード電極１４側がＰ型領域上に形成されている。このゲート対向部１３ａは、ゲート電極１２の斜辺１２ａに沿って概ね等幅で延伸し、アーム部１３ｂと連結している。

【0029】

アーム部１３ｂは、矩形領域２０内のＰ型領域上に形成され、ゲート対向部１３ａの両端にそれぞれ形成されている。各アーム部１３ｂは、カソード電極１４の辺１４ｂに対向し、第１頂点に隣接する半導体基板１０の辺と平行に概ね等幅で延伸している。アーム部１３ｂは、その幅がゲート対向部１３ａよりも狭くなっている。

【0030】

この様に、アーム部１３ｂは、ゲート電極１２に対向させることなく延伸し、しかも、ゲート対向部１３ａよりも幅が狭いので、カソード電極１４の面積が小さくなるのを抑制しつつ、補助電極１３が占有する領域の長さを拡大させることができる。

【0031】

カソード電極１４の辺１４ａ〜１４ｃは、電極領域の連続する境界線であり、辺１４ｃは、アーム部１３ｂの先端に対向している。また、カソード電極１４の他の境界線は、半導体基板１０の辺に沿って形成されている。

【0032】

エミッタ領域２１は、補助電極１３のゲート対向部１３ａと重複し、当該ゲート対向部１３ａよりも第１頂点側にはみ出ている。エミッタ領域２２は、カソード電極１４と重複し、辺１４ａよりも第１頂点側にはみ出ている。エミッタ領域２１，２２がそれぞれ補助電極１３、カソード電極１４よりも第１頂点側にはみ出ていることにより、順方向バイアス時に、エミッタ領域２１、半導体層１及び２からなるトランジスタを介して補助電極１３に流れた電流によってゲート電流を適切に増幅させることができる。

【0033】

次に、この様なサイリスタ１００の製造方法について説明する。半導体基板１０の半導体層１〜３は、例えば、Ｎ型シリコンウエハの両面からガリウム（Ｇａ）、ボロン（Ｂ）などのＰ型不純物を拡散させることによって形成される。エミッタ領域２１，２２及び貫通孔２３は、Ｐ型不純物の拡散によって形成された半導体層１の表面からリン（Ｐ）などのＮ型不純物を選択的に拡散させることによって形成される。

【0034】

メサ溝１１は、半導体層１〜３の形成後の半導体基板１０をエッチングすることによって形成される。そして、ガラスなどの絶縁性材料をメサ溝１１内に塗布し、固化させることにより、部材４が充填されたメサ溝１１が完成する。

【0035】

ゲート電極１２、補助電極１３及びカソード電極１４は、例えば、エミッタ領域２１，２２が形成された半導体基板１０の表面に導電性の金属を選択的に蒸着させることによって形成される。アノード電極３１は、半導体基板１０の下面に導電性の金属を選択的に蒸着させることによって形成される。

【0036】

＜増幅ゲート＞
図３（ａ）及び（ｂ）は、図１のサイリスタ１００の動作の一例を模式的に示した説明図であり、雷サージなどのサージ電圧が順方向に印加された際に流れる電流の様子が示されている。図３（ａ）には、ゲート電流ｉが接合面５に沿って半導体層１中を流れる様子が示されている。

【0037】

ゲート電流ｉが流れる際の電気抵抗のうち、エミッタ領域２２及び半導体層２間における抵抗Ｒ_２は、貫通孔２３の存在により、エミッタ領域２１及び半導体層２間における抵抗Ｒ_１と比べて小さい（Ｒ_２＜Ｒ_１）。ここで、抵抗Ｒ_１が、エミッタ領域２１及び半導体層２間の半導体層１中をゲート電流ｉが流れる際の抵抗であるのに対し、抵抗Ｒ_２は、エミッタ領域２２及び半導体層２間の半導体層１中を通って最初の貫通孔２３へゲート電流ｉが流れる際の抵抗である。また、エミッタ領域２２のゲート電極１２側の境界から最初の貫通孔２３までの距離は、ゲート電極１２の斜辺１２ａと平行に延伸するエミッタ領域２１の幅に比べて短い。

【0038】

このため、ゲートオン状態では、抵抗Ｒ_１における電圧降下がビルトイン電圧を越えている。ただし、順方向電圧が印加されていないので、補助電極１３に係るトランジスタ、すなわち、エミッタ領域２１、半導体層１及び２からなる第１トランジスタはオフ状態のままである。

【0039】

ゲートオン状態で雷サージ電圧が印加された場合、既にビルトイン電圧を越えている第１トランジスタがオンする。この様に第１トランジスタが、カソード電極１４に係るトランジスタ、すなわち、エミッタ領域２２、半導体層１及び２からなる第２トランジスタよりも先にオンし、補助電極１３を介してカソード電極１４に電流が流れることにより、電流集中を抑制することができる。

【0040】

図３（ｂ）には、補助電極１３に係る第１トランジスタがオンすることによってゲート電流ｉが増幅される様子が示されている。第１トランジスタがオンした場合、当該第１トランジスタを介して主電流の一部が補助電極１３に流れ、補助電極１３に流れた電流がＰ型領域を介して付加されることにより、カソード電極１４に流れ込むゲート電流ｉが増幅される。

【0041】

第１トランジスタがオンすることによって増幅されたゲート電流ｉがカソード電極１４に流れた際に、抵抗Ｒ_２における電圧降下がビルトイン電圧を越えれば、第２トランジスタもオンし、サイリスタ１００がターンオンする。ターンオン状態への遷移は、エミッタ領域２２の補助電極１３側の周縁部から開始され、ターンオン状態への遷移点が補助電極１３とは反対側へ順次に移行することにより、やがてエミッタ領域２２全体がターンオン状態となる。

【0042】

図４は、図１のサイリスタ１００の動作の一例を模式的に示した説明図であり、サージ電圧の印加時にエミッタ領域２２の周縁部Ｂ１から順次にオンしていく様子が示されている。サージ電圧の印加によりターンオンする場合、エミッタ領域２２の補助電極１３側の周縁部Ｂ１からオン状態への遷移が開始され、オン状態への遷移点が補助電極１３とは反対側へ順次に移行する。

【0043】

エミッタ領域２２の周縁部Ｂ１がオン状態に遷移する際に、電流集中が生じれば、当該エミッタ領域２２やカソード電極１４の熱破壊を招くことから、周縁部Ｂ１の長さが長いほどサージ耐量が高くなることが予想される。本発明者らによる実験によれば、周縁部Ｂ１の長さをエミッタ領域２２の周囲長と呼ぶことにすると、一定サイズのサイリスタでは、周囲長が長くなるほど、雷サージ耐量が高くなることが確認された。

【0044】

図５は、従来のサイリスタの動作を比較例として示した図であり、アーム部１３ｂを有しないコーナーゲート型のサイリスタが示されている。このサイリスタでは、補助電極１３が、ゲート電極１２とカソード電極１４とに挟まれ、ゲート電極１２の斜辺１２ａに沿って概ね等幅で延伸している。

【0045】

サージ電圧の印加によりターンオンする場合には、エミッタ領域２２の補助電極１３側の周縁部Ｂ２からオン状態への遷移が開始される。この様な従来のサイリスタは、図４のサイリスタ１００と比較すれば、周縁部Ｂ２の長さ（周囲長）が短く、オン状態に遷移する際には、電流集中が生じ易いことが判る。

【0046】

＜雷サージ耐量の測定結果＞
図６は、図１のサイリスタ１００の動作の一例を示した図であり、サイズが１０ｍｍ角のサイリスタについて、エミッタ領域２２の周囲長を異ならせながら測定した雷サージ耐量の測定結果が示されている。

【0047】

この測定結果は、半導体基板１０の一辺の長さが１０ｍｍのサイリスタ１００として、エミッタ領域２２の周囲長が異なる複数のサイリスタを作成し、これらのサイリスタについてそれぞれ雷サージ耐量を測定したものである。

【0048】

雷サージ耐量は、ゲートオン状態で順方向に印加されても耐え得る電圧の限界値である。例えば、周囲長が５．５６ｍｍのとき、雷サージ耐量は４．０ｋＶ（複数回の測定の平均値）、周囲長が９．４１ｍｍのとき、雷サージ耐量は５．３ｋＶ、周囲長が１３．００ｍｍのとき、雷サージ耐量は７．１ｋＶであった。

【0049】

これらの測定結果から、一定サイズのサイリスタでは、エミッタ領域２２の周囲長が長くなるほど、雷サージ耐量が高くなることが判る。また、雷サージ耐量を７．０ｋＶ以上とするためには、周囲長を１２．３ｍｍ以上とする必要があることが判る。

【0050】

本実施の形態によれば、Ｎ型のエミッタ領域２１とＰ型の領域とにまたがって形成される補助電極１３に対し、ゲート電極１２に対向することなく、カソード電極１４の外縁に沿って延伸しているアーム部１３ｂを設けたので、半導体基板１０を介して補助電極１３に流れた電流をアーム部１３ｂに分散させることができる。従って、雷サージなどのサージ電圧が印加された場合に、補助電極１３を介してカソード電極１４に流れ込む電流が分散されるので、カソード電極１４のゲート電極１２近傍に電流集中が生じるのを抑制することができる。

【0051】

また、アーム部１３ｂをゲート電極１２に対向させることなく延伸させたので、ゲート対向部１３ａをゲート電極１２と共に延伸させる場合に比べて、カソード電極１４の面積が小さくなるのを抑制することができる。従って、ゲートオン時の順方向抵抗の増大を抑制しつつ、雷サージ耐量を向上させることができる。

【0052】

実施の形態２．
実施の形態１では、補助電極１３のアーム部１３ｂを半導体基板１０の第１頂点に隣接する辺に沿って延伸させる場合の例について説明した。これに対し、本実施の形態では、ゲート電極１２が配置された矩形領域２０内の第１コーナーの隣の第２コーナーを回り込んでアーム部１３ｂを形成する場合について説明する。

【0053】

図７は、本発明の実施の形態２によるサイリスタの構成例を示した平面図であり、サイリスタ１００の他の一例が示されている。このサイリスタ１００では、カソード電極１４が、ゲート電極１２の斜辺１２ａに対向する辺１４ａと、半導体基板１０の第１頂点に隣接する辺に平行な辺１４ｂと、半導体基板１０の第１頂点の隣の第２頂点に隣接する辺に平行な辺１４ｄと、第２頂点に隣接する辺に交差する辺１４ｃとを有する形状からなる。

【0054】

補助電極１３のアーム部１３ｂには、矩形領域２０内の第１コーナーの隣の第２コーナーをカソード電極１４の辺１４ｂ及び１４ｄに沿って回り込む回り込み部１３ｃが形成されている。回り込み部１３ｃは、矩形領域２０内のＰ型領域上に形成され、カソード電極１４の辺１４ｄに沿って延伸している。

【0055】

この例では、ゲート対向部１３ａに連結された各アーム部１３にそれぞれ回り込み部１３ｃが設けられている。本実施の形態によれば、補助電極１３を介してカソード電極１４に流れ込む電流をさらに効果的に分散させることができる。

【0056】

なお、実施の形態１及び２では、アーム部１３ｂがゲート対向部１３ａの両端にそれぞれ形成される場合の例について説明したが、本発明はこれに限られるものではなく、アーム部１３ｂをゲート対向部１３ａの一方の端部にのみ設けたものも本発明には含まれる。

【符号の説明】

【0057】

１〜３ 半導体層
４ 絶縁性の部材
５ 接合面
１０ 半導体基板
１１ メサ溝
１２ ゲート電極
１２ａ 斜辺
１３ 補助電極
１３ａ ゲート対向部
１３ｂ アーム部
１３ｃ 回り込み部
１４ カソード電極
２０ 矩形領域
２１，２２ エミッタ領域
２３ 貫通孔
３１ アノード電極
１００ サイリスタ
Ｂ１，Ｂ２ 周縁部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】