特許 5777799 自己タイミング型デジタル／アナログ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5777799

(24)【登録日】2015年7月17日

(45)【発行日】2015年9月9日

(54)【発明の名称】自己タイミング型デジタル／アナログ変換器

(51)【国際特許分類】

   H03M 1/38 20060101AFI20150820BHJP

【ＦＩ】

   H03M1/38

【請求項の数】13

【全頁数】22

(21)【出願番号】特願2014-505258(P2014-505258)

(86)(22)【出願日】2012年4月11日

(65)【公表番号】特表2014-514855(P2014-514855A)

(43)【公表日】2014年6月19日

(86)【国際出願番号】US2012033141

(87)【国際公開番号】WO2012142173

(87)【国際公開日】20121018

【審査請求日】2013年11月5日

(31)【優先権主張番号】13/085,887

(32)【優先日】2011年4月13日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】503062253

【氏名又は名称】アナログ ディヴァイスィズ インク

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀 正武

(74)【代理人】

【識別番号】100089037

【弁理士】

【氏名又は名称】渡邊 隆

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】ロナルド・カプスタ

(72)【発明者】

【氏名】ジュンホア・シェン

(72)【発明者】

【氏名】ドリス・リン

【審査官】 岩井 一央

(56)【参考文献】

【文献】 国際公開第２０１０／０１０６６１（ＷＯ，Ａ１）

【文献】 特開平０７−１１５３６５（ＪＰ，Ａ）

【文献】 特開平０７−２８８４３７（ＪＰ，Ａ）

【文献】 国際公開第２００９／０９０７０３（ＷＯ，Ａ１）

【文献】 国際公開第２００８／０２６４４０（ＷＯ，Ａ１）

【文献】 特開２００８−２０３０９８（ＪＰ，Ａ）

【文献】 特開平０４−１１８５８７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

(57)【特許請求の範囲】

【請求項1】

変換される電圧用の入力を有するコンパレータと、
コンパレータ出力に連結されている入力を有し、デジタルコード用の出力を有する論理回路と、
前記デジタルコード用の入力、およびＤＡＣ入力に連結されているスイッチドキャパシタを備えているデジタル／アナログ変換器（ＤＡＣ）であって、前記ＤＡＣ出力への前記スイッチドキャパシタの寄与が、デジタルコードに応答するスイッチによって管理され、前記ＤＡＣ出力が前記コンパレータの前記入力に連結されている、デジタル／アナログ変換器（ＤＡＣ）と、
前記ＤＡＣと一致するセッティング特性を有し、前記デジタルコードによって駆動される補助トラッキング回路であって、前記変換される電圧用の前記コンパレータの動作を開始するように、その出力が前記コンパレータに連結されている補助トラッキング回路と、を備え、
前記補助トラッキング回路が、
前記デジタルコード内の各ビット位置に従うサイズのスイッチと、
前記スイッチの出力に接続されており、前記ＤＡＣ内の前記スイッチドキャパシタと同じチップ上に形成されているキャパシタと、を備えており、前記キャパシタが、前記ＤＡＣ内の前記スイッチドキャパシタを形成する前記キャパシタと実質的に同じ時間で充電された電圧レベルにセッティングする、
アナログ／デジタル変換器（ＡＤＣ）。

【請求項2】

前記補助トラッキング回路が、前記ＤＡＣの前記少なくとも一つのスイッチドキャパシタと一致するスイッチドキャパシタを備えている、請求項１記載のＡＤＣ。

【請求項3】

前記複数のスイッチドキャパシタが２進加重キャパシタである、請求項２記載のＡＤＣ。

【請求項4】

前記ＡＤＣが単一集積チップ上に形成されている、請求項１記載のＡＤＣ。

【請求項5】

前記ＤＡＣおよび前記補助トラッキング回路が、前記デジタルコードの追加によって同期化される、請求項１記載のＡＤＣ。

【請求項6】

自己タイミング型デジタル／アナログ変換器（ＤＡＣ）であって、
各スイッチがデジタルコードワードに応答するスイッチのアレイと、
前記アレイの各キャパシタがスイッチのアレイ内の各スイッチに連結されているキャパシタのアレイと、
前記デジタルコードワードのための入力を有する補助回路と、を備えており、前記補助回路が、前記キャパシタのアレイのセッティング特性と一致するセッティング特性を有し、
前記デジタルワードが前記スイッチのアレイに追加されたときに駆動し、前記ＤＡＣ出力が所望の精度をセッティングしたことを表す前記補助回路の出力を有し、
前記補助回路が、容量性素子および前記デジタルコードに応答するスイッチを含む少なくとも一つの容量性要素をさらに備え、
前記容量性要素が複数の容量性要素のうちの一つであり、前記複数の容量性要素の少なくとも一つが、前記ＤＡＣによって異なるデジタルコードの変換を追跡するように異なるサイズに形成されている、
自己タイミング型デジタル／アナログ変換器（ＤＡＣ）。

【請求項7】

前記補助回路が、
前記出力に接続されているラッチと、
前記複数のスイッチのうちの各スイッチが、前記デジタルコードの追加によって作動したときに充電されるキャパシタと、
前記複数のスイッチと前記キャパシタとの間の前記出力のための接続点と、をさらに備えている、請求項６記載の自己タイミング型ＤＡＣ。

【請求項8】

デジタルコードワード出力をデジタル／アナログ変換器によってアナログ信号に変換するためのビットトライアルを実行するように構成されているデジタル／アナログ変換器と、
トラッキング回路と、を備えており、
前記トラッキング回路の出力が、前記デジタル／アナログ変換器が前記個々のビットトライアルを完了したことを表す電圧を供給するように構成されており、
前記トラッキング回路が複数のキャパシタを備えており、前記複数のキャパシタの各々が、前記個々のビット値に特有のキャパシタンス値を提供するように、前記個々のビットを表す前記信号に応じた電圧に選択的に接続される、
集積回路チップ上の逐次比較型レジスタアナログ／デジタル変換器。

【請求項9】

前記トラッキング回路がさらにスイッチのアレイを含み、前記スイッチの各々が、前記個々のビット値に関連する電圧に対応するサイズである、請求項８記載のアナログ／デジタル変換器。

【請求項10】

デジタル／アナログ変換器（ＤＡＣ）の動作を追跡するための方法であって、
前記ＤＡＣおよびトラッキング回路において、予期されるＤＡＣ出力を表す入力信号を受信することと、
前記入力信号に応答して、前記トラッキング回路においてスイッチを作動させて電圧を容量性素子に印加することと、
ビット値に対応する速さで前記容量性素子を充電することと、
前記ＤＡＣが所望の精度をセッティングしたことを表す信号を出力することと、を含み、
前記スイッチのサイズは、前記入力信号における個々のビット値に関連付けられた電圧に対応して決まる、
方法。

【請求項11】

各スイッチがデジタルコードワードに応答するスイッチのアレイと、
前記スイッチのアレイの各要素が前記スイッチのアレイ内の各スイッチに連結されているＤＡＣ要素のアレイと、
前記デジタルコードワードのための入力を有する補助回路と、を備えており、前記補助回路が、前記ＤＡＣ要素のアレイのセッティング特性と一致するセッティング特性を有し、
前記デジタルワードが前記スイッチのアレイに追加されたときに駆動し、前記ＤＡＣ出力が所望の精度をセッティングしたことを表す前記補助回路の出力を有し、
前記スイッチのアレイ内の各スイッチのサイズは、前記デジタルコードワード内の各ビット位置に従って決まる、
自己タイミング型デジタル／アナログ変換器（ＤＡＣ）。

【請求項12】

前記ＤＡＣ要素がレジスタで構成されている、請求項１１記載の自己タイミング型ＤＡＣ。

【請求項13】

前記ＤＡＣ要素が電流源で構成されている、請求項１１記載の自己タイミング型ＤＡＣ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、信号プロセッサに関するものであり、より詳細には、自己でタイミングをとることができるデジタル／アナログ変換器（ＤＡＣ）に関するものである。

【背景技術】

【0002】

ＤＡＣは、現代の集積回路、特に、スイッチドキャパシタＣＭＯＳ構造として一般的である。これらは、アナログ／デジタル変換器（ＡＤＣ）アーキテクチャ、例えば、パイプライン型および逐次比較型（ＳＡＲ）ＡＤＣを含む多くの用途に用いられる。用途に応じて、主要な性能測定基準は、ＤＡＣのセッティング速度およびセッティング時間となることがある。セッティングは、ＤＡＣに起こる事象、例えば、電荷再分配、電流およびレジスタラダーである。ＤＡＣが新規の機器構成に設定されると、信頼性のある値に達する前の不確定な時間の間、さまざまな理由に起因して出力電圧が変動することがある。出力電圧は、セッティングが完了するまで他のシステムコンポーネントによって処理されない。それ故、セッティング速度によってＤＡＣの全体スループットが制限される。

【0003】

従来の３ビット電荷再分配型ＤＡＣ１００を図１に示す。これは、各キャパシタンス１Ｃ，１Ｃ，２Ｃおよび４Ｃを持つ２進加重キャパシタ１０２，１０４．１，１０４．２および１０４．３からなる。ＤＡＣ入力は、キャパシタに接続されたスイッチ１０６．１，１０６．２および１０６．３の各切り替えを制御する、各ビットを持つ３ビット２進デジタルワードである。スイッチ１０６．１，１０６．２および１０６．３の他の側は、ＤＡＣ入力ワードの対応するビットに応じて、基準電圧ＶＲＥＦまたはアースＧＮＤに至る。通常、デジタル「１」は、基準電圧ＶＲＥＦに接続された対応するスイッチを制御し、デジタル「０」は、アースＧＮＤに接続された対応するスイッチを制御する。ＤＡＣ出力は、等式Ｖｏｕｔ＝ＶＲＥＦ^＊Ｃｓｅｌｅｃｔｅｄ／Ｃｔｏｔａｌによって決定され、ここで、Ｃｓｅｌｅｃｔｅｄは、ＤＡＣワードによって選択されたキャパシタンス量であり、Ｃｔｏｔａｌは、キャパシタンス全ての合計である。例として、ＤＡＣコードが１０１である場合には、スイッチ１０６．１と基準電圧ＶＲＥＦ、およびスイッチ１０６．３と基準電圧ＶＲＥＦとを接続することによって、キャパシタ１０４．１および１０４．３を選択し、スイッチ１０６．２がキャパシタ１０４．２とアースＧＮＤとを接続する。出力は、Ｖｏｕｔ＝ＶＲＥＦ^＊（４Ｃ＋１Ｃ）／（４Ｃ＋２Ｃ＋１Ｃ＋１Ｃ）＝５／８^＊ＶＲＥＦとなるであろう。しかしながら、ＤＡＣは、デジタル論理に直ぐには応答して出力Ｖｏｕｔをセッティングしない。それ故、変換される各デジタルコードワードごとに適切な出力電圧Ｖｏｕｔをセッティングするためのいくらかの時間をＤＡＣに配分する必要がある。

【発明の概要】

【発明が解決しようとする課題】

【0004】

標準的なスイッチドキャパシタ（電荷再分配）デジタル／アナログ変換器（ＤＡＣ）では、ＤＡＣの動作は多くの条件に影響を受け得る。例として、ＤＡＣは、より低温、または高い電源電圧が印加されたときにより高速で動作することができる。ＤＡＣの動作に影響を与え得る他の条件には製造プロセス（例えば、低速または高速コーナー）がある。ＤＡＣが値をセッティングする間（すなわち、セッティング時間）のビットトライアル期間に固定されたＤＡＣタイムを配分することによって、最悪条件（たとえば、製造プロセスにおける低速コーナー、低電源電圧および高温、または、概して、プロセス、電圧および温度（ＰＶＴ）変化）を考慮する必要が生じる。加えて、最上位ビット（ＭＳＢ）は、通常、ＤＡＣが変換するように設計されたビット数に関わらず、変換に最長の時間が必要となる。それ故、所望の精度レベルに達する必要がある場合には、これらの条件を考慮して固定されたＤＡＣタイムを決める必要がある。その結果、固定されたＤＡＣタイムは、これらの最悪条件に対して設定され、最悪条件が発生しないときには、この使用は非能率的となる。例として、固定されたタイムクロックがタイムアウトした時、ＤＡＣはその動作を完了し、出力値をセッティングし、実質的な定常状態のままであることがある。同様に、ＡＤＣを形成する他のコンポーネントも、処理を完了し、ＤＡＣからの変換結果を待機する間もアイドル状態であることがある。ＤＡＣが入力信号の変換（すなわち、出力値のセッティング）を完了したときを表すことができ、固定された時間枠ではなくその動作条件に従いＤＡＣを動作させることが可能であれば有益となるであろう。

【課題を解決するための手段】

【0005】

発明者は、前述の問題の解決法を認識し、前述の恩典を実現するための方法および装置を開発した。その結果、ＤＡＣのセッティング時間の一部を省き、それを信号供給チェーンの他のコンポーネントに配分することができる。これらの全てにより、結果として、全体の電力消費量をより低くし、ＤＡＣおよび関連装置のノイズ特性を改善することができる。

【図面の簡単な説明】

【0006】

【図1】例示的なスイッチドキャパシタ変換器（ＤＡＣ）を例証する図である。

【図2】本発明の態様に係る、逐次比較型レジスタ（ＳＡＲ）アナログ／デジタル変換器（ＡＤＣ）の例示的な実施態様を例証する図である。

【図3A】本発明の第一の態様に係る、デジタル／アナログ変換器トラッキング回路を例証する図である。

【図3B】本発明の第二の態様に係る、デジタル／アナログ変換器トラッキング回路を例証する図である。

【図4】本発明の別の態様に係る、例示的な特異な実施態様のデジタル／アナログ変換器トラッキング回路を例証する図である。

【図5】本発明の態様に係る、デジタル／アナログ変換器のセッティングを追跡するための例示的な方法を例証する図である。

【図6】本発明の別の態様に係る、デジタル／アナログ変換器トラッキング回路を例証する図である。

【図7】本発明のさらなる別の態様に係る、デジタル／アナログ変換器トラッキング回路を例証する図である。

【発明を実施するための形態】

【0007】

本開示に記述する態様では、自己タイミング型ＤＡＣを提供できる。自己タイミング型ＤＡＣは補助回路を含むことができる。この補助回路の抵抗値およびキャパシタンス特性は、ＤＡＣ内のキャパシタアレイのそれらと同様である。動作中、ＤＡＣが駆動すると補助回路も駆動することができ、この補助回路が使用する制御入力および電源電圧はＤＡＣと同じである。補助回路内部で生み出される電圧は、ＤＡＣ内部で生み出される電圧を模倣する。これらの電圧を利用して、ＤＡＣの動作がセッティングした時、およびアナログ／デジタル変換処理の他のプロセスが開始し得る時を決定できる。この手法では、回路がＤＡＣキャパシタアレイの動作を非侵略的に監視し、それが属するシステムの全体の動作を速めることができる。

【0008】

本開示に記述する他の態様では、デジタル／アナログ変換器（ＤＡＣ）、およびトラッキング回路を含み得る逐次比較型レジスタ（ＳＡＲ）アナログ／デジタル変換器（ＡＤＣ）を提供できる。トラッキング回路は、コンポーネント、例えば、ＤＡＣにも供給される入力信号に応答できるキャパシタおよびスイッチを用いて構成することができる。入力信号はビット値を表す電圧でもよい。トラッキング回路は、ＤＡＣが入力信号に基づいてビット値を決定するのに要するのと実質的に同じ時間で出力信号を生成することによって、ＤＡＣの性能を追跡することができる。

【0009】

さらに別の記述した態様では、デジタル／アナログ変換器（ＤＡＣ）の性能を追跡するための方法を提供できる。この方法は、トラッキング回路およびＤＡＣにおいてビット値を表す入力信号を受信することを含むことができる。トラッキング回路は、入力信号に応答してスイッチを作動させることができる。スイッチが作動すると、入力信号の終了に応答してスイッチが作動するまで、キャパシタンスに電圧を充電することができる。トラッキング回路は、ＤＡＣの動作の完了を表す信号を出力できる。

【0010】

図２に、本発明の態様に従い実施される逐次比較型レジスタアナログ／デジタル変換器（ＳＡＲ ＡＤＣ）を例証する。ＳＡＲ ＡＤＣ２００は、サンプルホールドアンプ（ＳＨＡ）２０２、コンパレータ２０４、論理および逐次比較型レジスタ（ＳＡＲ）２０６、およびデジタル／アナログ変換器（ＤＡＣ）モジュール２１０を含むことができる。ＤＡＣモジュール２１０は、ＤＡＣ２０８およびＤＡＣトラッキング回路２０９を含むことができる。別の態様では、ＳＨＡ２０２がＤＡＣモジュール２１０に組み込まれてもよい。

【0011】

ＳＨＡ２０２は、入力信号ＶＩＮを受信するための入力を有することができる。入力信号ＶＩＮは、ＳＡＲ ＡＤＣ２００によってデジタル信号に変換することができるアナログ入力信号でもよい。ＳＨＡ２０２は、一定時間後、ＶＩＮを増幅したアナログバージョンを、コンパレータ２０４の第一の入力に供給する。コンパレータ２０４は、ＤＡＣモジュール２１０内のＤＡＣ２０８からの基準信号を受信するための第二の入力を有することができる。コンパレータ２０４は、論理２０６への出力を有することができる。論理２０６は、組み合わせ制御論理および逐次比較型レジスタ（ＳＡＲ）を含むことができる。論理２０６は、コンパレータ２０４からの出力を受信するための入力を有することができる。論理２０６は出力も有することができ、この出力により、コンパレータから受信した信号、ＳＡＲの状態および／または他のパラメータの少なくとも一つ以上に応答して制御論理に基づいた信号を出力する。論理２０６からの出力は、ＳＡＲ ＡＤＣ２００から出力することができるＮビットデジタルコードでもよい。Ｎビットデジタルコードは、変換されたアナログ入力信号ＶＩＮを表すことができる。Ｎビットデジタルコードは、ＤＡＣモジュール２１０内のＤＡＣトラッキング回路２０９およびＤＡＣ回路２０８に供給することができる。ＤＡＣトラッキング回路２０９は、論理２０６が出力した信号を受信するための入力、およびコンパレータ２０４に接続された出力を有することができる。例として、ＤＡＣモジュール２１０は、基準電圧、例として、電圧ＶＲＥＦを受け入れ、制御信号、例えば、ＲＥＳＥＴを受信するための入力も有することができる。ＤＡＣモジュール２１０は、コンパレータ２０４に接続された出力を有することができる。これらを分離して示すが、ＤＡＣトラッキング回路２０９はＤＡＣ２０８を組み込むことができる。この場合では、ＤＡＣの「ｄｏｎｅ」出力信号を出力するための追加の出力を、ＤＡＣ２０８は有することができる。

【0012】

動作中、アナログからデジタルに変換するための入力信号は、ＳＨＡ２０２に適合し得る信号ＶＩＮでもよい。ＳＨＡ２０２は、入力信号ＶＩＮをサンプリングし、サンプルを増幅し、それをコンパレータ２０４に保持させることができる。ＳＨＡ２０２は、制御信号、例えば、クロック信号（図示せず）に基づいて、アナログ信号を、別の信号との比較のためにコンパレータ２０４に出力することができる。コンパレータ２０４は、ＳＨＡ２０２から出力されたアナログ信号、およびＤＡＣトラッキングモジュール２１０内のＤＡＣ２０８からの入力信号ＶＤＡＣを受信することができる。コンパレータ２０４は、ＳＨＡ２０２から受信したアナログ信号と、ＤＡＣモジュール２１０から受信したアナログ信号ＶＤＡＣとを比較できる。比較の結果を、比較出力信号として、コンパレータ２０４から論理２０６に出力できる。論理２０６は、コンパレータ２０４から受信した出力信号に基づいて、論理２０６から受信した比較出力信号に応じたデジタル値を決定できる。決定したデジタル値は、Ｎビットデジタル信号でもよく、ＳＡＲ ＡＤＣ２００からＤＯＵＴとして出力できる。決定したデジタル値は、ＤＡＣモジュール２１０、通例、ＤＡＣ２０８およびＤＡＣトラッキング回路２０９にも供給することができる。

【0013】

ＤＡＣ２０８は、公知のＤＡＣと同じ手法で動作することができる。ＤＡＣ２０８は、図１に示すような、スイッチドキャパシタ（または、電荷再分配型）ＤＡＣでもよい。例として、ＤＡＣ２０８は、論理２０６の出力信号ＤＯＵＴとの比較のために、入力基準信号ＶＲＥＦを受信することができる。ＤＡＣ２０８は、比較結果に基づいて、デジタル信号値のその決定値をアナログ信号ＶＤＡＣとして出力できる。

【0014】

ＤＡＣトラッキングモジュール２０９は、出力信号ＤＯＵＴも受信することができ、ＤＯＵＴのビットの変化に基づいて、ＤＡＣが適切な精度の電圧をセッティングした時を表す結果を生成することができる。例として、ＤＯＵＴの最上位ビットが０から１に変化した場合には、ＤＡＣトラッキングモジュール２０９は、ＤＡＣがセッティングした時を表す前の一定の遅延時間待機することができる。しかしながら、ＤＯＵＴのより重要でないビットが０から１に変化した場合には、ＤＡＣトラッキングモジュール２０９は、ＤＡＣがセッティングした時を表す前の一定の異なる遅延時間待機することができる。これらの遅延時間の差異は、ことによるとＤＡＣキャパシタのサイズまたは他の要素の差異に起因するＤＡＣのセッティング作用の差異に相当し得る。適切な精度は、ＤＡＣトラッキングモジュール２０９を形成する回路部品によって決定することができる。ＤＡＣトラッキングモジュール２０９は、信号ＤＯＵＴに関する動作を完了するとすぐに、動作の完了を表す信号を出力できる。ＤＡＣトラッキングモジュール２０９は、ＤＡＣ２０９を形成するのと同じ回路部品から作ることができる。それゆえに、ＤＡＣトラッキングモジュール２０９は、ＤＡＣ２０８と同じ環境および回路入力（たとえば、ＶＤＤおよび製造プロセスにおける変化）に応答することができる。例として、ある回路条件に応答するＤＡＣ２０８の電気回路は、より低速または高速で動作することができる。ＤＡＣ２０８がより高速で動作する場合には（たとえば、ＶＤＤが標準よりも高く、温度が標準よりも低いときなどでは）、ＤＡＣ２０８はその出力値に達することができ、コンパレータがＤＡＣ２０８出力を受け入れるのを待機するアイドル状態となる。アイドル状態になることによって、ＤＡＣ２０８は、電力を浪費し、その能率を最大限にできない。ＤＡＣトラッキングモジュール２０９は、ＤＯＵＴ信号の処理もでき、その動作またはＤＡＣ２０８を模倣して、ＤＡＣ２０８と実質的に同じ時間に出力値に達することもできる。ＤＡＣモジュール２１０は、ＤＡＣ２０８が出力信号ＤＯＵＴの処理を終了したことを表す信号（ＤＯＮＥ）をコンパレータ２０４に出力することによって、コンパレータ２０４をトリガして、ＤＡＣ２０８出力と入力信号との比較を始めさせることができる。

【0015】

あるいは、ＡＤＣ２００は、コンパレータ２０４をトリガできるクロックを利用して、ＤＡＣ２０８出力と入力信号との比較を開始させることができる。コンパレータ２０４は、ＤＡＣトラッキングモジュール２０９からのＤＯＮＥ信号を受信すると、タイムアウトするためにクロック信号の間待機するのではなく、ＤＡＣ２０８出力とＳＨＡ２０２出力との比較を開始することができる。コンパレータ２０４はラッチを含むことができ、このラッチは、コンパレータ２０４がその比較を開始することができる時点である、ＤＡＣトラッキングモジュール２０９が２値ＤＯＮＥ信号を出力するまでリセットに保持され得る。ＤＯＮＥ信号は、ＤＯＮＥ信号か否かを確認するために閾値とも比較され得る。ＤＯＮＥの確認は、例として、ＤＡＣトラッキングモジュール２０９の出力時に論理バッファによって行うことができる。閾値は、強度が等しいＮＭＯＳおよびＰＭＯＳ素子を含む論理バッファに基づいてキャパシタがＶＤＤ／２を充電する時でもよい。

【0016】

図３Ａに、本発明の第一の態様に係るＤＡＣトラッキングモジュールの例示的な態様を示す。図３Ａの例示的なＤＡＣトラッキングモジュール３００Ａは、複数のスイッチ３０１〜３０１．５、出力３０７、リセットスイッチ３０３、容量性素子３０２、および任意的な容量性素子３０５を含むことができる。複数のスイッチのうちのスイッチ３０１〜３０１．５の数は、追跡されるＤＡＣ（例として、図２のＤＡＣ２０８）が変換するように設計されたビット数に応じて決めることができる。一部の態様では、スイッチ３０１〜３０１．５の数は、変換されるビット数に対応する。各スイッチ３０１〜３０１．５は、容量性素子３０２に接続することができる。各スイッチ３０１〜３０１．５のサイズは異なっていてもよく、これにより、容量性素子３０２を、選択したスイッチに応じた、異なる速さおよび異なる電圧で充電することができる。スイッチ３０１〜３０１．５は、異なる性能特性を与えるように互いのサイズが異なるトランジスタでもよい。例として、スイッチ３０１〜３０１．５のサイズは、入力デジタルコードＢ［ｎ］内の各ビット位置に対応するサイズでもよい。制御信号、例えば、デジタルコードＢ［ｎ］を、各スイッチ３０１〜３０１．５のゲート端子（すなわち、制御入力）に加えることによって、スイッチを作動させることができる。

【0017】

例示では、（追跡される）ＤＡＣは、６ビットデジタルコードをアナログ信号に変換すると予期することができる。この場合では、サイズの異なる６個のスイッチを用いることができる。ＤＡＣトラッキングモジュール内の複数のスイッチ３０１〜３０１．５の各々は、電源電圧、例えば、ＶＤＤ、および共通ノードに接続することができる。各スイッチ３０１〜３０１．５は異なるコードを有し、このコードには、変換される各デジタルコードの各ビットを表すものが加えられる。ＤＡＣの動作とＤＡＣトラッキングモジュール３００Ａの動作とは、マルチビットデジタルコードの追加によって同期化することができる。例として、ビットトライアル中、デジタルコードの最上位ビット（ＭＳＢ）を表すｎビットのデジタルコードＢ［ｎ］によって、スイッチ３０１を作動させることができる。ＤＡＣにおいて、ＭＳＢは、通例、変換に最も長い時間を要する。このため、スイッチ３０１のサイズは、容量性素子３０２の充電に概算の時間を割り当てることができるサイズとなる。容量性素子３０２は、追加されたデジタルコードの持続期間の間に適切な電圧に充電することができる。この場合、この適切な電圧は、ＤＡＣが同じデジタルコードを変換するのに要するはずである時間の長さを表すものでもよい。適切な電圧は、出力３０７において「Ｄｏｎｅ」信号としてＤＡＣトラッキングモジュール３００Ａから出力される。コンパレータ（図示しないが、例えば、図２のコンパレータ２０４）を、その後、リセットすることができる。ＤＡＣトラッキングモジュール３００Ａをリセットするために、ＲＥＳＥＴスイッチ３０３を作動させることによって、容量性素子３０２を放電できる（この機器構成では、アースまたはＶＳＳに放電する）。容量性素子３０２のリセット後、別のビットトライアルを開始することができ、別のビット値、例えば、Ｂ［ｎ−１］を表すデジタルコードを、次のスイッチ、例えば、スイッチ３０１．１に加えることができる。スイッチ３０１．１のサイズは、ビット値の変換に必要な時間がＭＳＢよりも短くなるようにスイッチ３０１と異なっていてもよい。スイッチ３０１．１は、そのようなものとして、より低い抵抗値を有することができ、スイッチ３０１よりも多くの電流を流すことが可能になる。この場合では、容量性素子３０２を、より迅速にその最終値に充電することができる。これは、「Ｄｏｎｅ」信号として出力３０７から出力される。同様に、残りのスイッチ３０１．２〜３０１．５のサイズも、前述のスイッチ、たとえば、スイッチ３０１および３０１．１よりも迅速に容量性素子３０２を充電することができる大きさでもよい。

【0018】

代替態様では、複数の容量性素子３０５を、容量性素子３０２と並列にグループ化できる。スイッチ３０１〜３０１．５ごとに異なるサイズのスイッチを用いる代わりに、または異なるスイッチサイズのスイッチ３０１〜３０１．５を補完するために、複数の容量性素子３０５を用いてもよい。例として、異なるサイズのスイッチ３０１〜３０１．５と組み合わせて、（スイッチサイズの相違を考慮して）ＤＡＣの性能を再現するのに適切なキャパシタンス量を可能にするように、個々の容量性素子３０５を、スイッチ３０６を通して回路に選択的に組み込んでもよい。別の代替態様では、スイッチ３０１〜３０１．５を単一スイッチと取り換えてもよい。また、個々の容量性素子３０５を、容量性素子３０２と並列（または、直列もしくは両方）に設置してもよいし、個別に使用してもよいし、いくつかの他の組み合わせで設置してもよい。これにより、適切なキャパシタンスを供給して個々のビットトライアルごとにＤＡＣの動作を再現できる。

【0019】

例として、コントローラ、またはＡＤＣの外部または内部にある他の装置から受信した制御信号（図示せず）に応答して、複数のスイッチ３０６のうちの個々のスイッチを選択的に動かすことによって、容量性素子３０５のうちの選択した容量性素子の組み合わせを連結することができる。制御信号は、ＤＡＣによって変換されるデジタルビットを表すデジタルコードに基づくものでもよい。例として、デジタルコードが最上位ビット（ＭＳＢ）である場合には、より多くのキャパシタをＤＡＣトラッキングモジュール３００Ａに挿入することができる。スイッチ３０１〜３０１．５、ＲＥＳＥＴスイッチ３０３、およびスイッチ３０６は、トランジスタ、または同様の素子を用いて実施することができる。リセットスイッチ３０３を利用して、容量性素子３０２をアース（または、ＶＳＳ）に放電することができる。リセットスイッチ３０３は、コントローラ、またはＤＡＣトラッキングモジュール３００Ａに実装することができるＡＤＣの外部または内部にある他の装置からのリセット信号ＲＥＳＥＴを受信することができる。

【0020】

代替態様において、図３Ｂの例示的なＤＡＣトラッキングモジュール３００Ｂは、スイッチ３１０、出力３３０、リセットスイッチ３１５、容量性素子３２０、任意的な容量性素子３２５、および任意的なスイッチ３２７を含むことができる。スイッチ３１０の第一の端子は、電源電圧ＶＤＤに接続することができる。スイッチ３１０の第二の端子は、出力３３０および容量性素子３２０の端子に接続することができる。容量性素子３２０の他方の端子は、アース（または、ＶＳＳ）に接続することができる。任意的な容量性素子３２５は、スイッチ３２７を介して、容量性素子３２０とスイッチ３１０の第二の端子との間の共通ノードにおいて、容量性素子３２０と並列して接続することができる。当然ながら、任意的な容量性素子３２５のさまざまな配置を想定することができる。例として、容量性素子３２５は、容量性素子３２０と組み合わせて直列または並列に、または容量性素子３２０に対する適当な位置に選択的に配置することができる。これにより、ＤＡＣ、例えば、図２のＤＡＣ２０８の動作を追跡するための好適なキャパシタンスを提供することができる。

【0021】

スイッチ３１０は、デジタルコードＢ［ｎ］、例えば、図２のＮビットデジタル信号ＤＯＵＴの印加によって作動させることができる。デジタルコードＢ［ｎ］によって、ある長さの時間スイッチ３１０を作動させることによって、デジタル信号に対応する値を表す電圧を容量性素子３２０に充電することができる。デジタルコードＢ［ｎ］の値に対応するある電圧を容量性素子３２０に充電するのに要する時間の長さは、ＤＡＣ、例えば、ＤＡＣ２０８がデジタル信号を変換し、出力値をセッティングするのに要する時間の長さとも実質的に等しいはずである。例として、ＭＳＢビットは、最下位ビット（ＬＳＢ）よりも変換により長い時間を要することがある。出力３０７における電圧「Ｄｏｎｅ」も、デジタルコードＢ［ｎ］がもはや追加されていないときの、充電された容量性要素にかかる電圧と同様に上昇する。電圧「Ｄｏｎｅ」はまた、ＤＡＣがセッティングもした可能性が高いことを表す最終電圧をセッティングする。電圧「Ｄｏｎｅ」を利用して、接続されているＤＡＣの出力が安定的であることをコンパレータ、例えば、コンパレータ２０４に示すことができる。

【0022】

スイッチ３１０を作動させるためのデジタルコードＢ［ｎ］は、変換される個々のビット値、たとえば、ＭＳＢを表すデジタルコードでもよい。デジタルコードＢ［ｎ］の各ビットは、ＤＡＣトラッキング回路３００Ｂと同様の回路にも追加することができる。あるいは、デジタルコードＢ［ｎ］は、入力ビットの論理結合でもよく、データを変換に利用可能であるときはいつでも追加することができる。

【0023】

リセットスイッチ３１５を利用して、容量性素子３２０をアース（または、ＶＳＳ）に放電することができる。リセットスイッチ３１５は、コントローラ、またはＤＡＣトラッキングモジュール３００Ｂに実装することができるＡＤＣの外部または内部にある他の装置からのリセット信号ＲＥＳＥＴを受信することができる。

【0024】

任意的な容量性素子３２５に関しては、個々の容量性素子を、スイッチ３２７によって回路内またはその外に選択的に切り替えることができる。個別、選択グループごと、または全体としてのスイッチ３２７の選択的作動は、例として、コントローラ、またはＤＡＣトラッキングモジュール３００に実装することができるＡＤＣの外部または内部にある他の装置から受信した制御信号（図示せず）に基づいて行うことができる。制御信号は、ＤＡＣによって決定されるデジタル信号Ｂ［ｎ］に基づくものでもよい。例として、デジタル信号が最上位ビットである場合には、より多くのキャパシタをＤＡＣトラッキングモジュール３００に挿入することができる。スイッチ３２７、ＲＥＳＥＴスイッチ３１５、およびスイッチ３１０は、トランジスタ、または同様の素子を用いて実施することができる。

【0025】

図３Ａおよび図３Ｂに例証するＤＡＣトラッキングモジュール３００Ａまたは３００Ｂは、それぞれ、ＤＡＣ、例えば、図２のＤＡＣ２０８と同じチップ上に実装することができる。このため、ＤＡＣトラッキングモジュール３００Ａまたは３００Ｂは、同じ電源電圧を用い、同じ動作温度で反応し、同じプロセスで組み立てることができる。変化のある態様では、例証するＤＡＣトラッキングモジュール３００Ａまたは３００Ｂは、ＶＤＤではなくＶＳＳを電圧源として構成することができる。この場合では、例として、容量性素子３０２または３２０をＶＤＤに短絡してもよい。

【0026】

図４に、本発明の別の態様に係る、例示的な特異な実施態様のデジタル／アナログ変換器トラッキング回路を例証する。図４のＤＡＣトラッキングモジュール４００は、ラッチ４１０、ならびに容量性要素４３１および４３３を含むことができる。ラッチ４１０は、一組のクロスカップルＰＭＯＳトランジスタ４１１および４２１、ならびに一組のＮＭＯＳトランジスタ４１３および４２３を含むことができる。

【0027】

例証する態様では、ラッチは、ＶＤＤに接続されているＰＭＯＳトランジスタ４１１および４２１各々のソース端子、ならびにＮＭＯＳトランジスタ４１３および４２３のドレインに接続されている各ドレイン端子に実装することができる。トランジスタ４１１のゲート端子は、ＰＭＯＳトランジスタ４２１およびＮＭＯＳトランジスタ４２３の共通接続ドレインに接続することができる。同様に、トランジスタ４２１のゲート端子は、ＰＭＯＳトランジスタ４１１およびＮＭＯＳトランジスタ４１３の共通接続ドレインに接続することができる。ＮＭＯＳトランジスタ４１３および４２３の各ソース端子は、アース（または、ＶＳＳ）に接続することができる。ＮＭＯＳトランジスタ４１３および４２３のゲートは、容量性回路４３１および４３３、例えば、図３に関して記述したものに接続することができる。ＤＡＣトラッキングモジュール４００の出力４１５は、トランジスタ４１１および４１３の共通接続ドレイン端子のノードに接続することができる。出力４１５は「ｄｏｎｅ」信号を出力することができる。

【0028】

容量性回路４３１は、制御信号のための入力、リセットスイッチ４４２、容量性素子４３２、スイッチ４５２、およびＮＭＯＳトランジスタ４１３のゲート端子との接続部を含むことができる。容量性回路４３１は、スイッチ４５２としてＮＭＯＳトランジスタを用いて実施できる。そのような実施態様では、容量性素子４３２は、ＶＤＤとトランジスタ４５２のドレイン端子とを接続することができる。トランジスタ４５２のゲート端子は、デジタル入力コードＢ［ｎ］を受信する入力として用いることができる。同様に、容量性回路４３３は、制御信号のための入力、リセットスイッチ４４４、容量性素子４５４、スイッチ４３４、およびＮＭＯＳトランジスタ４２３のゲート端子との接続部を含むことができる。容量性回路４３３は、スイッチ４３４としてＰＭＯＳトランジスタを用いて実施できる。そのような実施態様では、容量性素子４３４は、トランジスタ４３４のドレイン端子とアース（または、ＶＳＳ）とを接続することができる。トランジスタ４３４のゲート端子は、デジタル入力コード

【数1】

を受信する入力として用いることができる。リセットスイッチ４４４を用いて、容量性素子４３４をアース（または、ＶＳＳ）に放電することができる。容量性素子４３２および４５４がキャパシタ、キャパシタとして構成されたトランジスタ、または容量特性を持つ他の装置でもよいことに留意されたい。

【0029】

例として、デジタルコードＢ［ｎ］は、ＤＡＣトラッキングモジュール４００を実装することができるＳＡＲ ＡＤＣからの出力でもよい。変換されるデジタルコードの各ビットは、別個の容量性回路４３１および４３３を有することができる。このため、例として、デジタルコードのＭＳＢは別個の容量性回路を有することができ、このため、ＬＳＢ以外の全てのビットを有することができる。代替態様では、一組の容量性回路、例えば、４３１および４３３は、単一制御信号Ｂ［ｎ］を有することができる。単一制御信号Ｂ［ｎ］は、変換されるデジタルコード内の他のビットの全ての論理結合でもよい。Ｂ［ｎ］が追加される時と、出力信号「Ｄｏｎｅ」が出力される時との間の時間は、変換される各ビットをＤＡＣがセッティングするのに要する時間に相当する。

【0030】

動作中、容量性素子４３２および４３４を、リセットスイッチ４４２および４４４の動作によって各電圧ＶＤＤおよびアース（または、ＶＳＳ）の初期にリセットすることができる。そして、ＮＭＯＳトランジスタ４５２をオフすることによって容量性素子４３２が放電しないようにし、ＰＭＯＳトランジスタ４３４をオフすることによって容量性素子４３４が充電しないようにする。この場合では、出力４１５における「Ｄｏｎｅ」信号は、トランジスタ４１３がオンではローから始まり、トランジスタ４２３はオフになる。出力ノード、およびPＭＯＳトランジスタ４２１のゲート端子における電圧が低い状態では、ＶＤＤと実質的に等しい電圧がＰＭＯＳトランジスタ４１１のゲートに印加されるため、ＰＭＯＳトランジスタ４２１が導電し、これにより、トランジスタ４１１が非導電となる。

【0031】

信号Ｂ［ｎ］をＮＭＯＳトランジスタ４５２およびＰＭＯＳトランジスタ４３４に加えると、トランジスタ４５２およびＰＭＯＳトランジスタ４３４は導電を開始することができる。容量性素子４３２は、ＶＤＤと実質的に等しい電圧において、トランジスタ４５２を通じてアース電圧に向けて放電を開始することができる。そして、容量性素子４３４は、トランジスタ４３４を通じてＶＤＤに向けて充電を開始することができる。最終的に、トランジスタ４１３にかかるゲート電圧は閾値未満となることがあり、この場合ではトランジスタ４１３のスイッチをオフすることができる。トランジスタ４１３および４２３が同じ種類のトランジスタであるため、各々の閾値電圧は実質的に同一である。このため、トランジスタ４２３にかかるゲート電圧は、トランジスタ４１３にかかる電圧とほぼ同時に、その閾値電圧まで上昇し得、トランジスタ４２３をスイッチオンできる。これにより、トランジスタ４１１および４２１の各クロスカップルのゲート端子にかかる電圧によってそれらのスイッチを入れることができる。この場合では、出力電圧「Ｄｏｎｅ」は高くなり、トランジスタ４１１のゲート端子にかかる電圧は低くなる。この機器構成の恩恵は、トランジスタの閾値に関わる問題に影響が少なく、ＤＡＣのセッティング時間におけるトラッキング精度を改善できる特異な解決法を提供できることである。

【0032】

代替態様では、容量性回路４３１および４３３を、対応する異なる入力信号Ｂ［ｎ］を持つ異なるビット位置ごとに再現することができる。図３Ａおよび図３Ｂに関して前に説明したように、容量性回路４３１および４３３におけるスイッチ、例えば、トランジスタ４５２および４３４のサイズは、各ビット位置およびビットコードに対応するデジタルコードごとに異ならせることができる。あるいは、容量性素子４３２および４５４を、複数の容量性素子から選択された容量性素子と取り換え、またはそれらによって補完することができる。容量性素子は、ＤＡＣのセッティング時間を追跡するための好適なキャパシタンスを提供するように、並列または直列に構成することができる。

【0033】

図５に、本発明の態様に係る、ＤＡＣのセッティングを追跡するための例示的な方法を例証する。ＤＡＣのセッティングを追跡する例示的な方法５００では、第一のステップ５１０において、ＤＡＣおよびトラッキング回路が、第一のビットトライアルの間にビット値を表す入力信号を受信することができる。５２０において、入力信号に応答して、トラッキング回路内のスイッチを作動させて電圧を容量性素子に印加することができる。入力信号を用いて、ＤＡＣの動作とトラッキング回路の動作とを同期化することができる。５３０において、トラッキング回路の容量性素子に、ビット値に対応する速さで、入力信号の電圧と実質的に等しい電圧を充電することができる。５４０において、トラッキング回路が、ＤＡＣが第一のビットトライアルを完了したことを表す電圧を出力できる。

【0034】

図６に、電流ＤＡＣ６１０およびＤＡＣトラッキングモジュール６２０を含むＤＡＣトラッキングシステム６００の態様を例証する。電流ＤＡＣ６１０は、入力に印加される基準電圧ＶＲＥＦ、および特異な出力電圧ＶＯＵＴに変換されるデジタルコードＢ［ｎ］に関する入力を有する。電流ＤＡＣトラッキングモジュール６２０は、電流ＤＡＣ６１０と実質的に同じコンポーネントを含むことができる。電流ＤＡＣ６１０はまた、追加されたデジタルコードが変換されたときにあるセッティング特性（たとえば、電流変動）も示すことができる。ＤＡＣトラッキングモジュール６２０の動作パラメータがＤＡＣ６１０のそれと実質的に同じであるため、ＤＡＣトラッキングモジュール６２０のセッティング特性もＤＡＣ６１０のそれと同様である。換言すると、ＤＡＣトラッキングモジュール６２０の動作性能は、ＤＡＣ６１０の動作性能を実質的にモデルしている。ＤＡＣトラッキングモジュール６２０は、ＤＡＣ６１０と実質的に同じに構成されており、バイナリサイズのレジスタ（２Ｒ，４Ｒ，８Ｒ，１６Ｒ）を含むことができる。これらのバイナリサイズのレジスタは、デジタルコードＢ［ｎ］に応答するスイッチ（Ａ，Ｂ，Ｃ，Ｄ）によって切り替えることができる。各ビット（Ｉｍ，Ｉｍ／２，Ｉｍ／４およびＩｍ／８）に関連する電流がセッティングすると直ぐに出力電圧を生成し、これをＤＡＣ完了信号ＤＯＮＥとして出力することができる。ＤＡＣトラッキングモジュール６２０の性能は、ＤＡＣ６１０のそれと実質的に同じである。なぜならば、ＤＡＣトラッキングモジュール６２０の構成部品は、ＤＡＣ６１０の構成部品と実質的に同じであるからである。電流ＤＡＣに加えて、ＤＡＣトラッキング方法論も、図７に関して記述するようなレジスタラダーＤＡＣに応用することができる。

【0035】

図７に、本発明のさらなる別の態様に係る、レジスタラダーＤＡＣトラッキングシステム７００を例証する。レジスタラダーＤＡＣトラッキングシステム７００は、レジスタラダーＤＡＣ７１０およびＤＡＣトラッキングモジュール７２０を含むことができる。ＤＡＣトラッキングモジュール７２０は、高電源電圧ＨＳ（たとえば、ＶＤＤ）に対する入力、および低電源電圧ＬＳ（たとえば、アース）に対する入力に加えて、変換されるデジタルコードの各ビットごとの入力も含むことができる。例示では、デジタルコードは８ビットコードである。当然ながら、デジタルコードは、１ビットコードでもよいし、１４ビットコードでもよい。ＤＡＣトラッキングモジュール７２０は、出力信号ＤＯＮＥがＤＡＣ７１０の動作の完了を表すこと以外は、公知のレジスタラダーＤＡＣと同じように動作する。ＤＡＣトラッキングモジュール７２０は、レジスタラダーＤＡＣ７１０と実質的に同じコンポーネントを含むことができる。レジスタラダーＤＡＣ７１０はまた、追加されたデジタルコードが変換されたときに、あるセッティング特性（たとえば、電圧または電流変動）も示すことができる。ＤＡＣトラッキングモジュール７２０の動作パラメータがＤＡＣ７１０のそれと実質的に同じであるため、ＤＡＣトラッキングモジュール７２０のセッティング特性もＤＡＣ７１０のそれと同様である。換言すると、ＤＡＣトラッキングモジュール７２０の動作性能は、ＤＡＣ７１０の動作性能を実質的にモデルしている。

【0036】

例示では、各ビットコードを、ＤＡＣ７１０およびＤＡＣトラッキングモジュール７２０に追加する。ＤＡＣ７１０およびＤＡＣトラッキングモジュール７２０の両方は、各ビットによって動作する。ＤＡＣ７１０は、デジタルコードのアナログ値を表すアナログ電圧を出力し、ＤＡＣトラッキングモジュール７２０は、ＤＡＣ７１０が動作を完了したことを表す信号を出力する。ＤＡＣトラッキングモジュール７２０の性能は、ＤＡＣ７１０のそれと実質的に同じである。なぜならば、ＤＡＣトラッキングモジュール７２０の構成部品は、ＤＡＣ７１０の構成部品と実質的に同じであるからである。

【0037】

例示では、多くの種類のユニット要素、例えば、キャパシタ、レジスタ、または電流源からＤＡＣを組み立てることができることを示した。ＤＡＣユニット要素の各々の種類（または、それらの組み合わせ）に応じて、ＤＡＣトラッキングモジュールは、同様の要素から組み立てることができ、ＤＡＣの要素を実質的に追跡するセッティング特性を有する。

【0038】

本発明のいくつかの態様を、本明細書に具体的に例証および記述する。しかしながら、本発明の変更および変化が、前述の教示によってカバーされ、本発明の精神および意図される範囲から逸脱することなく、請求項の範囲内にあることが理解される。例として、ＮＭＯＳ装置をＰＭＯＳ装置と置き換えることができ、逆も同じである。印加電圧も、適宜に変化させることができる。

【符号の説明】

【0039】

２０２……サンプルホールドアンプ
２０４……コンパレータ
２０６……論理および逐次比較型レジスタ
２０８……ＤＡＣ
２０９……ＤＡＣトラック

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】