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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5777991
(24)【登録日】2015年7月17日
(45)【発行日】2015年9月16日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
G11C 11/413 20060101AFI20150827BHJP
【ＦＩ】
G11C11/34 335A
【請求項の数】10
【全頁数】38
(21)【出願番号】特願2011-207674(P2011-207674)
(22)【出願日】2011年9月22日
(65)【公開番号】特開2013-69372(P2013-69372A)
(43)【公開日】2013年4月18日
【審査請求日】2014年4月28日
(73)【特許権者】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100080001
【弁理士】
【氏名又は名称】筒井 大和
(74)【代理人】
【識別番号】100113642
【弁理士】
【氏名又は名称】菅田 篤志
(74)【代理人】
【識別番号】100117008
【弁理士】
【氏名又は名称】筒井 章子
(74)【代理人】
【識別番号】100147430
【弁理士】
【氏名又は名称】坂次 哲也
(72)【発明者】
【氏名】藪内 誠
【審査官】
堀田 和義
(56)【参考文献】
【文献】
特開２００７−２３４１２６（ＪＰ，Ａ）
【文献】
特開２００７−４９６０（ＪＰ，Ａ）
【文献】
特開２０１０−６１７０１（ＪＰ，Ａ）
【文献】
特開平７−１９２４６９（ＪＰ，Ａ）
【文献】
特開２００２−２９８５８５（ＪＰ，Ａ）
【文献】
特開２０１２−１８５８８２（ＪＰ，Ａ）
【文献】
特開２０１４−１７０２９（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｃ １１／４１３
(57)【特許請求の範囲】
【請求項1】
第１方向に向けて並んで延伸する複数の第１ワード線と、前記第１方向と交差する第２方向に向けて並んで延伸する複数の第１ビット線と、前記複数の第１ワード線と前記複数の第１ビット線の交点に配置される複数の第１ＳＲＡＭメモリセルとを含む第１メモリモジュールと、
第３方向に向けて並んで延伸する複数の第２ワード線と、前記第３方向と交差する第４方向に向けて並んで延伸する複数の第２ビット線と、前記複数の第２ワード線と前記複数の第２ビット線の交点に配置される複数の第２ＳＲＡＭメモリセルとを含む第２メモリモジュールとを備え、
前記第１メモリモジュールは、さらに、
前記第２方向に向けて並んで延伸し、前記複数の第１ＳＲＡＭメモリセルに電源を供給する複数の第１メモリセル電源線と、
書き込み動作の際に、書き込み対象の前記第１ＳＲＡＭメモリセルに対応する前記第１メモリセル電源線の電荷を第１期間放電する第１書き込み補助回路とを有し、
前記第２メモリモジュールは、さらに、
前記第４方向に向けて並んで延伸し、前記複数の第２ＳＲＡＭメモリセルに電源を供給する複数の第２メモリセル電源線と、
書き込み動作の際に、書き込み対象の前記第２ＳＲＡＭメモリセルに対応する前記第２メモリセル電源線の電荷を第２期間放電する第２書き込み補助回路とを有し、
前記複数の第１ワード線の本数は、前記複数の第２ワード線の本数よりも多く、
前記第１期間は前記第２期間よりも長い半導体装置。
第３方向に向けて並んで延伸する複数の第２ワード線と、前記第３方向と交差する第４方向に向けて並んで延伸する複数の第２ビット線と、前記複数の第２ワード線と前記複数の第２ビット線の交点に配置される複数の第２ＳＲＡＭメモリセルとを含む第２メモリモジュールとを備え、
前記第１メモリモジュールは、さらに、
前記第２方向に向けて並んで延伸し、前記複数の第１ＳＲＡＭメモリセルに電源を供給する複数の第１メモリセル電源線と、
書き込み動作の際に、書き込み対象の前記第１ＳＲＡＭメモリセルに対応する前記第１メモリセル電源線の電荷を第１期間放電する第１書き込み補助回路とを有し、
前記第２メモリモジュールは、さらに、
前記第４方向に向けて並んで延伸し、前記複数の第２ＳＲＡＭメモリセルに電源を供給する複数の第２メモリセル電源線と、
書き込み動作の際に、書き込み対象の前記第２ＳＲＡＭメモリセルに対応する前記第２メモリセル電源線の電荷を第２期間放電する第２書き込み補助回路とを有し、
前記複数の第１ワード線の本数は、前記複数の第２ワード線の本数よりも多く、
前記第１期間は前記第２期間よりも長い半導体装置。
【請求項2】
請求項１記載の半導体装置において、
前記第１書き込み補助回路は、
前記書き込み動作の際に、前記書き込み対象の前記第１メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを第１電圧レベルから前記第１電圧レベルよりも低い第２電圧レベルに遷移させる第１電圧生成回路と、
前記第１電圧生成回路が前記第１電圧レベルから前記第２電圧レベルへの遷移動作を行う際に並行して動作し、前記第１メモリセル電源線の電荷を前記第１期間放電することで前記第１電圧レベルから前記第２電圧レベルへの遷移速度を制御する第１放電回路とを有し、
前記第２書き込み補助回路は、
前記書き込み動作の際に、前記書き込み対象の前記第２メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを前記第１電圧レベルから前記第２電圧レベルに遷移させる第２電圧生成回路と、
前記第２電圧生成回路が前記第１電圧レベルから前記第２電圧レベルへの遷移動作を行う際に並行して動作し、前記第２メモリセル電源線の電荷を前記第２期間放電することで前記第１電圧レベルから前記第２電圧レベルへの遷移速度を制御する第２放電回路とを有する半導体装置。
前記第１書き込み補助回路は、
前記書き込み動作の際に、前記書き込み対象の前記第１メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを第１電圧レベルから前記第１電圧レベルよりも低い第２電圧レベルに遷移させる第１電圧生成回路と、
前記第１電圧生成回路が前記第１電圧レベルから前記第２電圧レベルへの遷移動作を行う際に並行して動作し、前記第１メモリセル電源線の電荷を前記第１期間放電することで前記第１電圧レベルから前記第２電圧レベルへの遷移速度を制御する第１放電回路とを有し、
前記第２書き込み補助回路は、
前記書き込み動作の際に、前記書き込み対象の前記第２メモリセル電源線に対して電圧を出力すると共に、当該電圧の電圧レベルを前記第１電圧レベルから前記第２電圧レベルに遷移させる第２電圧生成回路と、
前記第２電圧生成回路が前記第１電圧レベルから前記第２電圧レベルへの遷移動作を行う際に並行して動作し、前記第２メモリセル電源線の電荷を前記第２期間放電することで前記第１電圧レベルから前記第２電圧レベルへの遷移速度を制御する第２放電回路とを有する半導体装置。
【請求項3】
請求項２記載の半導体装置において、
前記第１電圧生成回路は、
前記第１電圧レベルと前記第１メモリセル電源線の間にソース・ドレイン経路が並列に結合される第１導電型の第１および第２ＭＩＳトランジスタと、
前記第１メモリセル電源線と前記第２電圧レベルよりも低い第３電圧レベルの間で、前記第１メモリセル電源線側から順にソース・ドレイン経路が直列に結合される前記第１導電型の第３ＭＩＳトランジスタ、第２導電型の第４ＭＩＳトランジスタ、前記第２導電型の第５ＭＩＳトランジスタとを備え、
前記第１および第５ＭＩＳトランジスタのゲートは共通に結合され、
前記第３ＭＩＳトランジスタのゲートには、所定の固定電圧が入力され、
前記第２ＭＩＳトランジスタのゲートは前記第３ＭＩＳトランジスタと前記第４ＭＩＳトランジスタの共通結合ノードに結合され、
前記第４ＭＩＳトランジスタのゲートは前記第１メモリセル電源線に結合され、
前記第２電圧生成回路は、
前記第１電圧レベルと前記第２メモリセル電源線の間にソース・ドレイン経路が並列に結合される前記第１導電型の第６および第７ＭＩＳトランジスタと、
前記第２メモリセル電源線と前記第３電圧レベルの間で、前記第２メモリセル電源線側から順にソース・ドレイン経路が直列に結合される前記第１導電型の第８ＭＩＳトランジスタ、前記第２導電型の第９ＭＩＳトランジスタ、前記第２導電型の第１０ＭＩＳトランジスタとを備え、
前記第６および第１０ＭＩＳトランジスタのゲートは共通に結合され、
前記第８ＭＩＳトランジスタのゲートには、所定の固定電圧が入力され、
前記第７ＭＩＳトランジスタのゲートは前記第８ＭＩＳトランジスタと前記第９ＭＩＳトランジスタの共通結合ノードに結合され、
前記第９ＭＩＳトランジスタのゲートは前記第２メモリセル電源線に結合される半導体装置。
前記第１電圧生成回路は、
前記第１電圧レベルと前記第１メモリセル電源線の間にソース・ドレイン経路が並列に結合される第１導電型の第１および第２ＭＩＳトランジスタと、
前記第１メモリセル電源線と前記第２電圧レベルよりも低い第３電圧レベルの間で、前記第１メモリセル電源線側から順にソース・ドレイン経路が直列に結合される前記第１導電型の第３ＭＩＳトランジスタ、第２導電型の第４ＭＩＳトランジスタ、前記第２導電型の第５ＭＩＳトランジスタとを備え、
前記第１および第５ＭＩＳトランジスタのゲートは共通に結合され、
前記第３ＭＩＳトランジスタのゲートには、所定の固定電圧が入力され、
前記第２ＭＩＳトランジスタのゲートは前記第３ＭＩＳトランジスタと前記第４ＭＩＳトランジスタの共通結合ノードに結合され、
前記第４ＭＩＳトランジスタのゲートは前記第１メモリセル電源線に結合され、
前記第２電圧生成回路は、
前記第１電圧レベルと前記第２メモリセル電源線の間にソース・ドレイン経路が並列に結合される前記第１導電型の第６および第７ＭＩＳトランジスタと、
前記第２メモリセル電源線と前記第３電圧レベルの間で、前記第２メモリセル電源線側から順にソース・ドレイン経路が直列に結合される前記第１導電型の第８ＭＩＳトランジスタ、前記第２導電型の第９ＭＩＳトランジスタ、前記第２導電型の第１０ＭＩＳトランジスタとを備え、
前記第６および第１０ＭＩＳトランジスタのゲートは共通に結合され、
前記第８ＭＩＳトランジスタのゲートには、所定の固定電圧が入力され、
前記第７ＭＩＳトランジスタのゲートは前記第８ＭＩＳトランジスタと前記第９ＭＩＳトランジスタの共通結合ノードに結合され、
前記第９ＭＩＳトランジスタのゲートは前記第２メモリセル電源線に結合される半導体装置。
【請求項4】
請求項３記載の半導体装置において、
前記第１放電回路は、前記第１メモリセル電源線と、前記第３ＭＩＳトランジスタと前記第４ＭＩＳトランジスタの共通結合ノードとの間にソース・ドレイン経路が結合され、前記第１期間でオンに制御される前記第２導電型の第１１ＭＩＳトランジスタを備え、
前記第２放電回路は、前記第２メモリセル電源線と、前記第８ＭＩＳトランジスタと前記第９ＭＩＳトランジスタの共通結合ノードとの間にソース・ドレイン経路が結合され、前記第２期間でオンに制御される前記第２導電型の第１２ＭＩＳトランジスタを備える半導体装置。
前記第１放電回路は、前記第１メモリセル電源線と、前記第３ＭＩＳトランジスタと前記第４ＭＩＳトランジスタの共通結合ノードとの間にソース・ドレイン経路が結合され、前記第１期間でオンに制御される前記第２導電型の第１１ＭＩＳトランジスタを備え、
前記第２放電回路は、前記第２メモリセル電源線と、前記第８ＭＩＳトランジスタと前記第９ＭＩＳトランジスタの共通結合ノードとの間にソース・ドレイン経路が結合され、前記第２期間でオンに制御される前記第２導電型の第１２ＭＩＳトランジスタを備える半導体装置。
【請求項5】
請求項１記載の半導体装置において、
前記第１メモリモジュールは、さらに、前記第１期間のパルス幅を持つ第１パルス信号を生成する第１タイミング生成回路を備え、
前記第２メモリモジュールは、さらに、前記第２期間のパルス幅を持つ第２パルス信号を生成する第２タイミング生成回路を備え、
前記第１タイミング生成回路は、前記第１パルス信号のパルス幅を定める第１可変遅延回路を有し、
前記第２タイミング生成回路は、前記第２パルス信号のパルス幅を定める第２可変遅延回路を有し、
前記第１可変遅延回路の遅延量は、前記複数の第１ワード線の本数に応じたディジタル値を持つ第１設定値によって予め定められ、
前記第２可変遅延回路の遅延量は、前記複数の第２ワード線の本数に応じたディジタル値を持つ第２設定値によって予め定められる半導体装置。
前記第１メモリモジュールは、さらに、前記第１期間のパルス幅を持つ第１パルス信号を生成する第１タイミング生成回路を備え、
前記第２メモリモジュールは、さらに、前記第２期間のパルス幅を持つ第２パルス信号を生成する第２タイミング生成回路を備え、
前記第１タイミング生成回路は、前記第１パルス信号のパルス幅を定める第１可変遅延回路を有し、
前記第２タイミング生成回路は、前記第２パルス信号のパルス幅を定める第２可変遅延回路を有し、
前記第１可変遅延回路の遅延量は、前記複数の第１ワード線の本数に応じたディジタル値を持つ第１設定値によって予め定められ、
前記第２可変遅延回路の遅延量は、前記複数の第２ワード線の本数に応じたディジタル値を持つ第２設定値によって予め定められる半導体装置。
【請求項6】
請求項１記載の半導体装置において、
前記第１メモリモジュールは、さらに、前記第１期間のパルス幅を持つ第３パルス信号を生成する第３タイミング生成回路を備え、
前記第２メモリモジュールは、さらに、前記第２期間のパルス幅を持つ第４パルス信号を生成する第４タイミング生成回路を備え、
前記第３タイミング生成回路は、前記第３パルス信号のパルス幅を定める第１遅延回路を有し、
前記第４タイミング生成回路は、前記第４パルス信号のパルス幅を定める第２遅延回路を有し、
前記第１遅延回路は、
前記第２方向に向けて延伸する第１ダミービット線と、
前記第１ダミービット線と並んで配置され、前記第１ダミービット線との間で往復配線を形成する第２ダミービット線とを備え、
前記第２遅延回路は、
前記第２方向に向けて延伸する第３ダミービット線と、
前記第３ダミービット線と並んで配置され、前記第３ダミービット線との間で往復配線を形成する第４ダミービット線とを備え、
前記第１および第２ダミービット線は、前記複数の第１ビット線のそれぞれの長さに比例した長さを持ち、
前記第３および第４ダミービット線は、前記複数の第２ビット線のそれぞれの長さに比例した長さを持ち、
前記第１遅延回路の遅延量は、前記第１および第２ダミービット線の寄生成分を利用して定められ、
前記第２遅延回路の遅延量は、前記第３および第４ダミービット線の寄生成分を利用して定められる半導体装置。
前記第１メモリモジュールは、さらに、前記第１期間のパルス幅を持つ第３パルス信号を生成する第３タイミング生成回路を備え、
前記第２メモリモジュールは、さらに、前記第２期間のパルス幅を持つ第４パルス信号を生成する第４タイミング生成回路を備え、
前記第３タイミング生成回路は、前記第３パルス信号のパルス幅を定める第１遅延回路を有し、
前記第４タイミング生成回路は、前記第４パルス信号のパルス幅を定める第２遅延回路を有し、
前記第１遅延回路は、
前記第２方向に向けて延伸する第１ダミービット線と、
前記第１ダミービット線と並んで配置され、前記第１ダミービット線との間で往復配線を形成する第２ダミービット線とを備え、
前記第２遅延回路は、
前記第２方向に向けて延伸する第３ダミービット線と、
前記第３ダミービット線と並んで配置され、前記第３ダミービット線との間で往復配線を形成する第４ダミービット線とを備え、
前記第１および第２ダミービット線は、前記複数の第１ビット線のそれぞれの長さに比例した長さを持ち、
前記第３および第４ダミービット線は、前記複数の第２ビット線のそれぞれの長さに比例した長さを持ち、
前記第１遅延回路の遅延量は、前記第１および第２ダミービット線の寄生成分を利用して定められ、
前記第２遅延回路の遅延量は、前記第３および第４ダミービット線の寄生成分を利用して定められる半導体装置。
【請求項7】
請求項１記載の半導体装置において、さらに、
前記第１および／または第２メモリモジュールを用いて所定の演算処理を実行するプロセッサユニットを備え、
前記第１および第２メモリモジュールと前記プロセッサユニットは１個の半導体チップ上に実装される半導体装置。
前記第１および／または第２メモリモジュールを用いて所定の演算処理を実行するプロセッサユニットを備え、
前記第１および第２メモリモジュールと前記プロセッサユニットは１個の半導体チップ上に実装される半導体装置。
【請求項8】
請求項７記載の半導体装置において、さらに、
前記第１および第２メモリモジュールのそれぞれは、コンパイルドＳＲＡＭである半導体装置。
前記第１および第２メモリモジュールのそれぞれは、コンパイルドＳＲＡＭである半導体装置。
【請求項9】
請求項１記載の半導体装置において、
前記第１メモリモジュールは、さらに、
前記複数の第１ワード線を駆動する複数の第１ワードドライバと、
前記第２方向に向けて延伸し、前記複数の第１ワードドライバに電源を供給する第１ワードドライバ電源線と、
読み出し動作の際に、前記第１ワードドライバ電源線の電圧レベルを第１駆動能力で低下させる第１電源回路ブロックとを備え、
前記第２メモリモジュールは、さらに、
前記複数の第２ワード線を駆動する複数の第２ワードドライバと、
前記第４方向に向けて延伸し、前記複数の第２ワードドライバに電源を供給する第２ワードドライバ電源線と、
読み出し動作の際に、前記第２ワードドライバ電源線の電圧レベルを第２駆動能力で低下させる第２電源回路ブロックとを備え、
前記複数の第１ビット線の本数と前記複数の第２ビット線の本数が実質的に等しく、
前記第１駆動能力は、前記第２駆動能力よりも大きい半導体装置。
前記第１メモリモジュールは、さらに、
前記複数の第１ワード線を駆動する複数の第１ワードドライバと、
前記第２方向に向けて延伸し、前記複数の第１ワードドライバに電源を供給する第１ワードドライバ電源線と、
読み出し動作の際に、前記第１ワードドライバ電源線の電圧レベルを第１駆動能力で低下させる第１電源回路ブロックとを備え、
前記第２メモリモジュールは、さらに、
前記複数の第２ワード線を駆動する複数の第２ワードドライバと、
前記第４方向に向けて延伸し、前記複数の第２ワードドライバに電源を供給する第２ワードドライバ電源線と、
読み出し動作の際に、前記第２ワードドライバ電源線の電圧レベルを第２駆動能力で低下させる第２電源回路ブロックとを備え、
前記複数の第１ビット線の本数と前記複数の第２ビット線の本数が実質的に等しく、
前記第１駆動能力は、前記第２駆動能力よりも大きい半導体装置。
【請求項10】
請求項９記載の半導体装置において、
前記第１駆動能力は、前記第１電源回路ブロックを構成する各トランジスタのサイズによって定められ、
前記第２駆動能力は、前記第２電源回路ブロックを構成する各トランジスタのサイズによって定められる半導体装置。
前記第１駆動能力は、前記第１電源回路ブロックを構成する各トランジスタのサイズによって定められ、
前記第２駆動能力は、前記第２電源回路ブロックを構成する各トランジスタのサイズによって定められる半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、ＳＲＡＭ等のメモリユニットを備えた半導体装置に適用して有効な技術に関する。
【背景技術】
【0002】
例えば、特許文献１には、ＳＲＡＭにおいて、データ書き込み時にセル電源線の電圧レベルを低下させる構成が示されている。特許文献２には、ＳＲＡＭにおいて、選択されたワード線の電圧レベルを低下させる構成が示されている。特許文献３には、ＳＲＡＭにおいて、ワード線の立ち上がり時にはワード線ドライバの電源ノードにメモリセルの電源電圧レベルを供給し、ワード線の立ち上がり後にはワード線ドライバの電源ノードにメモリセルの電源電圧レベルよりも低い電圧レベルを供給する構成が示されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００７−４９６０号公報
【特許文献2】特開２００９−２５２２５６号公報
【特許文献3】特開２００８−２１０４４３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
例えば、ＳＲＡＭ（Static Random Access Memory）メモリモジュール（スタティック型メモリモジュール）等を搭載した半導体装置では、通常、微細化に伴い信頼性、消費電力等の観点から電圧スケーリングが行われる。ただし、微細化が進むと、製造ばらつき等の増大に伴いＳＲＡＭメモリセルの動作マージンの低下が問題となってくる。このため、低電圧でも安定した動作マージンを確保するための各種工夫が必要とされる。
【0005】
図２４（ａ）は、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、図２４（ｂ）は、図２４（ａ）とは異なる概略構成例および動作例を示す説明図である。図２４（ａ）、（ｂ）に示すスタティック型メモリモジュールは、メモリアレイＭＡＲＹと、ワードドライバブロックＷＬＤと、書き込み補助回路ＷＡＳＴ’を備えている。ＭＡＲＹ内には、ＷＬＤによって駆動され、Ｘ軸方向に延伸するワード線ＷＬと、当該ＷＬによって選択されるメモリセル（ＳＲＡＭメモリセル）ＭＣと、ＷＡＳＴ’によって駆動され、Ｙ軸方向に延伸し、当該ＭＣにメモリセル電源電圧ＡＲＶＤＤを供給するメモリセル電源ラインが含まれる。ＷＡＳＴ’は、書き込み動作の際に、選択されたメモリセルＭＣのＡＲＶＤＤを所定の期間低下させる機能を持つ。これにより、選択されたＭＣでは、情報保持能力（ラッチ能力）が低下し（言い換えればスタティックノイズマージン（ＳＮＭ）が低下し）、結果として当該ＭＣの書き換えが容易となる（書き込みマージンが向上する）。
【0006】
ここで、図２４（ａ）に示すＭＡＲＹは、Ｙ軸方向（メモリセル電源ライン（ＡＲＶＤＤ）の延伸方向又は図示しないビット線の延伸方向）を縦方向、Ｘ軸方向（ＷＬの延伸方向）を横方向として横長の形状を備えている。一方、図２４（ｂ）に示すＭＡＲＹは、図２４（ａ）の場合と異なり縦長の形状を備えている。仮に、図２４（ａ）に示すＭＡＲＹに対してＡＲＶＤＤの電圧レベルが最適な条件で低下するようにＷＡＳＴ’を設計した場合を想定する。この場合、当該ＷＡＳＴ’を図２４（ｂ）に示すＭＡＲＹに適用すると、図２４（ｂ）のＭＡＲＹでは図２４（ａ）に比べてメモリセル電源ライン（ＡＲＶＤＤ）の負荷が大きいため、ＡＲＶＤＤの電圧レベルが所望のレベルに達するまでにある程度の期間を要する恐れがある。この期間において、選択されたＭＣは比較的高い情報保持能力（ラッチ能力）（言い換えれば大きいＳＮＭ）を持ってしまうため、結果として当該ＭＣの書き換えが容易でなくなる（書き込みマージンが低下する）恐れがある。
【0007】
図２５（ａ）は、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、図２５（ｂ）は、図２５（ａ）とは異なる概略構成例および動作例を示す説明図である。図２５（ａ）、（ｂ）に示すスタティック型メモリモジュールは、メモリアレイＭＡＲＹと、ワードドライバブロックＷＬＤと、ワードドライバ用電源回路ブロックＶＧＥＮ’を備えている。ＭＡＲＹ内には、ＷＬＤによって駆動され、Ｘ軸方向に延伸するワード線ＷＬと、当該ＷＬによって選択されるメモリセル（ＳＲＡＭメモリセル）ＭＣと、ＶＧＥＮ’によって駆動され、Ｙ軸方向に延伸し、ＷＬＤ内の各ワードドライバにワードドライバ電源電圧ＷＬＶＤＤを供給するワードドライバ電源ラインが含まれる。
【0008】
ＶＧＥＮ’は、ＷＬＤによって所定のＷＬが活性化される際に、当該ＷＬＤ（その中のワードドライバ）の電源電圧ＷＬＶＤＤを所定の期間低下させる機能を持つ。これにより、当該ＷＬ上で情報を保持しているＭＣの情報保持能力（ラッチ能力）を向上させることが可能になり、読み出しマージンの向上等が図れる。すなわち、ＳＲＡＭメモリセル内のアクセス用ＮＭＯＳトランジスタの駆動能力が等価的に下がることから、ＳＲＡＭメモリセル内のドライバ用ＮＭＯＳトランジスタとアクセス用ＮＭＯＳトランジスタの駆動能力の比率となる所謂βレシオが大きくなり、スタティックノイズマージン（ＳＮＭ）の向上が図れる。
【0009】
ここで、図２５（ａ）に示すＭＡＲＹは、Ｙ軸方向（ワードドライバ電源ライン（ＷＬＶＤＤ）の延伸方向又は図示しないビット線の延伸方向）を縦方向、Ｘ軸方向（ＷＬの延伸方向）を横方向として横長の形状を備えている。一方、図２５（ｂ）に示すＭＡＲＹは、図２５（ａ）の場合と異なり縦長の形状を備えている。図２５（ａ）のＭＡＲＹは、図２５（ｂ）と比較して、ワードドライバ電源ライン（ＷＬＶＤＤ）の負荷が小さいため、ＷＬＶＤＤの電圧レベルが急速に低下する。そうすると、結果的に、ＷＬを高速に立ち上げるために必要とされるＷＬＶＤＤの電圧レベルを十分に確保できない場合が生じ得る。また、図２５（ａ）のＭＡＲＹは、図２５（ｂ）と比較してＷＬの負荷が大きいことからその立ち上がり速度の高速化が図り難く、前述したＷＬＶＤＤとの相乗効果により立ち上がり速度の高速化が更に困難となる恐れがある。したがって、図２５（ａ）のＭＡＲＹでは、ＷＬの立ち上がり速度の遅れに伴い、必要とされるアクセス時間を十分に確保できない場合が生じ得る。
【0010】
逆に、図２５（ｂ）のＭＡＲＹは、図２５（ａ）と比較して、ワードドライバ電源ライン（ＷＬＶＤＤ）の負荷が大きいため、ＷＬＶＤＤの電圧レベルが所望のレベルに低下するまでにある程度の期間を要する恐れがある。この期間において、選択されたＷＬの電圧レベルは比較的高くなり、当該ＷＬ上のＭＣは比較的低いスタティックノイズマージン（ＳＮＭ）を持ってしまうため、結果として当該ＭＣの読み出しマージンが低下する恐れがある。また、図２５（ｂ）のＭＡＲＹは、図２５（ａ）と比較してＷＬの負荷が小さいことからその立ち上がり速度が速くなり易く（すなわちオーバーシュートによりＷＬの電圧が高くなり易く）、前述したＷＬＶＤＤとの相乗効果によりスタティックノイズマージン（ＳＮＭ）の低下が更に加速する恐れがある。したがって、図２５（ｂ）のＭＡＲＹでは、読み出しマージンを十分に確保できない場合が生じ得る。
【0011】
このように、半導体装置内に縦長形状や横長形状といったそれぞれ形状が異なるメモリアレイが存在すると、その形状に応じて動作マージン（読み出しマージン、書き込みマージン）の低下やアクセス時間の遅延が生じ得る。特に、ＳＯＣ（System On a Chip）等の半導体装置にコンパイルドＳＲＡＭ等を搭載した場合には、市場からの製品要求に応じてＳＯＣ上にそれぞれ形状が異なる多くのＳＲＡＭメモリモジュールが搭載される場合がある。このような場合に、前述したような動作マージンやアクセス時間の問題が特に顕在化し得ることを見出した。なお、コンパイルドＳＲＡＭとは、例えばビット線やワード線の数などを指定することで自動設計ツールによって自動生成されるマクロセルである。コンパイルドＳＲＡＭでは、メモリアレイやその周辺回路等は、通常、予め規定している各種要素回路（例えばワードドライバ等）のレイアウトを自動設計ツールがビット線／ワード線数に応じた数だけ自動配置することで構築される。
【0012】
本発明は、このようなことを鑑みてなされたものであり、その目的の一つは、複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現することにある。本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。
【0014】
本実施の形態による半導体装置は、第１メモリモジュールと第２メモリモジュールを備える。第１メモリモジュールは、複数の第１ワード線、複数の第１ビット線、およびそれらの交点に配置される複数の第１ＳＲＡＭメモリセルに加えて、第１ビット線と同方向に延伸し、複数の第１ＳＲＡＭメモリセルに電源を供給する複数の第１メモリセル電源線と、第１書き込み補助回路とを備える。第１書き込み補助回路は、書き込み動作の際に、書き込み対象の第１ＳＲＡＭメモリセルに対応する第１メモリセル電源線の電荷を第１期間放電する。同様に、第２メモリモジュールは、複数の第２ワード線、複数の第２ビット線、およびそれらの交点に配置される複数の第２ＳＲＡＭメモリセルに加えて、第２ビット線と同方向に延伸し、複数の第２ＳＲＡＭメモリセルに電源を供給する複数の第２メモリセル電源線と、第２書き込み補助回路とを備える。第２書き込み補助回路は、書き込み動作の際に、書き込み対象の第２ＳＲＡＭメモリセルに対応する第２メモリセル電源線の電荷を第２期間放電する。ここで、複数の第１ワード線の本数が複数の第２ワード線の本数よりも多い場合、第１期間が第２期間よりも長く設定される。
【0015】
このような構成を用いると、書き込み動作時に書き込み対象のＳＲＡＭメモリセルの電源電圧を低下させることができるため書き込みマージンを向上させることが可能になる。加えて、第１および第２期間によって当該電源電圧の低下速度（ならびに低下幅）を制御できるため、各メモリモジュールのワード線本数に依らず当該書き込みマージンの向上効果が得られる。
【0016】
また、本実施の形態による半導体装置は、前述したような第１メモリモジュールが、複数の第１ワードドライバと、第１ワードドライバ電源線と、第１電源回路ブロックとを備え、前述したような第２メモリモジュールが、複数の第２ワードドライバと、第２ワードドライバ電源線と、第２電源回路ブロックとを備える。複数の第１ワードドライバは複数の第１ワード線を駆動し、第１ワードドライバ電源線は、第１ビット線と同方向に延伸し、複数の第１ワードドライバに電源を供給する。第１電源回路ブロックは、読み出し動作の際に、第１ワードドライバ電源線の電圧レベルを第１駆動能力で低下させる。同様に、複数の第２ワードドライバは複数の第２ワード線を駆動し、第２ワードドライバ電源線は、第２ビット線と同方向に延伸し、複数の第２ワードドライバに電源を供給する。第２電源回路ブロックは、読み出し動作の際に、第２ワードドライバ電源線の電圧レベルを第２駆動能力で低下させる。ここで、第１駆動能力および第２駆動能力は、ワード線の本数が多いほど、また、ビット線の本数が少ないほど大きく設定される。すなわち、複数の第１ワード線の本数と複数の第２ワード線の本数が実質的に同等であり、複数の第１ビット線の本数が複数の第２ビット線の本数よりも多い場合、第１駆動能力が第２駆動能力よりも小さく設定される。また、複数の第１ビット線の本数と複数の第２ビット線の本数が実質的に同等であり、複数の第１ワード線の本数が複数の第２ワード線の本数よりも多い場合、第１駆動能力が第２駆動能力よりも大きく設定される。
【0017】
このような構成を用いると、読み出し動作時に、選択されたワード線の電圧レベルを低下させることができるため、当該ワード線上のＳＲＡＭメモリセルの読み出しマージンを向上させることができる。加えて、第１駆動能力および第２駆動能力によって当該電圧レベルの低下速度（ならびに低下幅）を制御できるため、各メモリモジュールのワード線本数ならびにビット線本数に関わらず、所定のアクセス性能を維持した状態で当該読み出しマージンの向上効果が得られる。
【発明の効果】
【0018】
本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上が実現可能になる。
【図面の簡単な説明】
【0019】
【図1】本発明の実施の形態１による半導体装置において、それに含まれるスタティック型メモリモジュールの概略的な構成例を示すブロック図である。
【図4】本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。
【図18】本発明の実施の形態４による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。
【図19】本発明の実施の形態５による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。
【図20】本発明の実施の形態６による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。
【図21】（ａ）、（ｂ）は、本発明の実施の形態７による半導体装置において、そのスタティック型メモリモジュールにおける各ワードドライバ用電源回路の概略的な配置例を示す平面図である。
【図23】本発明の実施の形態８による半導体装置において、それに含まれるメモリユニットの構成例を示す概略図である。
【図24】（ａ）は、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、（ｂ）は、（ａ）とは異なる概略構成例および動作例を示す説明図である。
【図25】（ａ）は、本発明の前提として検討した半導体装置において、そのスタティック型メモリモジュールの主要部の概略構成例および動作例を示す説明図であり、（ｂ）は、（ａ）とは異なる概略構成例および動作例を示す説明図である。
【発明を実施するための形態】
【0020】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【0021】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0022】
また、実施の形態の各機能ブロックを構成する回路素子は、特に制限されないが、公知のＣＭＯＳ（相補型ＭＯＳトランジスタ）等の集積回路技術によって、単結晶シリコンのような半導体基板上に形成される。なお、実施の形態では、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）（ＭＩＳトランジスタと略す）の一例としてＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。図面にはＭＯＳトランジスタの基板電位の接続は特に明記していないが、ＭＯＳトランジスタが正常動作可能な範囲であれば、その接続方法は特に限定しない。
【0023】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【0024】
（実施の形態１）《メモリモジュール全体の概略構成》
図１は、本発明の実施の形態１による半導体装置において、それに含まれるスタティック型メモリモジュールの概略的な構成例を示すブロック図である。図１に示すスタティック型メモリモジュールＳＲＭＤは、制御回路ブロックＣＴＬＢＫ、ワードドライバブロックＷＬＤ、ワードドライバ用電源回路ブロックＶＧＥＮ、メモリアレイＭＡＲＹ、列選択回路ＹＳＷ、書き込みドライバＷＴＤ、書き込み補助回路ＷＡＳＴ、センスアンプＳＡ、書き込み補助タイミング生成回路ＴＤＧ、および入出力バッファ回路ＩＯＢを備える。ＣＴＬＢＫは、アドレス制御回路ＡＤＲＣＴＬ及び読み書き制御回路ＲＷＣＴＬを備える。
【0025】
ＭＡＲＹは、第１方向に向けて並んで延伸する（ｍ＋１）本のワード線ＷＬ［０］〜ＷＬ［ｍ］と、第１方向と交差する第２方向に向けて並んで延伸する（ｎ＋１）個のビット線対（ＢＬ［０］，ＺＢＬ［０］）〜（ＢＬ［ｎ］，ＺＢＬ［ｎ］）と、（ｍ＋１）本のワード線と（ｎ＋１）個のビット線対の交点に配置される複数のメモリセルＭＣを備える。各ビット線対は、相補信号を伝送する２本のビット線（例えばＢＬ［０］とＺＢＬ［０］）で構成される。更に、ＭＡＲＹは、第２方向に向けて並んで延伸する（ｎ＋１）本のメモリセル電源ライン（メモリセル電源電圧）ＡＲＶＤＤ［０］〜ＡＲＶＤＤ［ｎ］を備え、あるビット線対（ＢＬ［ｓ］，ＺＢＬ［ｓ］）（ｓは０〜ｎの整数）に接続されたＭＣは対応するＡＲＶＤＤ［ｓ］に接続される。
【0026】
アドレス制御回路ＡＤＲＣＴＬは、デコード起動信号ＴＤＥＣをトリガとしてＳＲＭＤの外部アドレス端子からのアドレス信号Ａ［０］〜Ａ［ｊ］をデコード（あるいはプリデコード）し、行選択信号Ｘ［０］〜Ｘ［ｋ］と、列選択信号Ｙ［０］〜Ｙ［ｉ］を出力する。ワードドライバブロックＷＬＤは、Ｘ［０］〜Ｘ［ｋ］に応じて（ｍ＋１）本のワード線のいずれか１本を選択（活性化）する。列選択回路ＹＳＷは、Ｙ［０］〜Ｙ［ｉ］に応じて（ｎ＋１）個のビット線対のいずれか１個を選択する。ワードドライバ用電源回路ブロックＶＧＥＮは、ＷＬＤ内の各ワードドライバ（図示せず）に対してワードドライバ電源電圧ＷＬＶＤＤを供給する。
【0027】
読み書き制御回路ＲＷＣＴＬは、ＳＲＭＤの外部制御端子からの各種制御信号（ＷＥＮ，ＣＬＫ，ＣＥＮ）に応じて、デコード起動信号ＴＤＥＣ、内部ライトイネーブル信号ＷＥ、書き込み補助イネーブル信号ＷＴＥ、センスアンプイネーブル信号ＳＥを生成する。ＷＥＮは読み出し命令と書き込み命令を識別するライトイネーブル信号であり、ＣＬＫは読み書き動作の基準となるクロック信号であり、ＣＥＮはクロック信号の有効・無効を制御するクロックイネーブル信号である。入出力バッファ回路ＩＯＢは、ＳＲＭＤの外部データ端子からのデータ入力信号Ｄｉを取り込んで書き込みドライバＷＴＤに伝送し、また、センスアンプＳＡからの出力信号を取り込んでデータ出力信号Ｄｏとして外部データ端子に出力する。
【0028】
ＷＴＤは、内部ライトイネーブル信号ＷＥに応じてＩＯＢからのデータを差動増幅し、前述した列選択回路ＹＳＷを介して所定のビット線対に伝送する。書き込み補助タイミング生成回路ＴＤＧは、書き込み補助イネーブル信号ＷＴＥを受けて書き込み補助回路ＷＡＳＴに制御信号を出力する。ＷＡＳＴは、書き込み動作の際に、選択されたメモリセルＭＣのメモリセル電源電圧ＡＲＶＤＤを、ＴＤＧからの制御信号を用いて制御する。詳細は後述するが、このＴＤＧ，ＷＡＳＴの部分が本実施の形態１の主要な特徴の一つとなっている。センスアンプＳＡは、センスアンプイネーブル信号ＳＥをトリガとして、所定のビット線対からＹＳＷを介して伝送された信号対を差動増幅し、ＩＯＢに向けて出力する。
【0029】
図２は、図１のメモリモジュールにおける各メモリセルの構成例を示す回路図である。図２に示すメモリセルＭＣは、４個のＮＭＯＳトランジスタＭＮ１〜ＭＮ４と、２個のＰＭＯＳトランジスタＭＰ１，ＭＰ２を備えたＳＲＡＭメモリセルとなっている。ＭＮ１，ＭＮ２はドライバ用トランジスタであり、ＭＮ３，ＭＮ４はアクセス用トランジスタであり、ＭＰ１，ＭＰ２は負荷用トランジスタである。ＭＮ３は、ゲートがワード線ＷＬに接続され、ソース・ドレインの一方が正極側のビット線ＢＬに接続される。ＭＮ４は、ゲートがＷＬに接続され、ソース・ドレインの一方が負極側のビット線ＺＢＬに接続される。
【0030】
ＭＮ１，ＭＰ１とＭＮ２，ＭＰ２は、それぞれ、メモリセル電源電圧ＡＲＶＤＤと接地電源電圧ＶＳＳの間でＣＭＯＳインバータ回路を構成する。この２個のＣＭＯＳインバータ回路は、一方の入力が他方の出力に接続されることでラッチ回路を構成する。ＭＮ４のソース・ドレインの他方は、ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の入力（ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の出力）に接続され、ＭＮ３のソース・ドレインの他方は、ＣＭＯＳインバータ回路（ＭＮ２，ＭＰ２）の入力（ＣＭＯＳインバータ回路（ＭＮ１，ＭＰ１）の出力）に接続される。
【0031】
《メモリモジュール全体の概略動作》図３は、図１のメモリモジュールの概略的な動作例を示す波形図である。図３の例では、クロック信号ＣＬＫが立ち上がった際に、クロックイネーブル信号ＣＥＮが‘Ｌ’レベルかつライトイネーブル信号ＷＥＮが‘Ｈ’レベルの場合には読み出し（リード）サイクル（Ｔ０）が実行され、ＣＥＮが‘Ｌ’レベルかつＷＥＮが‘Ｌ’レベルの場合には書き込み（ライト）サイクル（Ｔ１）が実行される。また、ＣＬＫが立ち上がった際に、ＣＥＮが‘Ｈ’レベルの場合にはノーオペレーションサイクル（Ｔ２）となり、読み出し動作も書き込み動作も実行されない。
【0032】
リードサイクル（Ｔ０）においては、まず、読み書き制御回路ＲＷＣＴＬが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、ＲＷＣＴＬは、内部ライトイネーブル信号ＷＥおよび書き込み補助イネーブル信号ＷＴＥとして‘Ｌ’レベルを出力する。アドレス制御回路ＡＤＲＣＴＬは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて、アドレス信号Ａ［０］〜Ａ［ｊ］に応じた行選択信号Ｘ［０］〜Ｘ［ｋ］および列選択信号Ｙ［０］〜Ｙ［ｉ］（図３ではＹ［０］を表示）を生成する。図３の例は、Ｘ［０］〜Ｘ［ｋ］によってワード線ＷＬ［０］が選択され、Ｙ［０］〜Ｙ［ｉ］によってビット線対（ＢＬ［０］，ＺＢＬ［０］）が選択されるものとする。
【0033】
ワードドライバブロックＷＬＤは、Ｘ［０］〜Ｘ［ｋ］に応じてＷＬ［０］を立ち上げ、これに応じてＷＬ［０］に接続された各メモリセルＭＣの記憶データが対応するビット線対に読み出される。この例では、その内のＢＬ［０］，ＺＢＬ［０］における読み出し信号が列選択回路ＹＳＷを介してセンスアンプＳＡに伝送される。読み書き制御回路ＲＷＣＴＬは、ＴＤＥＣの‘Ｈ’レベルへの遷移から所定の遅延時間を経たのち、センスアンプイネーブル信号ＳＥを有効状態（‘Ｈ’レベル）に遷移させる。ＳＡは、このＳＥの‘Ｈ’レベルをトリガとして、前述したＹＳＷを介して伝送されたＢＬ［０］，ＺＢＬ［０］の読み出し信号を増幅する。そして、この増幅された信号が、入出力バッファ回路ＩＯＢを介してデータ出力信号Ｄｏとして外部端子に出力される。また、立ち上げられているワード線ＷＬ［０］は、ここでは、ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。
【0034】
ここで、このような読み出し動作の際に、ワードドライバ用電源回路ブロックＶＧＥＮは、デコード起動信号ＴＤＥＣの‘Ｈ’レベルを受けて、ワードドライバ電源電圧ＷＬＶＤＤを所定の電圧レベルに低下させる。例えば、ＶＧＥＮは、ＷＬＶＤＤの電圧レベルをメモリセル電源電圧ＡＲＶＤＤの電圧レベルからそれよりも低い電圧レベルに低下される。選択されたワード線（ＷＬ［０］）の電圧レベルは、このＷＬＶＤＤの電圧レベルに応じて定められる。これにより、ＷＬ［０］上に接続された各ＭＣでは、ドライバ用トランジスタとアクセス用トランジスタのβレシオの向上に伴いスタティックノイズマージン（ＳＮＭ）が向上し、読み出しマージンの向上が図られる。その後、ＶＧＥＮは、ここではＴＤＥＣの‘Ｌ’レベルを受けてＷＬＶＤＤの電圧レベルを元の電圧レベル（例えばＡＲＶＤＤの電圧レベル）に戻す。
【0035】
次に、ライトサイクル（Ｔ１）においては、まず、読み書き制御回路ＲＷＣＴＬが、クロック信号ＣＬＫの立ち上がりを受けてデコード起動信号ＴＤＥＣを‘Ｌ’レベルから‘Ｈ’レベルに遷移させる。また、ＲＷＣＴＬは、内部ライトイネーブル信号ＷＥおよび書き込み補助イネーブル信号ＷＴＥとして‘Ｈ’レベルを出力する。アドレス制御回路ＡＤＲＣＴＬは、ＴＤＥＣの‘Ｈ’レベルへの遷移を受けて行選択信号Ｘ［０］〜Ｘ［ｋ］および列選択信号Ｙ［０］〜Ｙ［ｉ］を生成し、ワードドライバブロックＷＬＤは、Ｘ［０］〜Ｘ［ｋ］に応じたワード線（ここではＷＬ［０］）を立ち上げる。
【0036】
一方、これと並行して、外部端子からのデータ入力信号Ｄｉが入出力バッファ回路ＩＯＢを介して書き込みドライバＷＴＤに入力される。ＷＴＤは、前述したＷＥの‘Ｈ’レベルを受けてＩＯＢからの入力信号を増幅し、列選択回路ＹＳＷは、このＷＴＤの出力をＹ［０］〜Ｙ［ｉ］に応じたビット線対（ここではＢＬ［０］，ＺＢＬ［０］）に接続する。これによって、選択されたメモリセルＭＣにＤｉの情報が書き込まれる。その後、立ち上げられているワード線（ＷＬ［０］）は、ここでは、ＴＤＥＣの‘Ｈ’レベルから‘Ｌ’レベルへの遷移を受けて立ち下げられる。これによって、選択されたメモリセルＭＣはＤｉの情報を保持する。
【0037】
ここで、このような書き込み動作の際に、書き込み補助回路ＷＡＳＴは、書き込み補助イネーブル信号ＷＴＥの‘Ｈ’レベルを書き込み補助タイミング生成回路ＴＤＧを介して受け、書き込み対象のメモリセル電源電圧（ここではＡＲＶＤＤ［０］）を所定の電圧レベルに低下させる。これにより、書き込み対象のメモリセル（ここではＷＬ［０］とＢＬ［０］，ＺＢＬ［０］の交点のＭＣ）では、ドライバ用トランジスタの駆動能力の低下に伴いスタティックノイズマージン（ＳＮＭ）が低下し、結果的に書き込みマージンの向上が図られる。その後、ＷＡＳＴは、ここではＷＴＥの‘Ｌ’レベルを受けてＷＬＶＤＤの電圧レベルを元の電圧レベル（例えばＡＲＶＤＤの電圧レベル）に戻す。なお、このような書き込み動作の際に、ワードドライバ用電源回路ブロックＶＧＥＮは、前述した読み出し動作の場合と同様に、ワードドライバ電源電圧ＷＬＶＤＤを所定の電圧レベルに低下させる。これにより、選択されたワード線（ＷＬ［０］）上の非書き込み対象のメモリセルは、ＳＮＭ（読み出しマージン）が向上するため記憶データを確実に保持することが可能になる。
【0038】
《半導体装置全体の概略構成》図４は、本発明の実施の形態１による半導体装置において、その全体の概略構成例を示すブロック図である。図４には、１個の半導体チップ内に各種ロジック回路とメモリ回路が形成されたＳＯＣ（System On a Chip）等と呼ばれる半導体装置（ＬＳＩ）が示されている。図４の半導体装置は、例えば携帯電話用ＬＳＩであり、２個のプロセッサユニットＣＰＵ１，ＣＰＵ２と、アプリケーションユニットＡＰＰＵと、メモリユニットＭＥＭＵと、ベースバンドユニットＢＢＵと、入出力ユニットＩＯＵを備える。ＭＥＭＵは、それぞれアレイ構成（行数（ワード線の本数）および列数（ビット線対の本数））が異なる複数（ここでは３個）のスタティック型メモリモジュールＳＲＭＤ１〜ＳＲＭＤ３を備え、当該各メモリモジュールに図１の構成例が適用される。
【0039】
ＣＰＵ１，ＣＰＵ２はプログラムに基づく所定の演算処理を行い、ＡＰＰＵは携帯電話で必要とされる所定のアプリケーション処理を行い、ＢＢＵは無線通信に伴う所定のベースバンド処理を行い、ＩＯＵは外部との間の入出力インタフェースを担う。ここで、ＭＥＭＵ内のＳＲＭＤ１〜ＳＲＭＤ３は、このような各種回路ブロックの処理の際に例えばキャッシュメモリとしてそれぞれアクセスされる。最適なキャッシュメモリの構成（ライン数およびビット幅）は、各種回路ブロックの構成や処理内容等に応じて適宜変わり得るため、これに応じて各メモリモジュールのアレイ構成もそれぞれ異なり得る。これにより、半導体装置内には、図４に示すように、縦長構成（ＳＲＭＤ１）、横長構成（ＳＲＭＤ２）、略正方形構成（ＳＲＭＤ３）といった様々なアレイ構成を持つメモリモジュールが実装される場合がある。特に限定はされないが、各メモリモジュールは、例えば８〜５１２本の行数と１６〜５１２本の列数の中から最適なアレイ構成に適宜定められる。
【0040】
このような半導体装置内の各メモリモジュールは、例えばメモリコンパイラ等と呼ばれる自動設計ツールに対して行数および列数を指定することで自動的に生成される。このようにして生成された各メモリモジュールは、前述したようにコンパイルドＳＲＡＭ等と呼ばれる。コンパイルドＳＲＡＭは、予め規定した各種要素回路（例えばワードドライバ等）のレイアウトを用いて自動生成されるため、各メモリモジュール毎に各種要素回路（例えばワードドライバ等）の駆動能力（トランジスタサイズ）をアレイ構成に応じて個々に最適化するようなことは行い難い。当該半導体装置内には、場合によっては十個を超えるようなコンパイルドＳＲＡＭが実装される場合があり、前述した各メモリモジュール毎の最適化は、特にこのような場合においてより困難となり得る。その結果、図２４および図２５で述べたように、アレイ構成に応じて動作マージン（読み出しマージン、書き込みマージン）の低下やアクセス時間の遅延が生じる恐れがある。
【0041】
《書き込み補助回路（本実施の形態１の主要な特徴）の概要》図５は、図１のメモリモジュールにおいて、その書き込み補助回路周りの機能の一例を示す概略図である。図５のスタティック型メモリモジュールＳＲＭＤａでは、図１の構成例の中から代表的にワードドライバブロックＷＬＤ、制御回路ブロックＣＴＬＢＫ、書き込み補助タイミング生成回路ＴＤＧ１、入出力バッファ回路ＩＯＢ、書き込み補助回路ＷＡＳＴ１［０］〜ＷＡＳＴ１［ｑ］および複数のメモリセルＭＣが示されている。ＷＡＳＴ１［０］は前述したメモリセル電源電圧ＡＲＶＤＤ［０］を制御し、ＷＡＳＴ１［ｑ］は前述したメモリセル電源電圧ＡＲＶＤＤ［ｎ］を制御する。書き込み補助タイミング生成回路ＴＤＧ１には、予め行数情報ＸＳＥＴが設定される。ＸＳＥＴは、当該ＳＲＭＤａに含まれるワード線の本数を表したディジタルコードであり、特に限定はされないが、予め回路的に作り込む方式や、あるいはレジスタ等で保持され、半導体装置の初期化時に不揮発性メモリ等からロードされる方式などで定められる。ＴＤＧ１は、ＸＳＥＴで設定される行数が多いほど広いパルス幅を持つ書き込み補助パルス信号ＷＰＴを出力する。
【0042】
ＷＡＳＴ１［０］は、ＡＲＶＤＤ［０］に接続されたメモリセルＭＣを対象に書き込み動作が行われる際に、書き込み補助イネーブル信号ＷＴＥに応じてスイッチＳＷｍをオンに駆動することでＡＲＶＤＤ［０］の電圧レベルを所定の電圧レベルＶＭ１に低下させる。更に、ＷＡＳＴ１［０］は、このＡＲＶＤＤ［０］の電圧レベルを低下させる際に、ＷＰＴのパルス期間でスイッチＳＷｓをオンに駆動し、一時的にＡＲＶＤＤ［０］の電荷を電圧レベルＶＭ２（例えばＶＭ１以下の電圧レベル）に向けて放電することで電圧レベルの低下速度を制御する。同様に、ＷＡＳＴ１［ｑ］は、ＡＲＶＤＤ［ｎ］に接続されたメモリセルＭＣを対象に書き込み動作が行われる際に、ＷＴＥに応じてＳＷｍをオンに駆動することでＡＲＶＤＤ［ｎ］の電圧レベルをＶＭ１に低下させる。更に、ＷＡＳＴ１［ｑ］は、このＡＲＶＤＤ［ｎ］の電圧レベルを低下させる際に、ＷＰＴのパルス期間でＳＷｓをオンに駆動することで、電圧レベルの低下速度を制御する。
【0043】
図６は、図４のメモリユニットにおいて、その各スタティック型メモリモジュールに図５の書き込み補助回路を適用した場合の効果の一例を示す概略図である。図６に示すメモリユニットＭＥＭＵは、ワード線（図示せず）の延伸方向を横方向（Ｘ軸方向）、ビット線（図示せず）およびメモリセル電源ラインＡＲＶＤＤの延伸方向を縦方向（Ｙ軸方向）として、縦長形状のスタティック型メモリモジュールＳＲＭＤ１と横長形状のスタティック型メモリモジュールＳＲＭＤ２を含んでいる。ＳＲＭＤ１はＳＲＭＤ２に比べて行数が多い（Ｙ軸方向の長さが長い）ため、ＳＲＭＤ１の書き込み補助回路ＷＡＳＴ１＿１にはパルス幅が広い書き込み補助パルス信号ＷＰＴが印加され、ＳＲＭＤ２の書き込み補助回路ＷＡＳＴ１＿２にはパルス幅が狭いＷＰＴが印加される。
【0044】
ここで、仮に、図５におけるスイッチＳＷｍの駆動能力が、メモリモジュールが採り得る最小の行数値に応じた駆動能力に設定されたものとし、ＳＲＭＤ２の行数が当該最小の行数値よりも若干多いものとする。ＳＲＭＤ１，ＳＲＭＤ２において、仮にＷＰＴ（図５のスイッチＳＷｓ）を備えずにＷＴＥの制御のみでメモリセル電源電圧ＡＲＶＤＤを低下させた場合、図６の比較例に示すように当該メモリセル電源ラインの長さ（負荷の大きさ）に応じて所定の電圧レベルに達するまでの時間が変動する。ここでは、ＳＲＭＤ２の場合に比べてＳＲＭＤ１の場合に長い時間を要することになる。このように、所定の電圧レベルに達するまでの時間が長くなると、図２４（ｂ）で述べたように、書き込みマージンが低下する恐れがある。
【0045】
そこで、ＳＲＭＤ１の場合には、広いパルス幅を持つＷＰＴを用いてＡＲＶＤＤの立ち下がり速度を助長することで、所定の電圧レベルに達するまでの時間を大きく短縮し、ＳＲＭＤ２の場合には、狭いパルス幅を持つＷＰＴを用いて当該立ち下がり速度を若干助長することで、当該時間を若干短縮する。これによって、メモリモジュールのアレイ構成に関わらず、書き込みマージンを向上させることが可能になる。なお、図５におけるスイッチＳＷｍの駆動能力は、例えば、メモリモジュールが採り得る最小の行数値に応じた駆動能力か、あるいはそれよりも低く設定される。前者の場合、メモリモジュールが当該最小の行数値を備える場合には例えばＷＰＴにパルス入力が行われないような設計仕様となり、後者の場合、メモリモジュールが当該最小の行数値を備える場合にも例えばＷＰＴに狭いパルス入力が行われるような設計仕様となる。
【0046】
また、ここでは、ＷＰＴのパルス幅を変えることで、アレイ構成に伴う書き込みマージンの変動を補償したが、場合によっては、図５のスイッチＳＷｍやＳＷｓに駆動能力が可変な回路構成を適用することで当該補償を行うことも可能である。すなわち、例えば、ＳＷｍやＳＷｓを並列接続された複数のスイッチから構成し、実際に使用するスイッチの数をアレイ構成に応じて選択するような方式を用いることも可能である。ただし、この場合、駆動能力を広範囲で可変させるためには、多くのスイッチが必要とされるため、回路面積の増大等が生じ得る。この観点で、図５に示したようなＷＰＴのパルス幅によって調整する方式を用いることが望ましい。
【0047】
《書き込み補助回路の詳細》図７（ａ）は、図５における書き込み補助回路の詳細な構成例を示す回路図であり、図７（ｂ）は、図７（ａ）とは異なる構成例を示す回路図である。図８は、図７（ａ）、（ｂ）における書き込み補助回路の動作例を示す波形図である。まず、図７（ａ）に示す書き込み補助回路ＷＡＳＴ１ａは、ＰＭＯＳトランジスタＭＰ１０〜ＭＰ１２およびＮＭＯＳトランジスタＭＮ１０，ＭＮ１１からなるスタティック部ＶＳＢＫと、ＮＭＯＳトランジスタＭＮ１２からなるダイナミック部ＶＤＢＫ１ａを備えている。ＶＳＢＫは、書き込み動作時にメモリセル電源電圧をある電圧レベルからそれよりも低い所定の電圧レベルに切り替えると共に主として当該所定の電圧レベルの設定や安定供給を行う回路である。一方、ＶＤＢＫ１ａは、電圧レベルの切り替え時のみで動作し、当該切り替え速度を制御する回路である。概念的には、ＶＳＢＫは図５におけるスイッチＳＷｍの部分に該当し、ＶＤＢＫ１ａは図５におけるスイッチＳＷｓの部分に該当する。
【0048】
ＶＳＢＫにおいて、ＭＰ１０，ＭＰ１２は、電源電圧ＶＤＤＭと共通電源ノードＣＷＳＲＣ［０］の間にソース・ドレイン経路が並列接続される。ＭＰ１１，ＭＮ１１，ＭＮ１０は、ＣＷＳＲＣ［０］と接地電源電圧ＶＳＳの間で、ＭＰ１１をＣＷＳＲＣ［０］側、ＭＮ１０をＶＳＳ側としてソース・ドレイン経路が順に直列接続される。ＭＰ１０，ＭＮ１０のゲートは、書き込み補助イネーブル信号ＷＴＥによって制御され、ＭＰ１１のゲートには固定電圧ＴＥが印加される。ＭＮ１１のゲートにはＣＷＳＲＣ［０］の電圧レベルが帰還され、ＭＰ１２のゲートにはＭＰ１１とＭＮ１１の共通接続ノードの電圧レベルが帰還される。一方、ＶＤＢＫ１ａにおいて、ＭＮ１２は、ＣＷＳＲＣ［０］とＶＳＳの間にソース・ドレイン経路が接続され、書き込み補助パルス信号ＷＰＴによってゲートが制御される。
【0049】
また、共通電源ノードＣＷＳＲＣ［０］は、ここでは４個のＰＭＯＳトランジスタのソース・ドレイン経路を介して、メモリセル電源ラインＡＲＶＤＤ［０］〜ＡＲＶＤＤ［３］にそれぞれ接続される。ここでは、当該４個のＰＭＯＳトランジスタの一つとしてＡＲＶＤＤ［０］に対応するＰＭＯＳトランジスタＭＰ２１が代表的に示されている。また、ＡＲＶＤＤ［０］〜ＡＲＶＤＤ［３］のそれぞれと電源電圧ＶＤＤＭの間にもＰＭＯＳトランジスタのソース・ドレイン経路が接続される。ここでは、代表としてＡＲＶＤＤ［０］に対応するＰＭＯＳトランジスタＭＰ２０が示されている。
【0050】
ＭＰ２０のゲートは書き込み用列選択信号ＣＷＳＥ［０］によって制御され、ＭＰ２１のゲートは読み出し用列選択信号ＣＲＳＥ［０］によって制御される。ＭＰ２０，ＭＰ２１は、図１における列選択回路ＹＳＷの一部に該当するものである。また、ここでは、図１の構成例において、書き込み動作時には４個のビット線対に１個のＩ／Ｏが割り当てられる（すなわち４個のビット線対内の１個を対象に書き込み動作が行われる）ことを前提とし、図７（ａ）の構成例では１個の書き込み補助回路に対して４本のメモリセル電源ラインが割り当てられている。
【0051】
ここで、例えばＡＲＶＤＤ［０］に接続されたメモリセルに書き込みを行う場合、図８の書き込みサイクル（Ｔ１）に示すように、書き込み補助イネーブル信号ＷＴＥと書き込み用列選択信号ＣＷＳＥ［０］が‘Ｌ’レベルから‘Ｈ’レベルに遷移し、読み出し用列選択信号ＣＲＳＥ［０］が‘Ｈ’レベルから‘Ｌ’レベルに遷移する。この際に、その他の書き込み用列選択信号（ここではＡＲＶＤＤ［１］に対応するＣＷＳＥ［１］を例示）は‘Ｌ’レベルを保持し、その他の読み出し用列選択信号（ここではＡＲＶＤＤ［１］に対応するＣＲＳＥ［１］を例示）は‘Ｈ’レベルを保持する。これにより、ＭＰ２０がオフに制御されると共にＡＲＶＤＤ［０］がＭＰ２１を介してＣＷＳＲＣ［０］に接続され、ＡＲＶＤＤ［１］〜ＡＲＶＤＤ［３］には、ＡＲＶＤＤ［０］のＭＰ２０に対応するＰＭＯＳトランジスタを介してＶＤＤＭが印加される。
【0052】
また、ＶＳＢＫにおけるＣＷＳＲＣ［０］には、ＷＴＥが‘Ｌ’レベルの際、ＭＰ１０を介してＶＤＤＭが印加される。この際に、ＭＮ１０，ＭＰ１２はオフとなる。一方、ＷＴＥが‘Ｈ’レベルに遷移すると、ＭＰ１０がオフ、ＭＮ１０がオンに遷移し、その結果、ＭＮ１１がオン状態となる。ＭＰ１１のゲートには、適当なオン抵抗を持つようにＴＥが印加されている。これにより、ＣＷＳＲＣ［０］の電荷がＭＰ１１，ＭＮ１１，ＭＮ１０を介して放電され、ＣＷＳＲＣ［０］の電圧レベルが低下し、ＭＰ１２がオン状態となる。ここで、ＣＷＳＲＣ［０］の電圧レベルが低下し過ぎるとＭＰ１２のオンが強くなり、ＭＮ１１のオンが弱くなるため当該電圧レベル上昇し、逆に、当該電圧レベルが上昇し過ぎるとＭＰ１２のオンが弱くなり、ＭＮ１１のオンが強くなるため当該電圧レベルが下降する。その結果、ＣＷＳＲＣ［０］の電圧レベルは、ＭＰ１２、ＭＰ１１、ＭＮ１１、ＭＮ１０が共にオン状態でバランスした時点のオン抵抗の比率で定められる所定の電圧レベルに収束する。このＣＷＳＲＣ［０］の電圧レベルは、ＭＰ２１を介してＡＲＶＤＤ［０］の電圧レベルとなる。
【0053】
更に、当該書き込みサイクル（Ｔ１）の際には、ＷＴＥの‘Ｈ’レベルへの遷移と共に書き込み補助パルス信号ＷＰＴに‘Ｈ’パルスが印加される。これにより、ＶＤＢＫ１ａ内のＭＮ１２がオンとなり、ＷＰＴの‘Ｈ’パルス期間においてＣＷＳＲＣ［０］の電荷がＶＳＳに向けて急速に放電され、ＣＷＳＲＣ［０］の電圧レベルが急速に低下する。したがって、このＷＰＴの‘Ｈ’パルス期間を制御することで、ＣＷＳＲＣ［０］（ＡＲＶＤＤ［０］）の電圧レベルの低下速度を制御することが可能になる。その後、当該書き込み動作が終了すると、ＷＴＥ，ＣＷＳＥ［０］が‘Ｌ’レベルに遷移し、ＣＲＳＥ［０］が‘Ｈ’レベルに遷移する。これにより、ＣＷＳＲＣ［０］およびＡＲＶＤＤ［０］共に、電圧レベルがＶＤＤＭに戻る。
【0054】
次に、図７（ｂ）に示す書き込み補助回路ＷＡＳＴ１ｂは、図７（ａ）のＷＡＳＴ１ａと比較してダイナミック部の回路構成が異なっている。図７（ｂ）のＷＡＳＴ１ｂにおけるダイナミック部ＶＤＢＫ１ｂは、スタティック部ＶＳＢＫにおけるＭＰ１１とＭＮ１１の共通接続ノードと、共通電源ノードＣＷＳＲＣ［０］の間にソース・ドレイン経路が接続されたＰＭＯＳトランジスタＭＰ１３を備えている。ＭＰ１３のゲートは、書き込み補助パルス信号ＷＰＴの反転信号（／ＷＰＴ）によって制御される。
【0055】
図７（ｂ）のＶＤＢＫ１ｂを用いると、図７（ａ）のＶＤＢＫ１ａを用いる場合と異なりＣＷＳＲＣ［０］の電圧レベルを下げ過ぎるような事態を容易に防止することが可能になる。すなわち、ＣＷＳＲＣ［０］の電圧レベルを下げ過ぎるとＶＳＢＫ内のＭＮ１１がオフに駆動されるため、電圧レベルの低下を自動的に停止させることができる。その結果、書き込み補助パルス信号ＷＰＴ（／ＷＰＴ）のタイミング設計を容易化することが可能になる。また、図７（ａ）、（ｂ）に示すような帰還回路型のスタティック部ＶＳＢＫを用いることで、例えば、単純な抵抗分圧等によって所定の電圧レベルを生成する場合と比較して、より安定した電圧レベルを生成することが可能になる。なお、当該書き込みサイクル（Ｔ１）の際に、ＶＳＢＫ内の各トランジスタは、主としてＤＣ的な電圧レベルを定める機能を持つので、トランジスタサイズは小さくてもよい。一方、ＶＤＢＫ１ａ，ＶＤＢＫ１ｂ内のトランジスタは、高速で電荷を引き抜くために比較的大きい駆動能力を持つことが望ましく、ＶＳＢＫ内の各トランジスタよりもトランジスタサイズが大きい方が望ましい。
【0056】
《書き込み補助タイミング生成回路の詳細》図９は、図５における書き込み補助タイミング生成回路の詳細な構成例を示す回路図である。図９に示す書き込み補助タイミング生成回路ＴＤＧ１は、インバータ回路ＩＶ１と、複数（ここでは３個）の遅延回路ブロックＤＬＹＢＫ１〜ＤＬＹＢＫ３と、ナンド演算回路ＮＤ１と、バッファ回路ＢＦを備えている。ＮＤ１の２入力の一方には書き込み補助イネーブル信号ＷＴＥが入力され、ＮＤ１の２入力の他方にはＩＶ１を介したＷＴＥの反転信号がＤＬＹＢＫ１〜ＤＬＹＢＫ３を順次介して入力される。ＢＦは、ＮＤ１の出力をバッファリングし、書き込み補助パルス信号ＷＰＴの反転信号（／ＷＰＴ）を出力する。このＷＰＴの反転信号（／ＷＰＴ）は、図７（ｂ）に示した回路構成を持つ書き込み補助回路ＷＡＳＴ１ｂ（［０］，［１］，［２］，…）に入力される。
【0057】
ＤＬＹＢＫ１〜ＤＬＹＢＫ３のそれぞれは、一端が遅延回路ブロックの入力ノードに共通接続された２個の経路と、当該２個の経路の他端を２入力とし、出力が遅延回路ブロックの出力ノードに接続されたセレクタ回路ＳＥＬを備えている。当該２個の経路の一方には所定の遅延量を持つ遅延素子ＤＬＹ（例えば複数段接続のインバータ回路等）が挿入される。ＤＬＹＢＫ１の出力ノードはＤＬＹＢＫ２の入力ノードに接続され、ＤＬＹＢＫ２の出力ノードはＤＬＹＢＫ３の入力ノードに接続される。ここで、ＤＬＹＢＫ１〜ＤＬＹＢＫ３にそれぞれ含まれるＳＥＬの選択（すなわちＤＬＹを介すか否か）が前述した行数情報ＸＳＥＴに基づいて行われる。
【0058】
これにより、ＮＤ１の２入力の一方にはＷＴＥの‘Ｈ’パルスが入力され、ＮＤ１の２入力の他方には当該‘Ｈ’パルスの反転信号となる‘Ｌ’パルスをＸＳＥＴに基づいて遅延した信号が入力される。その結果、ＮＤ１は、ＸＳＥＴに基づく遅延時間をパルス幅とする‘Ｌ’パルス信号を出力する。なお、ＤＬＹＢＫ１〜ＤＬＹＢＫ３内に含まれる各遅延素子ＤＬＹには、それぞれ重み付けを持たせることが望ましい。例えば、ＤＬＹＢＫ１：ＤＬＹＢＫ２：ＤＬＹＢＫ３内の各ＤＬＹの遅延量を、それぞれ１：２：４等に設定することで、ＸＳＥＴの値に応じて０〜７の範囲でパルス幅を調整することが可能になる。
【0059】
《書き込み補助回路（変形例）の概要》図１０は、図５とは一部異なる書き込み補助回路周りの機能の一例を示す概略図である。図１０のスタティック型メモリモジュールＳＲＭＤａでは、図５に示したＷＡＳＴ１［０］〜ＷＡＳＴ１［ｑ］の代わりに書き込み補助回路ＷＡＳＴ２［０］〜ＷＡＳＴ２［ｑ］が備わっている。書き込み補助回路ＷＡＳＴ２［０］〜ＷＡＳＴ２［ｑ］のそれぞれは、図５における書き込み補助イネーブル信号ＷＴＥ用のスイッチＳＷｍの部分を備えずに、書き込み補助パルス信号ＷＰＴ用のスイッチＳＷｓのみを備えた構成となっている。具体的には、ＷＡＳＴ２［０］〜ＷＡＳＴ２［ｑ］のそれぞれは、例えば図７（ａ）において、スタティック部ＶＳＢＫを備えずに、ダイナミック部ＶＤＢＫ１ａのみを備えた構成となる。
【0060】
ＳＲＡＭメモリセルは、通常、消費電流が非常に小さいため、場合によっては、スタティック部を備えずに、ダイナミック部（スイッチＳＷｓ）でメモリセル電源電圧を所定の電圧レベルに低下させたのち、ＳＷｓをオフにしてメモリセル電源ラインをハイインピーダンス状態とすることでも当該電圧レベルをある程度維持することができる。したがって、書き込み補助回路を図１０に示すような構成で実現することも可能であり、これによって、回路面積の低減等が図れる。ただし、メモリセル電源ラインをハイインピーダンス状態とすると、例えば外部ノイズの混入等による誤動作等が懸念されるため、このような観点からは図５のような構成例を用いる方が望ましい。
【0061】
図１１は、図４のメモリユニットにおいて、その各スタティック型メモリモジュールに図１０の書き込み補助回路を適用した場合の効果の一例を示す概略図である。図１１に示すメモリユニットＭＥＭＵは、図６の場合と同様に、縦長形状のスタティック型メモリモジュールＳＲＭＤ１と横長形状のスタティック型メモリモジュールＳＲＭＤ２を含んでいる。ＳＲＭＤ１はＳＲＭＤ２に比べて行数が多い（Ｙ軸方向の長さが長い）ため、ＳＲＭＤ１の書き込み補助回路ＷＡＳＴ２＿１にはパルス幅が広い書き込み補助パルス信号ＷＰＴが印加され、ＳＲＭＤ２の書き込み補助回路ＷＡＳＴ２＿２にはパルス幅が狭いＷＰＴが印加される。
【0062】
ＳＲＭＤ１，ＳＲＭＤ２において、仮に図１０におけるスイッチＳＷｓの駆動能力やＷＰＴのパルス幅を同一にした場合、図１１の比較例に示すようにメモリセル電源ラインの長さ（負荷の大きさ）に応じて、低下後のメモリセル電源電圧ＡＲＶＤＤの電圧レベルが異なり得る。ここでは、ＳＲＭＤ１においてＡＲＶＤＤの電圧レベルが高すぎる事態が生じ、ＳＲＭＤ２においてＡＲＶＤＤの電圧レベルが低すぎる事態が生じている。ＡＲＶＤＤの電圧レベルが高すぎると、前述したように書き込みマージンの低下が生じる恐れがあり、ＡＲＶＤＤの電圧レベルが低すぎると、例えば書き込み終了時のラッチ動作が不十分となったり、あるいは当該ＡＲＶＤＤに接続される非書き込み対象のメモリセルにおいてラッチ能力が不足するような事態が生じ得る。そこで、図１１に示すように、メモリセル電源ラインの長さ（ワード線の本数（行数））に応じてＷＰＴのパルス幅を変更することで、ＡＲＶＤＤの電圧レベルをアレイ構成に関わらず一定にすることができ、前述したような事態を回避することが可能になる。
【0063】
以上、本実施の形態１の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。
【0064】
《その他の変形例》これまでの説明では、パルス幅の調整により、メモリセル電源ラインからの電荷を引く抜く方式を示した。ただし、パルス幅の調整ではなく、例えば、図７のトランジスタＭＮ１２やＭＰ１３のトランジスタのサイズ（例えばゲート幅）により、調整してもよい。つまり、２つのメモリモジュールで、ワード線の本数が多いメモリモジュールの方がワード線数の少ないメモリモジュールより、トランジスタＭＮ１２やＭＰ１３のトランジスタのサイズを大きくしておく。なお、トランジスタは複数設けてもよく、それらのサイズ（ゲート幅）の和（別の言い方をすれば、駆動能力）は、ワード線の本数の多いものの方が大きい。これにより、ワード線の本数が多いメモリモジュールのメモリセル電源ラインの電荷を引き抜く能力を大きくできる。
【0065】
（実施の形態２）《書き込み補助タイミング生成回路（変形例）周りの概要》
図１２は、本発明の実施の形態２による半導体装置において、図５とは異なる書き込み補助タイミング生成回路周りの構成例を示す概略図である。図１２のスタティック型メモリモジュールＳＲＭＤｂでは、図５の場合と同様に、ワードドライバブロックＷＬＤ、制御回路ブロックＣＴＬＢＫ、入出力バッファ回路ＩＯＢ、書き込み補助回路ＷＡＳＴ１［０］〜ＷＡＳＴ１［ｑ］および複数のメモリセルＭＣが代表的に示されている。更に、図１２のＳＲＭＤｂは、図５とは異なる書き込み補助タイミング生成回路ＴＤＧ２を備えると共に、行数ダミー負荷回路ＸＤＭＹが新たに加わっている。
【0066】
行数ダミー負荷回路ＸＤＭＹは、ワードドライバブロックＷＬＤのＹ軸方向のサイズ（ワード線の本数（行数））に比例したＹ軸方向のサイズを備え、Ｙ軸方向のサイズが大きくなるほど大きな遅延量を生成する機能を備えている。ＸＤＭＹのＹ軸方向のサイズは、代表的にはＷＬＤのＹ軸方向のサイズと同等に設定される。書き込み補助タイミング生成回路ＴＤＧ２は、図５のＴＤＧ１と異なり行数情報ＸＳＥＴが入力されず、その代わりに、ＸＤＭＹによって生成された遅延量によって行数を取得し、この遅延量に応じたパルス幅を持つ書き込み補助パルス信号ＷＰＴを出力する。ＷＡＳＴ１［０］〜ＷＡＳＴ１［ｑ］のそれぞれは、書き込み動作時に、図５の場合と同様にＷＰＴを用いてメモリセル電源電圧ＡＲＶＤＤ［０］〜ＡＲＶＤＤ［ｎ］の立ち下がり速度を制御する。
【0067】
このような構成例を用いると、ＸＤＭＹによって行数に応じた遅延量を容易又は高精度に生成することが可能になるため、結果的に、書き込み補助回路を用いたメモリセル電源電圧の立ち下がり速度の制御を容易化又は高精度化することが可能になる。すなわち、例えば前述した図９のＴＤＧ１を用いてＷＰＴのパルス幅を調整する場合、パルス幅が所定の刻み幅でディジタル的に制御されるため、行数をＷＰＴのパルス幅に高精度に反映させるためには、各遅延素子ＤＬＹの遅延量を小さくすると共に多くの遅延回路ブロック（ＤＬＹＢＫ）を設ける必要がある。この場合、回路面積の増大や回路の複雑化等が生じる恐れがある。一方、図１２に示すように、当該パルス幅をＸＤＭＹを用いて制御すると、ＸＤＭＹのサイズ（すなわち行数）が大きくなるほど、その寄生成分（寄生容量、寄生抵抗）を利用して大きな遅延量を生成することができ、パルス幅のアナログ的な制御が容易に実現可能になる。更に、行数情報ＸＳＥＴが不要となるため、この設定に伴う煩雑さを解消することができる。
【0068】
《書き込み補助タイミング生成回路（変形例）周りの詳細》図１３は、図１２における行数ダミー負荷回路および書き込み補助タイミング生成回路の詳細な構成例を示す回路図である。図１３において、行数ダミー負荷回路ＸＤＭＹは、インバータ回路ＩＶ１０〜ＩＶ１２と、Ｙ軸方向（ビット線（図示せず）、メモリセル電源ラインＡＲＶＤＤの延伸方向）に向けて並んで延伸する２本のダミービット線ＤＢＬ１，ＤＢＬ２と、容量Ｃ１，Ｃ２を備えている。ＩＶ１０は、書き込み補助イネーブル信号ＷＴＥを入力とし、ＤＢＬ１の一端に向けて反転信号を出力する。ＩＶ１１は、ＤＢＬ１の他端を入力とし、ＤＢＬ２の一端に向けて反転信号を出力する。ＩＶ１２は、ＤＢＬ２の他端を入力とし、反転信号を書き込み補助タイミング生成回路ＴＤＧ２に向けて出力する。ここで、ＤＢＬ１は往路配線となり、ＤＢＬ２は復路配線となる。
【0069】
ＤＢＬ１，ＤＢＬ２の配線長は、前述したように、ワードドライバブロックＷＬＤのＹ軸方向のサイズに応じて定められる。容量Ｃ１はＤＢＬ１と接地電源電圧ＶＳＳの間に接続され、容量Ｃ２はＤＢＬ２とＶＳＳの間に接続される。Ｃ１にはＤＢＬ１の寄生容量が含まれ、Ｃ２にはＤＢＬ２の寄生容量が含まれる。これにより、Ｃ１，Ｃ２の容量値は、ＤＢＬ１，ＤＢＬ２が長くなるほど大きくなる。また、Ｃ１，Ｃ２には、別途形成した容量素子が含まれていてもよい。具体的には、例えば、ＤＢＬ１，ＤＢＬ２に対して一定の長さ毎に容量素子（例えば拡散層容量やＭＯＳ容量等）が付加されるような回路構成およびレイアウト構成を用いることができる。この場合も、Ｃ１，Ｃ２の容量値は、ＤＢＬ１，ＤＢＬ２が長くなるほど大きくなる。
【0070】
ＸＤＭＹは、ＩＶ１０から入力されたＷＴＥの‘Ｈ’パルスを、主としてＤＢＬ１，ＤＢＬ２の寄生抵抗値とＣ１，Ｃ２の容量値に応じた時間だけ遅延させ、ＩＶ１２を介して‘Ｌ’パルスを出力する。一方、図１３の書き込み補助タイミング生成回路ＴＤＧ２は、図９に示したＴＤＧ１から、インバータ回路ＩＶ１および遅延回路ブロックＤＬＹＢＫ１〜ＤＬＹＢＫ３を含む遅延経路が削除され、その代わりに当該経路がＸＤＭＹを介した遅延経路に置き換えらたような構成となっている。
【0071】
すなわち、ナンド演算回路ＮＤ１の２入力の一方にはＷＴＥが入力され、ＮＤ１の２入力の他方には、ＷＴＥをＸＤＭＹを介して遅延ならびに反転させた信号（ＩＶ１２の出力信号）が入力される。これによって、ＮＤ１は、ＴＤＧ１の場合と同様に、ＸＤＭＹに基づく遅延時間をパルス幅とする‘Ｌ’パルス信号を出力する。この‘Ｌ’パルス信号は、バッファ回路ＢＦを介して書き込み補助パルス信号ＷＰＴの反転信号（／ＷＰＴ）となり、書き込み補助回路ＷＡＳＴ１ｂ（［０］，［１］，［２］，…）は、当該信号（／ＷＰＴ）を用いてメモリセル電源電圧ＡＲＶＤＤの立ち下がり速度を制御する。その結果、アレイ構成に関わらず書き込みマージンの向上が実現可能となる。なお、図１３のＸＤＭＹでは、１往復の配線（ＤＢＬ１，ＤＢＬ２）によって遅延時間の設定を行ったが、場合によっては、２往復以上の配線を設けて遅延時間の設定を行うことも可能である。
【0072】
以上、本実施の形態２の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。なお、実施の形態１，２で示したメモリモジュールの行数の差は、通常、２のべき乗で異なる。例えば、１つのメモリモジュールのワード線数（行数）が２５６（２の８乗）である場合、これより少ない場合は、例えば１２８（２の７乗）、これより多い場合は、例えば５１２（２の９乗）となる。
【0073】
（実施の形態３）《ワードドライバ用電源回路ブロック（本実施の形態３の主要な特徴）の概要》
図１４は、本発明の実施の形態３による半導体装置において、図４のメモリユニット内の各スタティック型メモリモジュールに含まれるワードドライバ用電源回路ブロックの特徴の一例を表す概略図である。図１４に示すメモリユニットＭＥＭＵは、ワード線ＷＬの延伸方向を横方向（Ｘ軸方向）、ビット線（図示せず）およびワードドライバ電源ラインＷＬＶＤＤの延伸方向を縦方向（Ｙ軸方向）として、縦長形状のスタティック型メモリモジュールＳＲＭＤ１と横長形状のスタティック型メモリモジュールＳＲＭＤ２を含んでいる。
【0074】
ＳＲＭＤ１は、メモリアレイＭＡＲＹ１内のワード線ＷＬの本数に応じた数のワードドライバＷＤを含んだワードドライバブロックＷＬＤ１と、ＷＬＤ１内の各ＷＤにＷＬＶＤＤを介してワードドライバ電源電圧を供給するワードドライバ用電源回路ブロックＶＧＥＮ１を備える。同様に、ＳＲＭＤ２は、メモリアレイＭＡＲＹ２内のＷＬの本数に応じた数のＷＤを含んだワードドライバブロックＷＬＤ２と、ＷＬＤ２内の各ＷＤにＷＬＶＤＤを介してワードドライバ電源電圧を供給するワードドライバ用電源回路ブロックＶＧＥＮ２を備える。
【0075】
この図１４の構成例では、ＶＧＥＮ１がＶＧＥＮ２よりも大きいサイズ（駆動能力）を備えることが特徴となっている。具体的には、ワードドライバ用電源回路ブロック内のトランジスタのゲート幅が大きいことになる（図１６で言えばトランジスタＭＰ３０〜ＭＰ３２，ＭＮ３０のゲート幅）。ＶＧＥＮ１，ＶＧＥＮ２は、図３等で述べたように、読み出し動作（書き込み動作）時に、ワードドライバ電源ライン（ワードドライバ電源電圧）ＷＬＶＤＤの電圧レベルを低下させる機能を持つ。これによって、スタティックノイズマージン（ＳＮＭ）が向上し、読み出しマージンの向上が図れる。ただし、仮にＳＲＭＤ１，ＳＲＭＤ２においてワードドライバ用電源回路ブロックのサイズ（駆動能力）を同一とした場合、以下のようなことが懸念される。
【0076】
まず、ＳＲＭＤ１ではワードドライバ電源ラインＷＬＶＤＤの長さが長い（負荷が大きい）ため、図１４の比較例に示すように、ワードドライバ電源電圧ＷＬＶＤＤを所定の電圧レベルまで低下させるのに時間を要する恐れがある。更に、ＳＲＭＤ１ではワード線ＷＬの長さが短い（負荷が小さい）ため、図１４の比較例に示すように、ＷＬの立ち上がり速度が速く、ＷＬの電圧レベルにオーバーシュートが生じる恐れがある。その結果、ＳＲＭＤ１では、図２５（ｂ）で述べたように、ＷＬの電圧レベルが過剰に高くなり易く、十分な読み出しマージンを確保できない恐れがある。
【0077】
一方、ＳＲＭＤ２ではＷＬＶＤＤの長さが短い（負荷が小さい）ため、図１４の比較例に示すように、ＷＬＶＤＤが所定の電圧レベルに向けて急速に低下し、場合によってはアンダーシュートが生じる恐れがある。更に、ＳＲＭＤ２ではＷＬの長さが長い（負荷が大きい）ため、図１４の比較例に示すように、ＷＬの立ち上がりに遅延が生じ得る。その結果、ＳＲＭＤ２では、図２５（ａ）で述べたように、ＷＬの立ち上がり速度が過剰に遅くなり易く、アクセス時間の高速化が図れない恐れがある。
【0078】
そこで、本実施の形態３の半導体装置では、行数（ワード線の本数）が多いほど、更に、列数（ビット線対の本数）が少ないほどワードドライバ用電源回路ブロックＶＧＥＮのサイズ（駆動能力）を大きくすることが主要な特徴の一つとなっている。すなわち、行数が多い場合には、ＶＧＥＮの駆動能力を大きくすることで、ＷＬＶＤＤの立ち下がり速度を速めて読み出しマージンを確保する。逆に行数が少ない場合には、ＶＧＥＮの駆動能力を小さくすることで、ＷＬＶＤＤの過剰な電圧低下を抑制して十分なワード線の立ち上がり速度（アクセス時間）を確保する。また、列数が少ない場合には、ＶＧＥＮの駆動能力を大きくすることで、ＷＬＶＤＤの立ち下がり速度を速め、ワード線の電圧レベルが過剰に高くなるのを抑制して読み出しマージンを確保する。逆に列数が多い場合には、ＶＧＥＮの駆動能力を小さくすることで、ＷＬＶＤＤに必要十分な高い電圧レベルを確保し、ワード線の立ち上がり速度（アクセス時間）が遅くなるのを抑制する。
【0079】
図１４の構成例では、行数が多く、かつ列数が少ないＳＲＭＤ１では、ＶＧＥＮ１の駆動能力（サイズ）が大きく設定され、逆に、行数が少なく、かつ列数が多いＳＲＭＤ２では、ＶＧＥＮ２の駆動能力（サイズ）が小さく設定される。その結果、図１４に示すように、ワードドライバ電源電圧ＷＬＶＤＤが好適な立ち下がり速度で好適な電圧レベルに低下し、また、ワード線ＷＬの立ち上がり速度も好適な速度となるため、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。
【0080】
図１５（ａ）〜（ｃ）は、メモリユニット内の各スタティック型メモリモジュールのアレイ構成が図１４とは異なる場合において、各ワードドライバ用電源回路ブロックのサイズの関係を例示する概略図である。まず、図１５（ａ）では、メモリユニットＭＥＭＵ内に、それぞれ行数は異なるが、同一の列数を持った２個のスタティック型メモリモジュールＳＲＭＤ４，ＳＲＭＤ５が備わっている。ＳＲＭＤ４は、Ｘ軸方向のサイズ（列数）がＸ４、Ｙ軸方向のサイズ（行数）がＹ４のメモリアレイＭＡＲＹ４を持ち、ＳＲＭＤ５は、Ｘ軸方向のサイズ（列数）が同じくＸ４、Ｙ軸方向のサイズ（行数）がＹ５のメモリアレイＭＡＲＹ５を持つ。ここでは、Ｙ４＞Ｙ５であるため、ＳＲＭＤ４のワードドライバ用電源回路ブロックＶＧＥＮ４のサイズ（駆動能力）がＳＲＭＤ５のワードドライバ用電源回路ブロックＶＧＥＮ５のサイズ（駆動能力）よりも大きく設定される。
【0081】
次に、図１５（ｂ）では、ＭＥＭＵ内に、それぞれ列数は異なるが、同一の行数を持つ２個のスタティック型メモリモジュールＳＲＭＤ４，ＳＲＭＤ６が備わっている。ＳＲＭＤ４は、前述したようにＸ４とＹ４のＭＡＲＹ４を持ち、ＳＲＭＤ６は、Ｘ軸方向のサイズ（列数）がＸ６、Ｙ軸方向のサイズ（行数）が同じくＹ４のメモリアレイＭＡＲＹ６を持つ。ここでは、Ｘ４＞Ｘ６であるため、ＳＲＭＤ６のワードドライバ用電源回路ブロックＶＧＥＮ６のサイズ（駆動能力）がＳＲＭＤ４のＶＧＥＮ４のサイズ（駆動能力）よりも大きく設定される。続いて、図１５（ｃ）では、ＭＥＭＵ内に、それぞれ行数と列数が共に異なる２個のスタティック型メモリモジュールＳＲＭＤ４，ＳＲＭＤ７が備わっている。ＳＲＭＤ４は、前述したようにＸ４とＹ４のＭＡＲＹ４を持ち、ＳＲＭＤ７は、Ｘ軸方向のサイズ（列数）がＸ７、Ｙ軸方向のサイズ（行数）がＹ７のメモリアレイＭＡＲＹ７を持つ。ここでは、Ｙ４＞Ｙ７であるが、Ｘ４＞Ｘ７であるため、場合によってはＳＲＭＤ７のワードドライバ用電源回路ブロックＶＧＥＮ７のサイズ（駆動能力）とＳＲＭＤ４のＶＧＥＮ４のサイズ（駆動能力）とが同等になり得る。
【0082】
なお、ここでは、２個のスタティック型メモリモジュール間でサイズが等しい、具体的には行数が等しい、または列数が等しいことを述べたが、多少の差があっても良く、実質的に等しければよい。行数や列数は通常２のべき乗で構成される。仮に行数が第１スタティック型メモリモジュールで５１２（２の９乗）の場合、第２スタティック型メモリモジュールで５１２に例えば１０前後の数の差があってもよい。この差には冗長行を含んでも良い。これに対し、第２スタティック型メモリモジュールで２５６（２の８乗）や１０２４（２の１０乗）の場合は、つまり２の乗数で異なる場合、等しい範囲に入らない。
【0083】
《ワードドライバ用電源回路ブロック周りの詳細》図１６は、図１４の各スタティック型メモリモジュールにおいて、そのワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図１７は、図１６におけるワードドライバ用電源回路ブロックの動作例を示す波形図である。図１６において、ワードドライバ用電源回路ブロックＶＧＥＮａは、ＰＭＯＳトランジスタＭＰ３０〜ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３０を備える。ＭＰ３０は、電源電圧ＶＤＤＭとワードドライバ電源ライン（ワードドライバ電源電圧）ＷＬＶＤＤの間にソース・ドレイン経路が接続される。ＭＰ３１，ＭＰ３２は、ＷＬＶＤＤとＭＮ３０のドレインの間にソース・ドレイン経路が並列に接続され、ＭＮ３０のソースは接地電源電圧ＶＳＳに接続される。ＭＰ３０〜ＭＰ３２のゲートは、それぞれイネーブル信号ＥＮ１〜ＥＮ３によって制御され、ＭＮ３０のゲートはイネーブル信号ＶＤＤＥＮによって制御される。
【0084】
ワードドライバブロックＷＬＤａは、（ｍ＋１）個のワードドライバＷＤ［０］〜ＷＤ［ｍ］を備える。ＷＤ［０］〜ＷＤ［ｍ］のそれぞれは、ここではＰＭＯＳトランジスタＭＰ４０およびＮＭＯＳトランジスタＭＮ４０からなるＣＭＯＳインバータ回路となっている。当該ＣＭＯＳインバータ回路の電源電圧がＶＧＥＮａからのワードドライバ電源ラインＷＬＶＤＤを介して共通に供給される。メモリアレイＭＡＲＹは、（ｍ＋１）本のワード線ＷＬ［０］〜ＷＬ［ｍ］と、（ｎ＋１）個のビット線対（ＢＬ［０］，ＺＢＬ［０］）〜（ＢＬ［ｎ］，ＺＢＬ［ｎ］）と、当該ワード線と当該ビット線対の交点に配置された複数（ここでは（ｍ＋１）×（ｎ＋１）個）のメモリセルＭＣを備える。ＷＬ［０］〜ＷＬ［ｍ］は、ＷＬＤａ内のＷＤ［０］〜ＷＤ［ｍ］によってそれぞれ駆動される。
【0085】
ＶＧＥＮａは、読み出し動作（書き込み動作）時に、図１７に示すような動作を行う。まず、図１および図３に示したデコード起動信号ＴＤＥＣが‘Ｌ’レベルの状態では、ＥＮ１，ＥＮ２が‘Ｌ’レベル、ＶＤＤＥＮが‘Ｌ’レベルとなっている。これにより、ＶＧＥＮａ内のＭＰ３０，ＭＰ３１がオン、ＭＮ３０がオフとなり、ワードドライバ電源電圧ＷＬＶＤＤは、ＶＤＤＭとなる。その後、読み出し動作（書き込み動作）に伴いＴＤＥＣが‘Ｈ’レベルに遷移すると、これに応じてＶＤＤＥＮが‘Ｈ’レベルに遷移する。その結果、ＷＬＶＤＤの電圧レベルは、ＶＤＤＭから、ＭＰ３０，ＭＰ３１，ＭＮ３０のオン抵抗比で定められる電圧レベルに低下する。
【0086】
この際に、ＥＮ３は、‘Ｈ’レベルか‘Ｌ’レベルのいずれかに予め設定されている。仮に、ＥＮ３が‘Ｌ’レベルに設定されている場合、ＭＰ３２がオンとなり、ＭＰ３１，ＭＰ３２の並列回路におけるオン抵抗が下がるため、ＥＮ３が‘Ｈ’レベルに設定されている場合と比べてＷＬＶＤＤの電圧レベルの低下幅が増大する。ＥＮ３の設定は、例えば、読み出し動作時に用いる電源電圧ＶＤＤＭ（ＶＧＥＮａの電源電圧およびメモリセルＭＣの電源電圧に対応）の大きさに応じて行われる。
【0087】
例えば、スタティック型メモリモジュールが通常動作モードと高速動作モードを備える場合、高速動作モード時には通常動作モード時と比べてＶＤＤＭの電圧レベルが高く設定される。この場合、ＭＣ内の各トランジスタのしきい値電圧ばらつきとの関係で、通常動作モード時と比べてスタティックノイズマージン（ＳＮＭ）（読み出しマージン）が低下する場合がある。そこで、高速動作モード時には通常動作モード時と比べてＷＬＶＤＤの電圧レベルの低下幅を大きくすることで、この読み出しマージンの低下分を補償することができる。なお、このＥＮ３，ＭＰ３２に伴う機能は、勿論省略することも可能である。
【0088】
一方、このようなＶＧＥＮａの動作と並行して、ＷＬＤａ内の選択対象のワードドライバＷＤ［ｓ］（ｓは０〜ｍの整数）は、図１７に示すように、ＴＤＥＣの‘Ｈ’レベルへの遷移に応じて対応するワード線ＷＬ［ｓ］を活性化する。この際のＷＬ［ｓ］の電圧レベルは、前述したＷＬＶＤＤの電圧レベルによって定められる。その後、ＴＤＥＣが‘Ｌ’レベルへ遷移すると、ＷＤ［ｓ］を介してＷＬ［ｓ］が非活性化され、また、ＶＤＤＥＮが‘Ｌ’レベルに戻り、これに応じてＷＬＶＤＤの電圧レベルがＶＤＤＭに戻る。
【0089】
ここで、図１６の構成例では、ＶＧＥＮａ内の各ＭＯＳトランジスタ（ＭＰ３０〜ＭＰ３２、ＭＮ３０）のトランジスタサイズが、行数（ワード線数）（ｍ＋１）が多くなるほど、また列数（ビット線対数）（ｎ＋１）が少なくなるほど大きく設定されることが特徴となっている。これによって、図１４で述べたように、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。
【0090】
以上、本実施の形態３の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。
【0091】
（実施の形態４）《ワードドライバ用電源回路ブロック周り（変形例［１］）の詳細》
図１８は、本発明の実施の形態４による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図１８に示す構成例は、前述した図１６の構成例と比較してワードドライバ用電源回路ブロックの内部構成が異なっている。これ以外の構成に関しては図１６と同様であるため、詳細な説明は省略する。図１８におけるワードドライバ用電源回路ブロックＶＧＥＮｂは、（ｐ＋１）個のワードドライバ用電源回路ＶＧ［０］〜ＶＧ［ｐ］を備えている。
【0092】
ＶＧ［０］〜ＶＧ［ｐ］のそれぞれは、図１６に示したＶＧＥＮａと同様に、ＰＭＯＳトランジスタＭＰ３０〜ＭＰ３２と、ＮＭＯＳトランジスタＭＮ３０を備える。各ＶＧ［０］〜ＶＧ［ｐ］内に含まれるＭＰ３０〜ＭＰ３２のゲートは、それぞれイネーブル信号ＥＮ１〜ＥＮ３によって共通に制御される。同様に、各ＶＧ［０］〜ＶＧ［ｐ］内に含まれるＭＮ３０のゲートは、それぞれイネーブル信号ＶＤＤＥＮによって共通に制御される。そして、各ＶＧ［０］〜ＶＧ［ｐ］内に含まれるＭＰ３０のドレイン（ＭＰ３１，ＭＰ３２のソース）が共通に接続され、当該共通接続ノードからワードドライバ電源電圧ＷＬＶＤＤが出力される。
【0093】
ここで、図１８の構成例では、ワードドライバ用電源回路の数（ＶＧ［０］〜ＶＧ［ｐ］の「ｐ」の値）が行数（ワード線の本数）が多くなるほど、また列数（ビット線対の個数）が少なくなるほど多くなることが特徴となっている。すなわち、ＶＧ［０］〜ＶＧ［ｐ］内に含まれる各ＭＯＳトランジスタのサイズが同一であるものとし、前述した図１６の構成例では各ＭＯＳトランジスタ自身のサイズによってＷＬＶＤＤの駆動能力を調整したのに対し、図１８の構成例ではワードドライバ用電源回路の数によって駆動能力の調整を行っている。回路的に見方を変えれば、図１６の構成例において各ＭＯＳトランジスタを並列接続で構成し、その並列接続個数によって駆動能力の調整を行っている。これによって、図１４で述べたように、メモリアレイ構成に関わらず、十分な読み出しマージンと、十分なアクセス時間を確保することが可能になる。
【0094】
また、図１８の方式は、図１６の方式と比較して、よりコンパイルドＳＲＡＭに適した方式と言える。例えば、図１６の方式を用いる場合、それぞれトランジスタサイズが異なる複数のレイアウトセルの準備が必要とされる場合があるが、図１８の方式を用いる場合、１個のレイアウトセルを準備すればよい。また、図１８の構成例において、各ワードドライバ用電源回路に含まれるＭＰ３１，ＭＰ３２は、例えば、メモリセルＭＣ内に含まれる負荷用トランジスタ（図２のＭＰ１，ＭＰ２）と同一のしきい値電圧特性を持つように構成することができる。この場合、ＭＣにおけるＭＰ１，ＭＰ２のしきい値電圧のばらつきが各ワードドライバ用電源回路におけるＭＰ３１，ＭＰ３２にも反映され、ＭＰ１，ＭＰ２のしきい値電圧のばらつきに応じてＷＬＶＤＤの電圧レベルを補正することができる。
【0095】
以上、本実施の形態４の半導体装置を用いることで、代表的には、実施の形態３と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。
【0096】
（実施の形態５）《ワードドライバ用電源回路ブロック周り（変形例［２］）の詳細》
図１９は、本発明の実施の形態５による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図１９に示す構成例は、前述した図１８の構成例と比較して、主にワードドライバ用電源回路ブロック内の各ワードドライバ用電源回路の出力先が異なっている。ここでは、この相違点に着目して説明を行う。図１９に示すワードドライバ用電源回路ブロックＶＧＥＮｂ’は、図１８のＶＧＥＮｂと同様に、イネーブル信号ＥＮ１〜ＥＮ３，ＶＤＤＥＮによって共通に制御される（ｐ＋１）個のワードドライバ用電源回路ＶＧ［０］〜ＶＧ［ｐ］を備えている。
【0097】
また、図１９に示すワードドライバブロックＷＬＤａ’では、ビット線対の延伸方向に向けて順に、（ｍ＋１）個のワードドライバＷＤ（［０］，…，［ｄ］，［ｄ＋１］，…［２ｄ＋１］，…，…，［ｍ−ｄ］，…，［ｍ］）が配置されている。（ｍ＋１）個のＷＤには、ビット線対の延伸方向に延びる１本のワードドライバ電源ラインＷＬＶＤＤによって電源が供給される。ここで、このＷＬＶＤＤ上には（ｄ＋１）個のＷＤ毎に接続ノードが存在し、ワードドライバ用電源回路ＶＧ［０］〜ＶＧ［ｐ］は、当該接続ノードの中のそれぞれ異なるノードに対して出力を行う。すなわち、ＶＧ［０］はＷＤ［０］近辺の接続ノードに対して出力を行い、ＶＧ［１］はＷＤ［ｄ＋１］近辺の接続ノードに対して出力を行い、以降同様にして、ＶＧ［ｐ］はＷＤ［ｍ−ｄ］近辺の接続ノードに対して出力を行う。
【0098】
このように、ワードドライバ電源ラインＷＬＶＤＤにおいて所定の間隔で分散されたノードにワードドライバ用電源回路ＶＧ［０］〜ＶＧ［ｐ］がそれぞれ電源供給を行うことで、例えばＷＬＶＤＤの一端のみから電源供給を行うような場合と比べてＷＬＶＤＤ上の所謂遠近端差を低減することができる。すなわち、例えば読み出し動作時にワードドライバ用電源回路を用いてＷＬＶＤＤの電圧レベルを低下させた場合、当該電圧レベルの到達時間がワードドライバ用電源回路の近くに配置されたワードドライバと遠くに配置されたワードドライバとで異なり得る。この場合、メモリアレイＭＡＲＹ内の各メモリセルＭＣで読み出しマージン等に差分が生じる恐れがある。そこで、前述したように、分散されたノードに電源供給を行うことで、このような差分を低減することが可能になる。
【0099】
なお、ＶＧ［０］〜ＶＧ［ｐ］内の各トランジスタサイズＷｐ［０］（Ｗｎ［０］）〜Ｗｐ［ｐ］（Ｗｎ［ｐ］）はそれぞれ同一とすることも可能であるが、場合によっては若干異なる値とすることも可能である。すなわち、このようにＶＧ［０］〜ＶＧ［ｐ］の出力先を分散させた場合でも、各ワードドライバ用電源回路のトランジスタサイズと各ワードドライバのトランジスタサイズとの負荷バランスなどによって、ＷＬＶＤＤ上で前述した遠近端差と同様な差分が生じる場合がある。そこで、ＶＧ［０］〜ＶＧ［ｐ］内の各トランジスタサイズを適宜調整することで、このような差分を更に低減することも可能である。
【0100】
以上、本実施の形態５の半導体装置を用いることで、代表的には、実施の形態３と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。
【0101】
（実施の形態６）《ワードドライバ用電源回路ブロック周り（変形例［３］）の詳細》
図２０は、本発明の実施の形態６による半導体装置において、図１４の各スタティック型メモリモジュールにおけるワードドライバ用電源回路ブロック、ワードドライバブロックおよびメモリアレイの詳細な構成例を示す回路図である。図２０に示す構成例は、前述した図１９の構成例と比較して、ワードドライバ電源ラインＷＬＶＤＤが（ｐ＋１）個のワードドライバ電源ラインＷＬＶＤＤ［０］〜ＷＬＶＤＤ［ｐ］に分割された点が異なっている。これ以外の構成に関しては、図１９と同様であるため詳細な説明は省略する。
【0102】
ＷＬＶＤＤ［０］はワードドライバ用電源回路ブロックＶＧＥＮｂ’内のワードドライバ用電源回路ＶＧ［０］の出力に接続され、ＷＬＶＤＤ［１］はＶＧＥＮｂ’内のＶＧ［１］の出力に接続され、以降同様にして、ＷＬＶＤＤ［ｐ］はＶＧＥＮｂ’内のＶＧ［ｐ］の出力に接続される。ワードドライバブロックＷＬＤｂには、図１９の場合と同様に、（ｍ＋１）個のワードドライバＷＤ（［０］，…，［ｄ］，［ｄ＋１］，…［２ｄ＋１］，…，…，［ｍ−ｄ］，…，［ｍ］）が配置されている。ただし、図１９の場合と異なり、（ｄ＋１）個のワードドライバ毎に、それぞれ異なるワードドライバ電源ラインを介して電源が供給される。すなわち、ＷＤ［０］〜ＷＤ［ｄ］はＷＬＶＤＤ［０］を介して電源が供給され、ＷＤ［ｄ＋１］〜ＷＤ［２ｄ＋１］はＷＬＶＤＤ［１］を介して電源が供給され、以降同様にして、ＷＤ［ｍ−ｄ］〜ＷＤ［ｍ］はＷＬＶＤＤ［ｐ］を介して電源が供給される。このような構成例を用いることでも、図１９の場合と同様な効果が得られる。ただし、ＶＧ［０］〜ＶＧ［ｐ］毎に特性ばらつきが生じる恐れがあるため、この観点からは特性ばらつきを平均化することが可能な図１９の構成例の方が望ましい。
【0103】
以上、本実施の形態６の半導体装置を用いることで、代表的には、実施の形態３と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。
【0104】
（実施の形態７）《ワードドライバ用電源回路の配置例》
図２１（ａ）、（ｂ）は、本発明の実施の形態７による半導体装置において、そのスタティック型メモリモジュールにおける各ワードドライバ用電源回路の概略的な配置例を示す平面図である。図２１（ａ）、（ｂ）では、スタティック型メモリモジュールＳＲＭＤにおけるメモリアレイＭＡＲＹとワードドライバブロックＷＬＤとワードドライバ用電源回路ＶＧの配置関係例が示されている。図２１（ａ）では、行数が多いため、Ｙ軸方向（ビット線（図示せず）の延伸方向）において、メモリアレイＭＡＲＹが複数（ここでは３個のメモリアレイＭＡＲＹ［０］〜ＭＡＲＹ［２］）に分割して配置されている。
【0105】
ここで、Ｙ軸方向において各メモリアレイの両側にはタップ領域ＴＡＰ［０］〜ＴＡＰ［３］が備わっている。ここでは、ＴＡＰ［０］とＴＡＰ［１］の間にＭＡＲＹ［０］が配置され、ＴＡＰ［１］とＴＡＰ［２］の間にＭＡＲＹ［１］が配置され、ＴＡＰ［２］とＴＡＰ［３］の間にＭＡＲＹ［２］が配置される。ここで、タップ領域とは、各メモリアレイ内に含まれるｐ型ウエルおよびｎ型ウエルにそれぞれ給電を行うための領域である。仮に、行数が多い１個のメモリアレイを配置し、そのＹ軸方向の両側にタップ領域を配置して給電を行った場合、当該メモリアレイにおけるＹ軸方向の中間付近で十分な給電が行われない恐れがある。そこで、図２１（ａ）のようにメモリアレイを分割配置し、各分割メモリアレイの合間にタップ領域を配置することが有益となる。
【0106】
また、Ｘ軸方向（ワード線（図示せず）の延伸方向）において、ＭＡＲＹ［０］の隣にはワードドライバブロックＷＬＤ［０］が配置される。同様に、ＭＡＲＹ［１］の隣にはワードドライバブロックＷＬＤ［１］が配置され、ＭＡＲＹ［２］の隣にはワードドライバブロックＷＬＤ［２］が配置される。Ｙ軸方向において、ＭＡＲＹ［０］〜ＭＡＲＹ［２］のそれぞれのサイズと、ＷＬＤ［０］〜ＷＬＤ［２］のそれぞれのサイズは同等となる。また、Ｘ軸方向において、ＭＡＲＹ［０］〜ＭＡＲＹ［２］のそれぞれのサイズと、ＴＡＰ［０］〜ＴＡＰ［３］のそれぞれのサイズは同等となる。したがって、Ｘ軸方向でタップ領域と隣接し、Ｙ軸方向で２個のワードドライバブロックに挟まれる領域に空き領域を確保することができる。そこで、この空き領域を利用してワードドライバ用電源回路ＶＧ［０］〜ＶＧ［３］が分散して配置される。ＶＧ［０］〜ＶＧ［３］は、Ｘ軸方向においてそれぞれＴＡＰ［０］〜ＴＡＰ［３］に隣接して配置される。
【0107】
一方、図２１（ｂ）では、行数が少ないため、Ｙ軸方向（ビット線（図示せず）の延伸方向）において、１個のメモリアレイＭＡＲＹ［０］が配置される。図２１（ａ）の場合と同様に、Ｙ軸方向において、ＭＡＲＹ［０］の両側にはタップ領域ＴＡＰ［０］，ＴＡＰ［１］が配置される。また、Ｘ軸方向において、ＭＡＲＹ［０］の隣にはワードドライバブロックＷＬＤ［０］が配置され、ＴＡＰ［０］，ＴＡＰ［１］の隣にはワードドライバ用電源回路ＶＧ［０］，ＶＧ［１］が配置される。
【0108】
このような配置例を用いると、行数が多いほどワードドライバ用電源回路の数を増加させる方式（すなわち前述した図１９および図２０の構成例）を効率的に実現することが可能になる。具体的には、まず、レイアウト面積の観点で、空き領域を利用できるため効率的となる。また、設計ツールがコンパイルドＳＲＡＭのレイアウトを自動生成する際にも、図２１（ａ）から判るように、例えばＷＬＤ［０］、ＭＡＲＹ［０］、ＶＧ［０］およびＴＡＰ［０］の領域を単位として、行数に応じた規則的な配置を行えばよいため、処理の効率化が図れる。なお、前述したように、ワードドライバ用電源回路には列数の影響も反映させる必要があるが、この反映は、例えば図２１（ａ）における各ＶＧ［０］〜ＶＧ［３］の各トランジスタサイズを適宜調整すること（すなわち図１６のような方式）等で行うことが可能である。
【0109】
図２２は、図２１（ａ）のスタティック型メモリモジュールにおいて、その一部の領域の模式的なレイアウト構成例を示す平面図である。図２２には、例えば、図２１（ａ）におけるＶＧ［１］、ＴＡＰ［１］周りの詳細なレイアウト構成例が示されている。図２２では、ｎ型ウエルＮＷ１〜ＮＷ３とｐ型ウエルＰＷ１〜ＰＷ３が、Ｘ軸方向においてＮＷ１，ＰＷ１，ＮＷ２，ＰＷ２，ＮＷ３，ＰＷ３の順で交互に配置されている。なお、実際には、ＰＷ３の隣に更に列数に応じた数のｎ型ウエルとｐ型ウエルが配置されるが、ここでは省略している。ＮＷ１，ＰＷ１にはワードドライバブロックＷＬＤが形成され、ＰＷ１，ＮＷ２，ＰＷ２，ＮＷ３，ＰＷ３、…にはメモリアレイＭＡＲＹが形成される。
【0110】
ＷＬＤにおいて、ＮＷ１およびＰＷ１の上部（Ｚ軸方向）には、Ｘ軸方向に並んで延伸する複数のゲート層ＧＴがゲート絶縁膜を介して配置される。ＮＷ１内において、複数のＧＴの両側（Ｙ軸方向）にはｐ型の半導体層（拡散層）ＤＦＰが形成され、これによって、複数のＰＭＯＳトランジスタが実装される。ＰＷ１内において、複数のＧＴの両側にはｎ型の半導体層（拡散層）ＤＦＮが形成され、これによって、複数のＮＭＯＳトランジスタが実装される。また、ＮＷ１内には、Ｘ軸方向に延伸するｎ＋型の半導体層（拡散層）Ｎ＋が形成され、ＰＷ１内には、Ｘ軸方向に延伸するｐ＋型の半導体層（拡散層）Ｐ＋が形成される。Ｎ＋はＮＷ１の給電層となり、Ｐ＋はＰＷ１の給電層となる。ｎ＋型はｎ型よりも不純物濃度が高く設定され、ｐ＋型はｐ型よりも不純物濃度が高く設定される。
【0111】
更に、ＮＷ１およびＰＷ１には、前述したワードドライバ用電源回路の形成領域ＶＧ＿ＡＲＥＡが備わっている。例えば、図２２のＶＧ＿ＡＲＥＡを図２１（ａ）のＶＧ［１］とした場合、図２２のＶＧ＿ＡＲＥＡをＹ軸方向で挟む一方の側には図２１（ａ）のＷＬＤ［０］が形成され、他方の側には図２１（ａ）のＷＬＤ［１］が形成される。図２２において、ＶＧ＿ＡＲＥＡ内のレイアウト構成例は省略しているが、前述したワードドライバＷＬＤの場合と同様にしてＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが実装され、これによって所定の回路が形成される。
【0112】
ＭＡＲＹにおいて、ここでは、２個のｐ型ウエル（例えばＰＷ１とＰＷ２）とその間の１個のｎ型ウエル（例えばＮＷ２）によって１個のメモリセルＭＣが形成される。ＭＣにおいて、ＰＷ１上にはＸ軸方向に並んで延伸する２本のゲート層ＧＴが配置され、ＰＷ２上にもＸ軸方向に並んで延伸する２本のゲート層ＧＴが配置される。ＮＷ２上には、ＰＷ１上の２本のＧＴ中の１本と、ＰＷ２上の２本のＧＴ中の１本とがＸ軸方向に向けて連続的に延伸することで２本のゲート層ＧＴが配置される。各ＧＴは、実際にはゲート絶縁膜を介して配置される。
【0113】
ＰＷ１内には、２本のＧＴの両側にｎ型の半導体層（拡散層）ＤＦＮが形成され、これによって、ソース・ドレインの一端をＤＦＮで共有する一方のアクセス用トランジスタ（ＭＮ３）およびドライバ用トランジスタ（ＭＮ１）が実装される。ＰＷ２内にも、２本のＧＴの両側にＤＦＮが形成され、これによって、ソース・ドレインの一端をＤＦＮで共有する他方のアクセス用トランジスタ（ＭＮ４）およびドライバ用トランジスタ（ＭＮ２）が実装される。ＮＷ２内には、２本のＧＴの両側にｐ型の半導体層（拡散層）ＤＦＰが形成され、これによって、ＭＮ１とＧＴを共有する一方の負荷用トランジスタ（ＭＰ１）と、ＭＮ２とＧＴを共有する他方の負荷用トランジスタ（ＭＰ２）とが実装される。同様にして、ＭＡＲＹでは、Ｘ軸方向においてＰＷ２とＰＷ３とその間のＮＷ３を用いてＭＣが形成され、Ｙ軸方向においてもゲート層ＧＴおよび半導体層（拡散層）ＤＦＮ，ＤＦＰを順次配置することでＭＣが順次形成される。
【0114】
更に、ＭＡＲＹには、前述したタップ領域ＴＡＰが備わっている。例えば、図２２のＴＡＰを図２１（ａ）のＴＡＰ［１］とした場合、図２２のＴＡＰをＹ軸方向で挟む一方の側には図２１（ａ）のＭＡＲＹ［０］が形成され、他方の側には図２１（ａ）のＭＡＲＹ［１］が形成される。図２２のＴＡＰは、ＰＷ１，ＰＷ２，ＰＷ３，…内に順次形成されたｐ＋型の半導体層（拡散層）Ｐ＋と、ＮＷ２，ＮＷ３，…内に順次形成されたｎ＋型の半導体層（拡散層）Ｎ＋を備えている。各ウエルは、対応するＮ＋，Ｐ＋を介して給電が行われる。
【0115】
以上、本実施の形態７の半導体装置を用いることで、代表的には、実施の形態３と同様に、それに含まれる複数のスタティック型メモリモジュールの動作マージンを向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。更に、前述したレイアウト構成の工夫によって、このような効果をより効率的に得ることが可能になる。
【0116】
（実施の形態８）《メモリユニットの概要》
図２３は、本発明の実施の形態８による半導体装置において、それに含まれるメモリユニットの構成例を示す概略図である。図２３に示すメモリユニットは、図６等に示した書き込み補助回路の特徴と、図１４等に示したワードドライバ用電源回路ブロックの特徴とを兼ね備えた構成となっている。図２３に示すメモリユニットは、図６および図１４の場合と同様に、縦長形状のスタティック型メモリモジュールＳＲＭＤ１と、横長形状のスタティック型メモリモジュールＳＲＭＤ２を備えている。
【0117】
ＳＲＭＤ１，ＳＲＭＤ２は、それぞれ、図６等で述べた書き込み補助回路ＷＡＳＴ１＿１，ＷＡＳＴ１＿２を備える。ＳＲＭＤ１は、ＳＲＭＤ２に比べて行数が多い（メモリセル電源ラインＡＲＶＤＤが長い）ため、ＷＡＳＴ１＿１には、ＷＡＳＴ１＿２よりもパルス幅が広い書き込み補助パルス信号ＷＰＴが印加される。ＷＡＳＴ１＿１，ＷＡＳＴ１＿２は、書き込み動作の際に、このＷＰＴを用いてＡＲＶＤＤの電圧レベルの低下速度を制御する。これによって、アレイ構成に関わらず書き込みマージンの向上が図れる。
【0118】
更に、ＳＲＭＤ１，ＳＲＭＤ２は、それぞれ、図１４等で述べたワードドライバ用電源回路ブロックＶＧＥＮ１，ＶＧＥＮ２を備える。ＳＲＭＤ１は、ＳＲＭＤ２に比べて行数が多く（ワードドライバ電源ラインＷＬＶＤＤが長く）、列数が少ない（ワード線ＷＬが短い）ため、ＶＧＥＮ１はＶＧＥＮ２よりもサイズ（駆動能力）が大きく設定される。ＶＧＥＮ１，ＶＧＥＮ２は、読み出し動作（書き込み動作）の際に、ＷＬＶＤＤの電圧レベルを低下させる。この際に、ＷＬＶＤＤの電圧レベルを低下させる際の駆動能力がアレイ構成に応じて好適化されているため、アレイ構成に関わらず、読み出しマージンの向上や、アクセス時間の短縮を図ることが可能になる。
【0119】
書き込み補助回路ＷＡＳＴ１＿１，ＷＡＳＴ１＿２には、例えば図７（ａ）、（ｂ）に示したようなスタティック部（ＶＳＢＫ）と、ダイナミック部（ＶＤＢＫ）を備えた回路構成例が適用される。一方、ワードドライバ用電源回路ブロックＶＧＥＮ１，ＶＧＥＮ２には、図１６に示したような、いわばスタティック部のみを備えたような回路構成例が適用される。スタティック部は、出力電圧を、ある電圧レベルからそれよりも低い所定の電圧レベルに切り替えると共に主としてこの所定の電圧レベルを安定的に供給する機能を持ち、ダイナミック部は、この電圧レベルの切り替え時のみで動作し、当該切り替え速度を制御する機能を持つ。
【0120】
ここで、書き込み補助回路とワードドライバ用電源回路ブロックは、概念的には、電圧レベルを低下させ、当該低下速度を制御するというほぼ類似した動作を行うため、場合によっては、書き込み補助回路と同様にワードドライバ用電源回路ブロックにダイナミック部を適用することも可能である。あるいは、ワードドライバ用電源回路ブロックと同様に書き込み補助回路をスタティック部のみで構成することも可能である。ただし、これらの構成を適用する上で、書き込み補助回路とワードドライバ用電源回路ブロックとでは、本質的に以下のような違いが生じる。
【0121】
まず、ワードドライバ用電源回路ブロックは、読み出し動作（書き込み動作）の期間で電源を継続的に供給することが望ましいが、書き込み補助回路は、図７で述べたように書き込み動作の期間で必ずしも電源を継続的に供給する必要はない。また、書き込み補助回路は、ＣＭＯＳラッチ型のメモリセルに対して情報保持に必要とされる小さい電力を供給するための十分に低い電源供給能力（プルアップ能力）を備えていればよい。一方、ワードドライバ用電源回路ブロックは、ＭＯＳトランジスタのゲート層を駆動するワードドライバに電源供給を行うと共に、そのプルアップ能力がアクセス時間にも関係してくるため、ある程度高いプルアップ能力を備える必要がある。
【0122】
その結果、ワードドライバ用電源回路ブロックは、十分に高いプルアップ能力を持つスタティック部を備える必要があるため、書き込み補助回路のように、スタティック部のプルアップ能力（および電源引き抜き能力（プルダウン能力））を固定化し、プルダウン能力をダイナミック部で補強するような方式は適さない。すなわち、仮にスタティック部のプルアップ能力を固定化する場合には高い側に固定する必要があり、例えば図１６のような回路構成を用いた場合、結果的にプルダウン能力も増大するためダイナミック部は不要となる。
【0123】
また、回路方式によっては、スタティック部に十分なプルアップ能力とある程度低めのプルダウン能力を備える前提で、プルダウン能力をダイナミック部で補強するようなことも可能である。ただし、ダイナミック部には、元々大きいサイズのトランジスタを持つスタティック部よりも更に大きいサイズのトランジスタが必要とされるため面積効率の低下等が生じ得る。このようなことから、ワードドライバ用電源回路ブロックは、スタティック部のみで構成し、その駆動能力（プルアップおよびプルダウン能力）を全体的に調整することで、結果として電圧レベルの立ち下げ速度を制御するような方式を用いることが望ましい。
【0124】
一方、書き込み補助回路は、前述したように、プルアップ能力はさほど要求されないため、アレイ構成に関わらず固定的な能力を持つスタティック部を適用することが可能である。したがって、ワードドライバ用電源回路ブロックのようにスタティック部のプルアップ能力（およびプルダウン能力）を調整するような方式は、適用可能ではあるが、面積やレイアウト設計等の観点から効率的とは言い難い。このように、書き込み補助回路には、固定的なプルアップ能力（およびプルダウン能力）を持つスタティック部を設けることが可能であるが、その一方で、必要とされるプルダウン能力は、前述したようにアレイ構成に応じて変わり得る。そこで、書き込み補助回路では、スタティック部に加えて、プルダウン能力をアレイ構成に応じて補強するダイナミック部を設ける方式を適用することが望ましい。
【0125】
以上、本実施の形態８の半導体装置を用いることで、代表的には、それに含まれる複数のスタティック型メモリモジュールの動作マージン（書き込みマージン、読み出しマージン）を向上させることが可能になる。また、複数のスタティック型メモリモジュールの高速化を図ることが可能になる。
【0126】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。
【0127】
例えば、ここでは、ＳＯＣやマイクロコンピュータ等の半導体装置に搭載される内蔵ＳＲＡＭについて説明を行ったが、必ずしもこれに限定されるものではなく、場合によっては汎用的な単体のＳＲＡＭ製品（半導体記憶装置）に対して適用することも可能である。また、ここではシングルポートＳＲＡＭを示したが、勿論、デュアルポートＳＲＡＭ等であってもよい。また、本実施の形態の半導体装置は、特に、動作マージンの低下が懸念される先端プロセスを用いると共に、コンパイルドＳＲＡＭを用いた場合に有益なものであるが、勿論、これに限定されるものではなく、各種プロセスを用いて複数のＳＲＡＭメモリアレイを実装した半導体装置に対して適用可能である。
【符号の説明】
【0128】
Ａ アドレス信号ＡＤＲＣＴＬ アドレス制御回路
ＡＰＰＵ アプリケーションユニット
ＡＲＶＤＤ メモリセル電源電圧（メモリセル電源ライン）
ＢＢＵ ベースバンドユニット
ＢＦ バッファ回路
ＢＬ，ＺＢＬ ビット線
Ｃ 容量
ＣＥＮ クロックイネーブル信号
ＣＬＫ クロック信号
ＣＰＵ プロセッサユニット
ＣＲＳＥ 読み出し用列選択信号
ＣＴＬＢＫ 制御回路ブロック
ＣＷＳＥ 書き込み用列選択信号
ＣＷＳＲＣ 共通電源ノード
ＤＢＬ ダミービット線
ＤＦＰ，ＤＦＮ，Ｎ＋，Ｐ＋ 半導体層（拡散層）
ＤＬＹ 遅延素子
ＤＬＹＢＫ 遅延回路ブロック
Ｄｉ データ入力信号
Ｄｏ データ出力信号
ＥＮ，ＶＤＤＥＮ イネーブル信号
ＧＴ ゲート層
ＩＯＢ 入出力バッファ回路
ＩＯＵ 入出力ユニット
ＩＶ インバータ回路
ＭＡＲＹ メモリアレイ
ＭＣ メモリセル
ＭＥＭＵ メモリユニット
ＭＮ ＮＭＯＳトランジスタ
ＭＰ ＰＭＯＳトランジスタ
ＮＤ ナンド演算回路
ＮＷ ｎ型ウエル
ＰＷ ｐ型ウエル
ＲＷＣＴＬ 読み書き制御回路
ＳＡ センスアンプ
ＳＥ センスアンプイネーブル信号
ＳＥＬ セレクタ回路
ＳＲＭＤ スタティック型メモリモジュール
ＳＷ スイッチ
ＴＡＰ タップ領域
ＴＤＥＣ デコード起動信号
ＴＤＧ 書き込み補助タイミング生成回路
ＴＥ 固定電圧
ＶＤＢＫ ダイナミック部
ＶＤＤＭ 電源電圧
ＶＧ ワードドライバ用電源回路
ＶＧ＿ＡＲＥＡ ワードドライバ用電源回路の形成領域
ＶＧＥＮ，ＶＧＥＮ’ ワードドライバ用電源回路ブロック
ＶＭ 電圧レベル
ＶＳＢＫ スタティック部
ＶＳＳ 接地電源電圧
ＷＡＳＴ，ＷＡＳＴ’ 書き込み補助回路
ＷＤ ワードドライバ
ＷＥ 内部ライトイネーブル信号
ＷＥＮ ライトイネーブル信号
ＷＬ ワード線
ＷＬＤ ワードドライバブロック
ＷＬＶＤＤ ワードドライバ電源電圧（ワードドライバ電源ライン）
ＷＰＴ 書き込み補助パルス信号
ＷＴＤ 書き込みドライバ
ＷＴＥ 書き込み補助イネーブル信号
Ｘ 行選択信号
ＸＤＭＹ 行数ダミー負荷回路
ＸＳＥＴ 行数情報
Ｙ 列選択信号
ＹＳＷ 列選択回路