特許 5780035 セラミック電子部品

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5780035

(24)【登録日】2015年7月24日

(45)【発行日】2015年9月16日

(54)【発明の名称】セラミック電子部品

(51)【国際特許分類】

   H01B 1/22 20060101AFI20150827BHJP

   C22C 9/01 20060101ALI20150827BHJP

   H01G 4/30 20060101ALI20150827BHJP

   H01G 4/232 20060101ALI20150827BHJP

【ＦＩ】

   H01B1/22 A

   C22C9/01

   H01G4/30 301C

   H01G4/12 361

【請求項の数】2

【全頁数】9

(21)【出願番号】特願2011-163293(P2011-163293)

(22)【出願日】2011年7月26日

(65)【公開番号】特開2013-26196(P2013-26196A)

(43)【公開日】2013年2月4日

【審査請求日】2014年4月21日

(73)【特許権者】

【識別番号】000006231

【氏名又は名称】株式会社村田製作所

(74)【代理人】

【識別番号】100085143

【弁理士】

【氏名又は名称】小柴 雅昭

(72)【発明者】

【氏名】若木 純代

(72)【発明者】

【氏名】鷲見 高弘

【審査官】 太田 一平

(56)【参考文献】

【文献】 国際公開第２００９／０５１２５４（ＷＯ，Ａ１）

【文献】 特開２００４−３６２８２２（ＪＰ，Ａ）

【文献】 特開２０００−１７３３４６（ＪＰ，Ａ）

【文献】 特開昭５７−１５２６０５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｂ １／００ − １／２４

Ｃ２２Ｃ ９／００ − ９／０１

Ｈ０１Ｇ ４／２３２

Ｈ０１Ｇ ４／３０

(57)【特許請求の範囲】

【請求項1】

セラミック素体と、前記セラミック素体の表面および／または内部に設けられた導体とを備える、セラミック電子部品であって、
前記導体は、比抵抗値が２．４μΩ・ｃｍ未満であり、
前記導体は、Ａｌ量が０．０５重量％以上かつ０．１５重量％未満であるＣｕ−Ａｌ合金粉末を含有する、導電性ペーストを、Ｃｕが酸化されず、Ａｌが酸化される酸素濃度であって、酸素分圧Ｐが｛-338904＋（-33TlogT）＋247T｝/（8.314T）＞lnＰ＞｛-1117993＋（-11TlogT）＋244T｝/（8.314T）（ただし、Tは、温度［Ｋ］）で表わされる範囲にある雰囲気下で未焼結の前記セラミック素体と同時焼成されて得られた焼結体からなり、
前記導体において、前記Ｃｕ−Ａｌ合金粉末に含まれるＡｌは、酸化されてＡｌ_２Ｏ_３となり、当該Ｃｕ−Ａｌ合金粉末の各粒子の表面に出ている、
セラミック電子部品。

【請求項2】

前記導体は、比抵抗値が２．１μΩ・ｃｍ以上である、請求項１に記載のセラミック電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、セラミック電子部品に関するもので、特に、Ｃｕ−Ａｌ合金粉末を含有する導電性ペーストの焼結体を導体として備えるセラミック電子部品に関するものである。

【背景技術】

【0002】

導電性ペーストは、セラミック電子部品に備える導体を形成するために用いられている。たとえば、セラミック電子部品の表面に設けられる端子電極やライン電極のような外部導体を形成するため、また、多層セラミック基板のような積層型セラミック電子部品の場合には、さらに内部に設けられる内部導体膜やビアホール導体のような内部導体を形成するため、導電性ペーストが用いられている。

【0003】

セラミック電子部品を製造するにあたり、上述した内部導体は、当然、セラミック電子部品のセラミック素体と同時焼成される。また、外部導体にあっても、セラミック素体と同時焼成されることが多い。しかし、同時焼成の場合には、導体がセラミック素体より先に焼結し、よって、先に収縮してしまうため、デラミネーションやクラックが生じるといった問題を招くことがある。

【0004】

この問題を解決するために、従来から、導体の焼結開始を遅らせることによって、導体の焼結タイミングをセラミック素体の焼結タイミングに近づける技術が提案されている。

【0005】

具体的には、たとえば特開２０００−１７３３４６号公報（特許文献１）および特開２００５−１１６３３７号公報（特許文献２）に記載されるように、導電性ペーストにアルミナ等のセラミック粉末を添加する技術が提案されたり、あるいは、たとえば特開２００４−３６２８２２号公報（特許文献３）に記載されるように、導電性ペーストに含まれる金属粉末の表面をセラミック層でコーティングする技術が提案されたりしている。

【0006】

しかし、特許文献１〜３の記載の技術は、いずれを採用しても、焼結開始を遅らせる効果を十分に得るためには、導電性ペーストにおいて、セラミック成分の量を比較的多くしなければならないため、金属成分の比率が少なくなり、焼成後の導体の比抵抗が高くなってしまうという問題、言い換えると、焼成後の導体の比抵抗を低くすることができないという問題に遭遇する。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０００−１７３３４６号公報

【特許文献2】特開２００５−１１６３３７号公報

【特許文献3】特開２００４−３６２８２２号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

そこで、この発明の目的は、導体の焼結開始を遅らせる効果を有しつつ、導体の比抵抗を低くすることができる、導電性ペーストを用いて構成されるセラミック電子部品を提供しようとすることである。

【課題を解決するための手段】

【0013】

この発明に係るセラミック電子部品は、セラミック素体と、セラミック素体の表面および／または内部に設けられた導体とを備えるもので、上述した技術的課題を解決するため、以下のような構成を備えることを特徴としている。
上記導体は、比抵抗値が２．４μΩ・ｃｍ未満である。また、この導体は、Ａｌ量が０．０５重量％以上かつ０．１５重量％未満であるＣｕ−Ａｌ合金粉末を含有する、導電性ペーストを、Ｃｕが酸化されず、Ａｌが酸化される酸素濃度であって、酸素分圧Ｐが｛-338904＋（-33TlogT）＋247T｝/（8.314T）＞lnＰ＞｛-1117993＋（-11TlogT）＋244T｝/（8.314T）（ただし、Tは、温度［Ｋ］）で表わされる範囲にある雰囲気下で未焼結の上記セラミック素体と同時焼成されて得られた焼結体からなるもので、Ｃｕ−Ａｌ合金粉末に含まれるＡｌは、酸化されてＡｌ_２Ｏ_３となり、当該Ｃｕ−Ａｌ合金粉末の各粒子の表面に出ている。

【発明の効果】

【0014】

この発明において用いられる導電性ペーストによれば、焼成工程中において、Ａｌが酸化することによって、Ａｌ_２Ｏ_３となり、このＡｌ_２Ｏ_３がＣｕ−Ａｌ合金粉末の各粒子の表面に出てくる。このことが、焼結開始温度を上げるように作用するものと推測される。すなわち、焼成前の原料の段階からＣｕ粉末の各粒子の表面をＡｌ_２Ｏ_３でコートした場合と同じ効果が得られる。その結果、導電性ペーストに由来する導体の焼結開始を遅らせることができる。

【0015】

したがって、導体の焼結タイミングをセラミック素体の焼結タイミングに近づけることができるため、この導電性ペーストとセラミック素体とが同時焼成されて得られるセラミック電子部品において、デラミネーションやクラックのような構造欠陥を生じにくくすることができる。

【0016】

また、この発明において用いられる導電性ペーストによれば、Ｃｕ−Ａｌ合金粉末中のＡｌ添加量が０．１５重量％未満と少ないため、導電性ペーストの焼結体からなる導体の比抵抗を低くすることができる。

【0017】

したがって、この導電性ペーストの焼結体からなる導体を備えるセラミック電子部品において、優れた高周波特性を得ることができる。

【図面の簡単な説明】

【0018】

【図1】この発明に係る導電性ペーストの焼結体からなる導体を備えるセラミック電子部品の一例としての多層セラミック基板を図解的に示す断面図である。

【図2】実験例において作製された試料に形成されたライン電極パターンを示す平面図である。

【発明を実施するための形態】

【0019】

図１を参照して、この発明に係る導電性ペーストの焼結体からなる導体を備えるセラミック電子部品の一例としての多層セラミック基板１について説明する。

【0020】

多層セラミック基板１は、積層された複数のセラミック層２をもって構成されるセラミック素体３を備えている。このセラミック素体３の表面には外部導体が設けられ、セラミック素体３の内部には内部導体が設けられている。

【0021】

外部導体としては、セラミック素体３の上方主面４に設けられるいくつかの端子電極５と、セラミック素体３の下方主面６に設けられるいくつかの端子電極７とが図示されている。

【0022】

また、内部導体としては、セラミック層２の間の特定の界面に沿って設けられるいくつかの内部導体膜８と、セラミック層２の特定のものを貫通するように設けられるいくつかのビアホール導体９とが図示されている。

【0023】

セラミック素体３の上方主面４に設けられた端子電極５は、セラミック素体３上に搭載されるべき電子部品１０および１１への接続のために用いられる。図１では、たとえば半導体デバイスのように、バンプ電極１２を備える電子部品１０、およびたとえばチップコンデンサのように面状の端子電極１３を備える電子部品１１が図示されている。また、セラミック素体３の下方主面６に設けられた端子電極７は、この多層セラミック基板１を実装するマザーボード（図示せず）への接続のために用いられる。

【0024】

このような多層セラミック基板１は、複数のセラミック層２となるべき積層された複数のセラミックグリーン層と、導電性ペーストによって形成された端子電極５および７のような外部導体ならびに内部導体膜８およびビアホール導体９のような内部導体とを備えた、積層構造の生のセラミック素体３を同時焼成することによって得られるものである。上述した複数のセラミックグリーン層の積層構造は、典型的には、セラミックスラリーを成形して得られた複数枚のセラミックグリーンシートを積層することによって与えられる。

【0025】

この多層セラミック基板１において、端子電極５および７のような外部導体ならびに内部導体膜８およびビアホール導体９のような内部導体が、導電性ペーストの焼結体から構成される。導電性ペーストは、Ａｌ量が０．０５重量％以上かつ０．１５重量％未満であるＣｕ−Ａｌ合金粉末を含有するものである。

【0026】

この導電性ペーストによる効果は、後述する実験例において確認することができるが、この導電性ペーストによれば、当該導電性ペーストによって形成された外部導体および内部導体の焼結開始を遅らせることができ、これら外部導体および内部導体の焼結タイミングを、これらと同時焼成されるセラミック素体３の焼結タイミングに近づけることができる。したがって、得られた多層セラミック基板１において、デラミネーションやクラックのような構造欠陥を生じにくくすることができる。

【0027】

また、上記導電性ペーストによれば、Ｃｕ−Ａｌ合金粉末中のＡｌ添加量が０．１５重量％未満と少ないため、端子電極５および７のような外部導体ならびに内部導体膜８およびビアホール導体９のような内部導体の比抵抗を低くすることができる。したがって、多層セラミック基板１において、優れた高周波特性を得ることができる。

【0028】

以上、この発明の実施形態を多層セラミック基板に関連して説明したが、この発明は、多層セラミック基板に限らず、他のセラミック電子部品に対しても適用することができる。特に、上記導電性ペーストは、どのようなセラミック電子部品においても、未焼結のセラミック素体と同時焼成される用途であれば、いずれの用途であっても、有利に適用することができる。

【0029】

次に、この発明による効果を確認するために実施した実験例について説明する。

【0030】

［実験例］
（１）セラミックグリーンシートの作製
ＳｉＯ_２、ＢａＣＯ_３、Ａｌ_２Ｏ_３、ＺｒＯ_２、ＴｉＯ_２、ＭｎＣＯ_３、およびＭｇ（ＯＨ）_２の各粉末を出発原料粉末とし、これら粉末を湿式混合粉砕し、乾燥した。次に、得られた混合物を１０００℃の温度で３時間仮焼して仮焼粉を得た。

【0031】

次に、仮焼粉に、ブチラール樹脂およびＤＯＰ（フタル酸ジオクチル）を加えて、セラミックスラリーを作製し、混合粉砕した。

【0032】

次に、セラミックスラリーをドクターブレード法によってシート状に成形し、次いで乾燥することによって、セラミックグリーンシートを得た。

【0033】

（２）導電性ペーストの作製
平均粒径０．５μｍの金属粉末５８．６重量％と、溶剤３６．７重量％と、エトセル樹脂４．７重量％とを混合して、導電性ペーストを作製した。

【0034】

ここで、上記金属粉末として、表１に示すように、Ｃｕに対するＡｌ添加量を０〜０．２重量％の範囲で変え、アトマイズ法によって作製したＣｕ系粉末を用いた。

【0035】

【表1】

【0036】

表１において、ペースト記号に＊を付したものは、この発明の範囲外の導電性ペーストである。

【0037】

（３）導電性ペーストの印刷
表１に示した導電性ペーストを用いて、スクリーン印刷により、前述のセラミックグリーンシート上に、図２に示すようなライン電極２１を形成した。ライン電極２１の幅は、図２に示すように、７５μｍであり、また、ライン電極２１の長さは５７５ｍｍであった。

【0038】

（４）セラミックグリーンシートの積層・圧着
次に、上記ライン電極を形成したセラミックグリーンシートが表層部に位置するよう、複数のセラミックグリーンシートを積層し、熱圧着を施し、生の積層体を得た。

【0039】

（５）積層体の焼成
次に、生の積層体を、Ｎ_２−Ｈ_２−Ｈ_２Ｏからなる非酸化性雰囲気下で焼成し、評価すべき試料を得た。

【0040】

焼成にあたっては、Ｃｕが酸化せず、Ａｌが酸化する酸素濃度で焼成することが好ましい。

【0041】

なお、上記各金属が温度Ｔ（Ｋ）において酸化する酸素分圧は、以下の式により算出した。
・ln（Ｃｕ_PO2）＞｛-338904＋（-33TlogT）＋247T｝/（8.314T）
・ln（Ａｌ_PO2）＞｛-1117993＋（-11TlogT）＋244T｝/（8.314T）
（６）評価
上記試料について、以下のようにして、断線率および比抵抗値を評価した。

【0042】

（６）−１．断線率評価
得られた試料のライン電極の断線率を測定した。すなわち、ライン電極の端部２箇所をテスターで押さえ、導通が取れなかったものを断線と判定し、ライン電極１２５本中の断線率を求めた。その結果が、表２の「断線率」の欄に示されている。

【0043】

また、断線率が１５％未満のものを断線率が低いと評価し、表２の「断線率評価」の欄に「○」と表示し、他方、断線率が１５％以上のものを断線率が高いと評価し、表２の「断線率評価」の欄に「×」と表示した。

【0044】

（６）−２．比抵抗値評価
得られた試料の抵抗値を測定した。すなわち、ライン電極の端部２箇所をテスターで押さえ、抵抗値を測定した。また、ライン電極の断面を研磨によって露出させ、その断面積を測定した。これら測定された抵抗値および断面積ならびにライン電極の長さから、以下の式に基づき、比抵抗値を算出した。

【0045】

Ｒdc＝ρ・Ｌ／Ｓ
ただし、Ｒdc：抵抗値、ρ：比抵抗値、Ｌ：長さ、Ｓ:断面積。

【0046】

比抵抗値の結果が、表２の「比抵抗値」の欄に示されている。

【0047】

また、比抵抗値が２．４μΩ・ｃｍ未満のものを比抵抗値が低いと評価し、表２の「比抵抗値評価」の欄に「○」と表示し、他方、比抵抗値が２．４μΩ・ｃｍ以上のものを比抵抗値が高いと評価し、表２の「比抵抗値評価」の欄に「×」と表示した。

【0048】

（６）−３．総合評価
表２の「総合評価」の欄において、上記「断線率評価」および「比抵抗値評価」の双方が「○」となった試料については「○」と表示され、「断線率評価」および「比抵抗値評価」のいずれかが「×」となった試料については「×」と表示されている。

【0049】

【表2】

【0050】

表２において、試料番号に＊を付したものは、この発明の範囲外の試料である。表２から、以下のことがわかった。

【0051】

この発明の範囲外の試料１および２では、「断線率」が１５％以上と高く、「断線率評価」が「×」となり、応じて「総合評価」が「×」となった。これは、試料１および２では、それぞれ、表１に示したペーストＰ−１およびＰ−２を用いており、Ａｌを含有しないか、Ａｌ添加量が０．０５重量％未満と少ないため、焼成中にＡｌが酸化してＡｌ_２Ｏ_３となってＣｕ系粉末の粒子表面に出てくる量が少なく、Ｃｕ系粉末に対する焼結遅延作用が不十分であったことが原因であると推測される。

【0052】

また、この発明の範囲外の試料６および７では、「比抵抗値」が２．４μΩ・ｃｍ以上と高く、「比抵抗値評価」が「×」となり、応じて「総合評価」が「×」となった。これは、試料６および７では、それぞれ、表１に示したペーストＰ−６およびＰ−７を用いており、Ａｌ含有量が０．１５重量％以上であるため、焼成中にＡｌが酸化してＡｌ_２Ｏ_３となってＣｕ系粉末の粒子表面に出てくる量が多くなりすぎ、ライン電極が疎になったことが原因であると推測される。

【0053】

これらに対して、この発明の範囲内の試料３〜５では、「断線率」が１５％未満と低く、「断線率評価」が「○」となるとともに、「比抵抗値」が２．１μΩ・ｃｍ以上であるが、２．４μΩ・ｃｍ未満と低く、「比抵抗値評価」が「○」となり、応じて「総合評価」が「○」となった。

【0054】

試料３〜５では、それぞれ、表１に示したペーストＰ−３〜Ｐ−５を用いており、Ａｌ添加量が０．０５重量％以上かつ０．１５重量％未満の範囲にある。ここで、まず、Ａｌ添加量が０．０５重量％以上であるため、焼成中にＡｌが酸化してＡｌ_２Ｏ_３となってＣｕ系粉末の粒子表面に十分出てくることができ、したがって、Ｃｕ系粉末に対する焼結遅延作用が十分に働いて、「断線率評価」が「○」となったものと推測される。他方、Ａｌ添加量が０．１５重量％未満であるため、比抵抗値がそれほど高くはならず、「比抵抗値評価」が「○」となったものと推測される。

【符号の説明】

【0055】

１ 多層セラミック基板
２ セラミック層
３ セラミック素体
５，７ 端子電極
８ 内部導体膜
９ ビアホール導体
２１ ライン電極

【図1】

【図2】