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特許5784377ＡＤ変換回路および撮像装置

書誌要約請求の範囲詳細な説明課題実施例実施するための形態図面の説明

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(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5784377

(24)【登録日】2015年7月31日

(45)【発行日】2015年9月24日

(54)【発明の名称】ＡＤ変換回路および撮像装置

(51)【国際特許分類】

H04N 5/3745 20110101AFI20150907BHJP

H04N 5/378 20110101ALI20150907BHJP

【ＦＩ】

H04N5/335 745

H04N5/335 780

【請求項の数】5

【全頁数】32

(21)【出願番号】特願2011-132196(P2011-132196)

(22)【出願日】2011年6月14日

(65)【公開番号】特開2013-5088(P2013-5088A)

(43)【公開日】2013年1月7日

【審査請求日】2014年5月28日

(73)【特許権者】

【識別番号】000000376

【氏名又は名称】オリンパス株式会社

(74)【代理人】

【識別番号】100106909

【弁理士】

【氏名又は名称】棚井澄雄

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀正武

(74)【代理人】

【識別番号】100094400

【弁理士】

【氏名又は名称】鈴木三義

(74)【代理人】

【識別番号】100086379

【弁理士】

【氏名又は名称】高柴忠夫

(74)【代理人】

【識別番号】100129403

【弁理士】

【氏名又は名称】増井裕士

(72)【発明者】

【氏名】萩原義雄

【審査官】久保光宏

(56)【参考文献】

【文献】特開２００９−１５９３３１（ＪＰ，Ａ）

【文献】特開２００５−３１１９３３（ＪＰ，Ａ）

【文献】特開２０１０−１６６４４９（ＪＰ，Ａ）

【文献】特開２００８−１１８６３４（ＪＰ，Ａ）

【文献】特開２０１１−５５１９６（ＪＰ，Ａ）

【文献】米国特許出願公開第２０１０／０２２５７９６（ＵＳ，Ａ１）

【文献】特開２００５−３２３３３１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０４Ｎ５／３０−５／３７８，

Ｈ０１Ｌ２７／１４−２７／１４８，

Ｈ０３Ｍ１／０２−１／６４，

Ｇ０６Ｆ３／０５，

ＣＳＤＢ（日本国特許庁），

ＩＥＥＥＸｐｌｏｒｅ（ＩＥＥＥ）

(57)【特許請求の範囲】

【請求項1】

時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
撮像装置の画素から出力される、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、
カウントを行い、カウント値を出力する第1のカウント部と、
第1のアナログ信号に係る前記比較処理の終了に応じた第1のタイミングで第1のカウント値をラッチした後、第2のアナログ信号に係る前記比較処理の終了に応じた第2のタイミングで第2のカウント値をラッチするラッチ部と、
前記ラッチ部に保持された前記第1のカウント値を構成する各ビットの値に基づいて初期値を設定した後、前記初期値に対して、前記ラッチ部に保持された前記第2のカウント値を構成する各ビットの値を加算もしくは減算する第2のカウント部と、
を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力し、
前記ラッチ部および前記第2のカウント部は、撮像装置の画素の配列の1列毎または複数列毎に配置されるAD変換回路。

【請求項2】

前記初期値は、前記第1のカウント値を構成する各ビットの値を反転した反転カウント値であることを特徴とする請求項1に係るAD変換回路。

【請求項3】

前記初期値は、前記第2のカウント部がリセットされたときに前記第2のカウント部が保持する値に対して、前記ラッチ部に保持された前記第1のカウント値を構成する各ビットの値を加算もしくは減算して得られた第3のカウント値を更に反転した反転カウント値であることを特徴とする請求項1に係るAD変換回路。

【請求項4】

前記第1のカウント部のカウントモードは、アップカウントモードおよびダウンカウントモードを有し、
前記第1のカウント値は、アップカウントモードおよびダウンカウントモードの何れか一方のモードでカウントしたカウント値であり、前記第2のカウント値は、アップカウントモードおよびダウンカウントモードの何れか他方のモードでカウントしたカウント値である
ことを特徴とする請求項1に係るAD変換回路。

【請求項5】

光電変換素子を有する複数の画素が配置され、前記複数の画素は、第1のアナログ信号として、リセットレベルに応じた信号を出力し、第2のアナログ信号として、入射された電磁波の大きさに応じた信号を出力する撮像部と、
請求項1から請求項4のいずれか一項に係るAD変換回路と、
を備えることを特徴とする撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、AD変換回路、およびこのAD変換回路を備えた撮像装置に関する。

【背景技術】

【0002】

従来のAD変換回路を用いた一例として、特許文献1および非特許文献1に記載された構成が知られている。初めに、従来例に係るAD変換回路の構成および動作について説明する。図26は、従来例に係るAD変換回路を用いた（C）MOS撮像装置の構成を示している。図26に示す撮像装置1001は、撮像部1002、垂直選択部1012、読出電流源部1005、アナログ部1006、カウント部1018、ランプ部1019、カラム処理部1015、水平選択部1014、出力部1017、制御部1020で構成されている。

【0003】

制御部1020は、垂直選択部1012、読出電流源部1005、アナログ部1006、カウント部1018、ランプ部1019、カラム処理部1015、水平選択部1014、および出力部1017などの各部を制御する。撮像部1002は、光電変換素子を有する単位画素1003が行列状に配置されて構成され、入射される電磁波の大きさに応じた画素信号を生成し、列毎に設けられた垂直信号線1013へ出力する。

【0004】

垂直選択部1012は、撮像部1002の各単位画素1003の駆動に際して、行制御線1011を介して撮像部1002の行アドレスや行走査の制御を行う。水平選択部1014は、カラム処理部1015の列AD変換部1016の列アドレスや列走査の制御を行う。読出電流源部1005は、撮像部1002からの画素信号を電圧信号として読み出すための電流源である。アナログ部1006は、必要に応じて増幅等を実施する。

【0005】

カラム処理部1015は、単位画素1003の列毎に、比較部1109およびラッチ部1108で構成された列AD変換部1016を備えている。列AD変換部1016は、撮像部1002の各単位画素1003から列毎に出力される画素信号であるアナログ信号をデジタルデータに変換して出力する。カウント部1018は、制御部1020から出力されるクロック信号をカウントクロックとしてカウントを行い、カウント結果を示すデジタル（バイナリ）値を出力する。

【0006】

カウント部1018から出力されるデジタル値はランプ部1019に入力される。ランプ部1019は、入力されたデジタル値に応じて、時間の経過とともに傾斜状に変化するランプ波を生成し、このランプ波を参照信号として比較部1109の入力端子の一方に出力する。カウント部1018の出力は、各列のラッチ部1108に分配される。各列AD変換部1016内の比較部1109の入力端子の他方には、単位画素1003から垂直信号線1013を介して画素信号が、AD変換の対象となるアナログ信号として入力される。

【0007】

水平選択部1014は、カラム処理部1015における各列AD変換部1016の列アドレスや列走査の制御を行う。これにより、AD変換されたデジタルデータは順に水平信号線を経由して出力部1017に出力される。

【0008】

次に、従来例に係るAD変換動作を説明する。まず、制御部1020から入力されるクロック信号に同期して、カウント部1018がカウントを開始するのと同時に、ランプ部1019がランプ波の生成を開始する。そして、各列の単位画素1003から読み出された信号と、カウント部1018のカウント値に同期して振幅が変化する共通のランプ波とが各列の比較部1109に入力される。これと並行して、カウント部1018のカウント値はラッチ部1108に分配される。

【0009】

ある列の比較部1109への2つの入力信号の大小関係が入れ替わると、その比較部1109の比較出力が反転し、その列のラッチ部1108はカウント部1018のカウント値を保持する。以上の動作により、画素から読み出された信号が、ラッチ部1108に保持された値（デジタル値）にAD変換されることとなる。

【0010】

ここでは、単位画素の具体的な動作については説明を省略するが、周知のように単位画素からはリセットレベルと信号レベルとが出力される。信号成分（リセットレベルと信号レベルとの差分をとった信号）のデジタル値を精度良く取得するには、デジタル領域においてリセットレベルと信号レベルを減算（CDS処理）する必要がある。従来例の構成において、信号成分のデジタル値を得るには、リセットレベルと信号レベルの各デジタル値を、単位画素1003の各列に対応したカラム部（列AD変換部1016）内のラッチ部1108にそれぞれ保持した後、カラム部外に設けた演算器を用いて、リセットレベルと信号レベルの各デジタル値の減算（CDS処理）を行うことになる。

【0011】

ここで、具体的なデバイスの例として、デジタルスチルカメラ（DSC）等に使用されるイメージャを考えてみる。具体的には、画素数は2000万画素、フレームレートは60frame/secというスペックを仮定してみる。説明を容易にするため、2000万画素の画素配列を縦横に4000行×5000列として、更に単純化のためにブランキング期間がないものとすると、1秒当りに画素信号を読み出す行の数は、以下のようになる。
60frame/sec×4000行/frame＝240Kline/sec

【0012】

つまり、1行の読出しレートは240KHz（約4.2μsec）となる。仮に、1系統の出力信号線で画素信号を出力する場合、読出しレートは以下のようになる。
240Kline/sec×5000列＝1.2GHz
つまり、データレートは1.2GHz（約0.8nsec）程度となる。この計算では、OB（=Optical Black）画素やその他のダミー画素等からの読出しを除いているため、実際には、上記のように見積った周波数よりも高い周波数で読出しが行われる。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開2005-347931号公報

【0014】

【非特許文献1】Takayuki Toyama et al., “A 17.7 Mpixel 120fps CMOS Image Sensor with 34.8Gb/s Readout,”Sony, Kanagawa, Japan ISSCC2011/SESSION23/IMAGE SENSORS/23.11

【発明の概要】

【発明が解決しようとする課題】

【0015】

高速に転送された各データに対して、カラム部外に設けた演算器を用いて減算（CDS処理）を行うには、リセットレベルおよび信号レベルのデジタル値を構成する各ビットのデータ信号の位相を合わせて（同期して）カラム部から出力する必要がある。仮に、デジタル値を構成するビットが12ビットであれば、リセットレベルおよび信号レベルの合計で24個のデータ信号の位相を合わせて出力する必要がある。

【0016】

しかしながら、これだけの数の信号を、位相を合わせて高速に出力し、減算（CDS処理）を行う場合、その回路が大規模となり、その制御が複雑となる。これが、この構成を用いる撮像装置における高速化あるいは画素数増加の妨げの一因となっていた。仮に、カラム部内で減算（CDS処理）を行うことが可能になれば、減算結果のデジタル値の12ビットつまり12個のデータ信号をカラム部外に出力するだけでよくなるため、位相合わせが簡略化される。これにより、更なる高速化や高画素数化が可能となる。

【0017】

本発明は、上述した課題に鑑みてなされたものであって、アナログ信号の減算を行うことができるAD変換回路および撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0018】

本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、撮像装置の画素から出力される、AD変換の対象となるアナログ信号と前記参照信号とを比較し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで比較処理を終了する比較部と、カウントを行い、カウント値を出力する第1のカウント部と、第1のアナログ信号に係る前記比較処理の終了に応じた第1のタイミングで第1のカウント値をラッチした後、第2のアナログ信号に係る前記比較処理の終了に応じた第2のタイミングで第2のカウント値をラッチするラッチ部と、前記ラッチ部に保持された前記第1のカウント値を構成する各ビットの値に基づいて初期値を設定した後、前記初期値に対して、前記ラッチ部に保持された前記第2のカウント値を構成する各ビットの値を加算もしくは減算する第2のカウント部と、を備え、前記第1のアナログ信号と前記第2のアナログ信号との差分に応じたデジタルデータを出力し、前記ラッチ部および前記第2のカウント部は、撮像装置の画素の配列の1列毎または複数列毎に配置されるAD変換回路である。

【0019】

また、本発明のAD変換回路において、前記初期値は、前記第1のカウント値を構成する各ビットの値を反転した反転カウント値であることを特徴とする。

【0020】

また、本発明のAD変換回路において、前記初期値は、前記第2のカウント部がリセットされたときに前記第2のカウント部が保持する値に対して、前記ラッチ部に保持された前記第1のカウント値を構成する各ビットの値を加算もしくは減算して得られた第3のカウント値を更に反転した反転カウント値であることを特徴とする。

【0021】

また、本発明のAD変換回路において、前記第1のカウント部のカウントモードは、アップカウントモードおよびダウンカウントモードを有し、前記第1のカウント値は、アップカウントモードおよびダウンカウントモードの何れか一方のモードでカウントしたカウント値であり、前記第2のカウント値は、アップカウントモードおよびダウンカウントモードの何れか他方のモードでカウントしたカウント値であることを特徴とする。

【0022】

また、本発明は、光電変換素子を有する複数の画素が配置され、前記複数の画素は、第1のアナログ信号として、リセットレベルに応じた信号を出力し、第2のアナログ信号として、入射された電磁波の大きさに応じた信号を出力する撮像部と、上記のAD変換回路と、を備えることを特徴とする撮像装置である。

【発明の効果】

【0023】

本発明によれば、ラッチ部に保持された第1のカウント値を構成する各ビットの値に基づいて第2のカウント部に初期値を設定した後、ラッチ部に保持された第2のカウント値を構成する各ビットの値を第2のカウント部が順次カウントすることによって、第2のカウント部のカウント値として、第1のアナログ信号と第2のアナログ信号との差分に応じたデジタルデータを得ることが可能となる。このため、アナログ信号の減算を行うことができる。

【図面の簡単な説明】

【0024】

【図1】本発明の第1の実施形態による撮像装置の構成を示すブロック図である。

【図2】本発明の第1の実施形態における列AD変換部の構成を示すブロック図である。

【図3】本発明の第1の実施形態におけるAD変換に係る信号処理期間を示す参考図である。

【図4】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図5】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図6】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図7】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図8】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図9】本発明の第1の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図10】本発明の第1の実施形態におけるバイナリカウンタ回路の構成を示す回路図である。

【図11】本発明の第1の実施形態におけるバイナリカウンタ回路の動作を示すタイミングチャートである。

【図12】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図13】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図14】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図15】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図16】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図17】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図18】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図19】本発明の第2の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図20】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図21】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図22】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図23】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図24】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図25】本発明の第3の実施形態における列AD変換部の動作を示すタイミングチャートである。

【図26】従来の撮像装置の構成を示すブロック図である。

【発明を実施するための形態】

【0025】

以下、図面を参照し、本発明の実施形態を説明する。

【0026】

（第1の実施形態）
まず、本発明の第1の実施形態を説明する。図1は、本実施形態による（C）MOS撮像装置の構成の一例を示している。図1に示す撮像装置1は、撮像部2、垂直選択部12、読出電流源部5、アナログ部6、主カウント部18（第1のカウント部）、ランプ部19（参照信号生成部）、カラム処理部15、水平選択部14、出力部17、制御部20で構成されている。

【0027】

撮像部2は、入射される電磁波の大きさに応じた信号を生成し出力する単位画素3が複数、行列状に配置されている。垂直選択部12は、撮像部2の各行を選択する。読出電流源部5は、撮像部2からの信号を電圧信号として読み出す。アナログ部6は、詳細な説明は省略するが、必要に応じて信号増幅機能を持つAGC(=Auto Gain Control)回路などを有する。主カウント部18は、制御部20から出力されるクロック信号をカウントクロックとしてカウントを行い、カウント結果を示すデジタル（バイナリ）値であるカウント値を出力する。

【0028】

ランプ部19は、時間の経過とともに増加または減少する参照信号（ランプ波）を生成する。カラム処理部15は、ランプ部19と参照信号線を介して接続される。水平選択部14は、AD変換されたデータを水平信号線に読み出す。出力部17は、水平信号線に接続されている。制御部20は各部を制御する。

【0029】

図1では、簡単のため4行×6列の単位画素3から構成される撮像部2の場合について説明しているが、現実には、撮像部2の各行や各列には、数十から数万の単位画素3が配置されることになる。尚、図示を割愛するが、撮像部2を構成する単位画素3は、フォトダイオード／フォトゲート／フォトトランジスタなどの光電変換素子、およびトランジスタ回路によって構成されている。

【0030】

以下では、主要な各部のより詳細な説明を行う。撮像部2は、単位画素3が4行6列分だけ2次元に配置されるとともに、この4行6列の画素配列に対して行ごとに行制御線11が配線されている。行制御線11の各一端は、垂直選択部12の各行に対応した各出力端に接続されている。垂直選択部12は、シフトレジスタあるいはデコーダなどによって構成され、撮像部2の各単位画素3の駆動に際して、行制御線11を介して撮像部2の行アドレスや行走査の制御を行う。また、撮像部2の画素配列に対して列ごとに垂直信号線13が配線されている。

【0031】

カラム処理部15は、例えば撮像部2の画素列ごと、即ち垂直信号線13ごとに設けられた列AD変換部16を有し、撮像部2の各単位画素3から画素列ごとに垂直信号線13を通して読み出されるアナログの画素信号をデジタルデータに変換する。尚、本例では、撮像部2の画素列に対して1対1の対応関係をもって列AD変換部16を配置する構成をとっているが、これは一例に過ぎず、この配置関係に限定されるものではない。例えば、複数の画素列に対して列AD変換部16を1つ配置し、この1つの列AD変換部16を複数の画素列間で時分割にて使用する構成をとることも可能である。カラム処理部15は、後述するランプ部19および主カウント部18と共に、撮像部2の選択画素行の単位画素3から読み出されるアナログの画素信号をデジタルの画素データに変換するアナログ-デジタル変換手段を構成している。列AD変換部16の詳細については後述する。

【0032】

ランプ部19は、例えば積分回路によって構成され、制御部20による制御に従って、時間が経過するにつれてレベルが傾斜状に変化する、いわゆるランプ波を生成し、参照信号線を介して比較部109の入力端子の一方に供給する。尚、ランプ部19としては、積分回路を用いたものに限られるものではなく、DAC回路を用いても構わない。ただし、DAC回路を用いてデジタル的にランプ波を生成する構成をとる場合には、ランプ波のステップを細かくする、あるいはそれと同等な構成をとる必要がある。

【0033】

水平選択部14は、シフトレジスタあるいはデコーダなどによって構成され、カラム処理部15の列AD変換部16の列アドレスや列走査の制御を行う。この水平選択部14による制御に従って、列AD変換部16でAD変換されたデジタルデータは順に水平信号線に読み出される。

【0034】

主カウント部18は、ダウンカウントモードを有するバイナリカウンタ回路で構成され、バイナリカウンタ回路でカウントを行い、カウント値を出力する。カウント値が例えば6ビットで構成される場合、主カウント部18はD[0]、D[1]、D[2]、D[3]、D[4]、D[5]を出力する。

【0035】

出力部17は、デジタルデータを出力する。出力部17は、バッファリング機能以外に、例えば黒レベル調整、列バラツキ補正、色処理などの信号処理機能を内蔵しても構わない。更に、nビットパラレルのデジタルデータをシリアルデータに変換して出力するようにしても構わない。

【0036】

制御部20は、ランプ部19、主カウント部18、垂直選択部12、水平選択部14、出力部17などの各部の動作に必要なクロックや所定タイミングのパルス信号を供給するTG(=Timing Generator：タイミングジェネレータ)の機能ブロックと、このTGと通信を行うための機能ブロックとを備える。

【0037】

次に、列AD変換部16の構成について説明する。列AD変換部16は各々、撮像部2の各単位画素3から垂直信号線13を介して読み出されるアナログの画素信号を、ランプ部19から与えられる、AD変換するためのランプ波と比較することにより、リセットレベル（基準レベル）や信号レベルの各大きさに対応した時間軸方向の大きさ（パルス幅）を持つパルス信号を生成する。そして、このパルス信号のパルス幅の期間に対応したデータを画素信号の大きさに応じたデジタルデータとすることによってAD変換を行う。

【0038】

以下では、列AD変換部16の構成の詳細について説明する。列AD変換部16は列ごとに設けられており、図1では6個の列AD変換部16が設けられている。各列の列AD変換部16は同一の構成となっている。列AD変換部16は、比較部109、ラッチ部108、列カウント部103（第2のカウント部）で構成される。ここで、列カウント部103は、論理状態を保持するラッチ機能を合わせ持つバイナリカウンタ回路を想定している。

【0039】

比較部109は、撮像部2の単位画素3から垂直信号線13を介して出力されるアナログの画素信号に応じた信号電圧と、ランプ部19から供給されるランプ波（ランプ電圧）とを比較することによって、画素信号の大きさを時間軸方向の情報（パルス信号のパルス幅）に変換する。比較部109の比較出力は、例えばランプ電圧が信号電圧よりも大なるときにはHighレベル（Hレベル）になり、ランプ電圧が信号電圧以下のときにはLowレベル（Lレベル）になる。

【0040】

ラッチ部108は、比較部109の比較出力を受けて、この比較出力が反転するタイミングで、主カウント部18から出力されたカウント値をラッチ（保持／記憶）する。列カウント部103は、ラッチ部108にラッチされたカウント値に基づいて、減算（CDS処理）を行う。

【0041】

ここで、ラッチ部108にラッチされたカウント値は、例えば6ビットのデータである。その場合、列カウント部103は6ビットのカウンタ回路で構成される。尚、これらは一例であって、これに限る必要はない。

【0042】

次に、本例の動作について説明する。ここでは、単位画素3の具体的な動作については説明を省略するが、周知のように単位画素3ではリセットレベルと信号レベルとが出力される。

【0043】

AD変換は、以下のようにして行われる。例えば所定の傾きで下降するランプ波と、単位画素3からの画素信号であるリセットレベルあるいは信号レベルの各電圧とを比較し、この比較処理で用いるランプ波が生成された時点から、リセットレベルや信号レベルの各電圧とランプ波（ランプ電圧）とが一致するまでの期間に相当するカウント値をラッチ部108に保持することによって、リセットレベルあるいは信号レベルの各大きさに対応したデジタルデータを得る。

【0044】

ここで、撮像部2の選択行の各単位画素3からは、アナログの画素信号として、1回目の読出し動作で画素信号の雑音を含むリセットレベルが読み出され、その後、2回目の読出し動作で信号レベルが読み出される。そして、リセットレベルと信号レベルとが垂直信号線13を通して列AD変換部16に時系列で入力される。尚、1回目の読出し動作で信号レベルが読み出され、その後の2回目の読出し動作でリセットレベルが読み出されても構わない。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。ここでは、主カウント部18のカウントモードはダウンカウントモード、列カウント部103のカウントモードはアップカウントモードであるものとし、主カウント部18および列カウント部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。

【0045】

<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、主カウント部18は、ダウンカウントモードでカウントを行い、カウント値を出力する。尚、主カウント部18でのカウント動作開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

【0046】

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108は、主カウント部18から出力されたカウント値を第1のカウント値として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、主カウント部18でのカウント動作とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

【0047】

続いて、ラッチ部108に保持された第1のカウント値を構成する各ビットを列カウント部103の各ビットにセットする。その後、列カウント部103の各ビットの値が反転される。これにより、列カウント部103の初期値が設定される。

【0048】

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、制御部20は、ランプ部19に対して、ランプ波生成の制御データを供給する。これを受けてランプ部19は、比較部109の一方の入力端子に与える比較電圧として、波形が全体として時間的にランプ状に変化するランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、主カウント部18は、ダウンカウントモードでカウントを行い、カウント値を出力する。尚、主カウント部18でのカウント動作開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

【0049】

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108は、主カウント部18から出力されたカウント値を第2のカウント値として保持する。制御部20は、所定の期間を経過すると、ランプ部19への制御データの供給と、主カウント部18でのカウント動作とを停止する。これにより、ランプ部19は、ランプ波の生成を停止する。

【0050】

続いて、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103が加算する。これにより、第1のカウント値と第2のカウント値との減算（CDS処理）が行われる。上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、列カウント部103が保持しているデジタルデータを構成する各ビットの値が反転され、水平選択部14により水平信号線を介して出力部17に転送される。

【0051】

次に、列AD変換部16の各構成の詳細について説明する。図2は、図1の列AD変換部16について更に説明するための詳細構成の一例を示している。以下では、図2に示す構成について説明する。図2に示す各構成は、図1に示した列AD変換部16内の各構成に対応しており、比較部109と、ラッチ部108を構成するラッチ回路D_0〜D_5と、列カウント部103を構成する切換え部MUX_1〜MUX_5およびカウンタ回路C_0〜C_5とが設けられている。本例では、6ビットのラッチ回路とカウンタ回路を用いる場合を説明する。尚、各ビットに対応した回路B[*]（*:0〜5の整数）は、ラッチ回路D_*、切換え部MUX_*、及び、カウンタ回路C_*を基本単位として構成される。尚、最下位ビットに対応した回路B[0]のみ、ラッチ回路D_0及びカウンタ回路C_0を基本単位として構成されている。図1のランプ部19、主カウント部18と図2に示す列AD変換部16が本発明のAD変換回路の一例である。

【0052】

ラッチ回路D_0〜D_5は、比較部109の比較出力COに基づいて、主カウント部18から出力されるカウント値D[0]〜D[5]をラッチする。カウンタ回路C_0〜C_5は、ラッチ回路D_0〜D_5に保持されている各ビットの値に基づいてカウントを行う。切換え部MUX_1〜MUX_5は、カウンタ回路C_1〜C_5にカウントクロックとして入力される信号を、カウンタ回路C_0〜C_4の出力とラッチ回路D_0〜D_4の出力との間で切り換える。

【0053】

カウンタ回路C_0〜C_5には、制御信号CNTEN_0〜CNTEN_5および制御信号CMODE_0〜CMODE_5が入力される。制御信号CNTEN_0〜CNTEN_5は、ラッチ回路D_0〜D_5に保持された値をカウンタ回路C_0〜C_5にセットするための信号である。制御信号CMODE_0〜CMODE_5は、カウンタ回路C_0〜C_5の動作を、カウントを行うカウントモードと、カウントを停止しカウント値を保護するデータ保護モードとの間で切り換える信号である。本例においては、列カウント部103に、正／負を判断するためのフラグ用カウンタ回路を設けても構わない。カウンタ回路C_0〜C_5の詳細については、図10を参照して後述する。切換え部MUX_1〜MUX_5には、制御信号SEL_1〜SEL_5が入力される。制御信号SEL_1〜SEL_5は、カウンタ回路C_1〜C_5に入力される信号の切換えを行うための信号である。

【0054】

次に、図2に示した構成の動作について具体例を用いて説明する。本説明では、主カウント部18として6ビットのダウンカウンタ回路、列カウント部103として6ビットのアップカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_000（0に相当）、例えば7カウントであればカウント値は6’b11_1001（-7に相当）となる。アップカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_0000（0に相当）、例えば7カウントであればカウント値は6’b00_0111（7に相当）となる。

【0055】

上記の計数値の表記について説明する。“6’b”はカウント値が6ビットの2進数であることを示す。“00_0000”は主カウント部18のカウント値を示す。列カウント部103のカウント値についても同様の表記を使用する。

【0056】

以下では、第1の画素信号（リセットレベル）とそれに続く第2の画素信号（信号レベル）との減算（CDS処理）を行う例を説明する。図3は、本実施形態におけるAD変換に係る信号処理期間を概略的に示している。本実施形態におけるAD変換は、第1の画素信号の処理を行う第1の画素信号処理期間と、第2の画素信号の処理を行う第2の画素信号処理期間とに分けて行われる。第1の画素信号処理期間は、単位画素3から第1の画素信号を読み出す信号読出し期間と、第1の画素信号に応じて主カウント部18が計数（カウント）を行う計数期間と、主カウント部18のカウント値を列カウント部103の初期値に設定する初期値設定期間とを含む。第2の画素信号処理期間は、単位画素3から第2の画素信号を読み出す信号読出し期間と、第2の画素信号に応じて主カウント部18が計数（カウント）を行う計数期間と、主カウント部18のカウント値に応じて列カウント部103が計数（カウント）を行うことで第1の画素信号と第2の画素信号との減算を行う減算期間とを含む。

【0057】

本例では、2の補数を用いた2進数の減算を行う。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、減算結果はB-Aとなる。主カウント部18がダウンカウントモードでカウントを行うため、主カウント部18が第1の画素信号処理期間の計数期間でカウントを行った結果（第1のカウント値）は-Aであり、主カウント部18が第2の画素信号処理期間の計数期間でカウントを行った結果（第2のカウント値）は-Bである。列カウント部103の初期値に、第1のカウント値の符号を反転した値であるAを設定し、第2のカウント値である-Bを加算した後、符号を反転することによって、減算結果であるB-Aを得ることができる。

【0058】

図4〜図9は、1回目および2回目の読出し時の各信号の波形を示している。尚、図4〜図9において、Q[0]〜Q[5]は列カウント部103のラッチ回路D_0〜D_5の出力を示し、OUT[0]〜OUT[5]は列カウント部103のカウンタ回路C_0〜C_5の出力を示している。ここで、第1の画素信号は31カウント、第2の画素信号は43カウントとし、第2の画素信号から第1の画素信号を減算（CDS処理）した値12を求める場合について説明する。

【0059】

<<1回目の読出し>>
図4および図5は、第1の画素信号に係る信号読出し期間と、計数期間と、初期値設定期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。また、カウンタ回路C_0〜C_5およびラッチ回路D_0〜D_5は、図示していない制御信号によりリセットされるものとする。

【0060】

比較処理の開始時点で、ラッチ部108が保持している値は6’b00_0000（0に相当）、列カウント部103が保持している値は6’b00_0000（0に相当）である。信号読出し期間において、任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、計数期間において、ランプ部19がランプ波の出力を開始すると同時に、制御部20から主カウント部18へのカウントイネーブル信号clkenがL状態からH状態となり、主カウント部18が制御部20からのクロック信号clkのカウントを開始する。

【0061】

続いて、所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較出力COが反転し、その時点の主カウント部18からの出力D[0]〜D[5]がラッチ部108に保持される（第1のカウント値）。この時点で、ラッチ部108が保持している値は6’b10_0001（-31に相当）、列カウント部103が保持している値は6’b00_0000（0に相当）である。

【0062】

制御部20から主カウント部18へのカウントイネーブル信号clkenがL状態となり、計数期間が終了した後、初期値設定期間において、ラッチ部108に保持された第1のカウント値を構成する各ビットの値が、列カウント部103を構成するカウンタ回路C_0〜C_5の各ビットにセットされる。具体的には、制御信号CMODE_0〜CMODE_5がL状態からH状態となった後、制御信号SEL_1〜SEL_5がL状態からH状態となり、更に制御信号CMODE_0〜CMODE_5がH状態からL状態となる。つまり、カウンタ回路C_0〜C_5の動作モードがデータ保護モードに設定された後、切換え部MUX_1〜MUX_5がラッチ回路D_1〜D_5の出力を選択し、更にカウンタ回路C_0〜C_5の動作モードがカウントモードに設定される。

【0063】

続いて、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となり、更にL状態となる。これにより、ラッチ部108に保持された第1のカウント値が列カウント部103に保持される。この時点で、ラッチ部108が保持している値は6’b10_0001（-31に相当）、列カウント部103が保持している値は6’b10_0001（-31に相当）である。

【0064】

その後、列カウント部103に保持されている値が反転される。この時点で、ラッチ部108が保持している値は6’b10_0001（-31に相当）、列カウント部103が保持している値は6’b01_1110（30に相当）である。値を反転した後に1を加算することで、ラッチ部108が保持している値の符号を反転した値を列カウント部103の初期値に設定することができるが、後述するように、2回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。

【0065】

<<2回目の読出し>>
図6および図7は、第2の画素信号に係る信号読出し期間と計数期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるものとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。尚、カウンタ回路C_0〜C_5はリセットされない。

【0066】

比較処理の開始時点で、ラッチ部108が保持している値は6’b00_0000（0に相当）、列カウント部103が保持している値は6’b01_1110（30に相当）である。信号読出し期間において、任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、計数期間において、ランプ部19がランプ波の出力を開始すると同時に、制御部20から主カウント部18へのカウントイネーブル信号clkenがL状態からH状態となり、主カウント部18が制御部20からのクロック信号clkのカウントを開始する。

【0067】

続いて、所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミング）で、比較出力COが反転し、その時点の主カウント部18からの出力D[0]〜D[5]がラッチ部108に保持される（第2のカウント値）。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b01_1110（30に相当）である。

【0068】

続いて、減算期間において、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103が加算する。図8および図9は、第2の画素信号に係る減算期間の動作を示している。制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタ回路C_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。続いて、制御信号CMODE_0〜CMODE_5がH状態からL状態となり、カウンタ回路C_0〜C_5の動作モードがカウントモードとなる。これにより、ラッチ回路D_0の出力Q[0]がカウンタ回路C_0に入力されるとともに、カウンタ回路C_0〜C_4の出力がそれぞれカウンタ回路C_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、ラッチ回路D_0が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b01_1111である。

【0069】

続いて、制御信号CMODE_1がL状態からH状態となり、カウンタ回路C_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がラッチ回路D_1の出力を選択した後、カウンタ回路C_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、ラッチ回路D_1の出力Q[1]がカウンタ回路C_1に入力されるとともに、カウンタ回路C_1〜C_4の出力がそれぞれカウンタ回路C_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、ラッチ回路D_1が保持している値（1’b0）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b01_1111である。

【0070】

続いて、制御信号CMODE_2がL状態からH状態となり、カウンタ回路C_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がラッチ回路D_2の出力を選択した後、カウンタ回路C_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、ラッチ回路D_2の出力Q[2]がカウンタ回路C_2に入力されるとともに、カウンタ回路C_2〜C_4の出力がそれぞれカウンタ回路C_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、ラッチ回路D_2が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b10_0011である。

【0071】

続いて、制御信号CMODE_3がL状態からH状態となり、カウンタ回路C_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3がラッチ回路D_3の出力を選択した後、カウンタ回路C_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、ラッチ回路D_3の出力Q[3]がカウンタ回路C_3に入力されるとともに、カウンタ回路C_3〜C_4の出力がそれぞれカウンタ回路C_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、ラッチ回路D_3が保持している値（1’b0）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b10_0011である。

【0072】

続いて、制御信号CMODE_4がL状態からH状態となり、カウンタ回路C_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4がラッチ回路D_4の出力を選択した後、カウンタ回路C_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、ラッチ回路D_4の出力Q[4]がカウンタ回路C_4に入力されるとともに、カウンタ回路C_4の出力がカウンタ回路C_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、ラッチ回路D_4が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b11_0011である。

【0073】

続いて、制御信号CMODE_5がL状態からH状態となり、カウンタ回路C_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5がラッチ回路D_5の出力を選択した後、カウンタ回路C_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、ラッチ回路D_5の出力Q[5]がカウンタ回路C_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、ラッチ回路D_5が保持している値（1’b0）が加算される。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b11_0011（-13に相当）である。

【0074】

最後に、列カウント部103のカウント値が反転される（図8では省略）。この時点で、ラッチ部108が保持している値は6’b01_0101（-43に相当）、列カウント部103が保持している値は6’b00_1100（12に相当）である。前述したように、1回目の読出し時にも値を反転し、1を加算していないため、本例では、値を反転した後に1を加算していない。

【0075】

第1のカウント値と第2のカウント値を減算（CDS処理）したデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。尚、2回目の読出し時におけるデジタルデータの反転は、デジタルデータが出力部17に転送された後でも構わない。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。

【0076】

次に、列カウント部103に使用されるバイナリカウンタ回路の詳細を説明する。図10は、列カウント部103を構成する1ビット分のカウンタ回路C_*（*：0〜5）の構成の一例を示している。図10に示すカウンタ回路C_*は、フリップフロップDFF、AND回路AND1、OR回路OR1、切換えスイッチSWで構成されている。

【0077】

フリップフロップ回路DFFはDフリップフロップで構成されている。AND回路AND1は、前段のカウンタ回路C_*の出力信号CK[*-1]と制御信号CNTEN_*のAND演算を行うことにより、例えば加減算における計数パルスや例えば反転動作におけるカウントクロックを有効／無効にするためのパルスを出力する。OR回路OR1は、AND回路AND1の出力信号と制御信号REVのOR演算を行うことにより、ビットを反転するためのパルスを生成する。切換えスイッチSWは、ビット値を保護するため、制御信号CMODE_*に基づいて、入力端子Dと出力端子Qが接続された状態と、入力端子Dと反転出力端子QBが接続された状態とを切り換える。カウンタ回路C_*がn個接続されるとnビットのカウンタ回路が構成される。尚、この構成は一例であり、これに限らない。

【0078】

次に、カウンタ回路C_*の動作、特にビットの反転動作について説明する。図11のタイミングチャートは、カウンタ回路C_*の動作に係る各信号の波形、特にビットの反転動作を中心とした動作に係る各信号の波形を示している。尚、カウント動作時の制御信号CMODE_*はL状態、制御信号CNTEN_*はL状態、制御信号REVはL状態である。

【0079】

カウント動作後に、制御信号CMODE_*がH状態となる。これにより、カウンタ回路C_*の出力端子Qと入力端子Dが接続されるため、カウンタ回路C_*の出力は変化せずに一定の状態を保ち、各ビット値が保護される。例えば、このタイミングで制御信号SEL_*（図示せず）の論理状態がH状態からL状態となる。

【0080】

続いて、制御信号CMODE_*がL状態となり、カウンタ回路C_*の反転出力端子QBと入力端子Dが接続される。これにより、入力端子Dに入力される信号の状態が反転する。その後、制御信号REVがL状態からH状態に変化し、更にL状態に変化する。制御信号REVがH状態からL状態に変化した時点でフリップフロップ回路DFFは、入力端子Dに入力される信号を保持し、出力端子Qから出力する。上記のように、制御信号CMODE_*がL状態となった時点で入力端子Dに入力される信号の状態が反転しているため、制御信号REVがH状態からL状態に変化することにより、カウンタ回路C_*の出力、即ち各ビット値が反転される。

【0081】

その後、制御信号CMODE_*がH状態となる。これにより、カウンタ回路C_*の出力端子Qと入力端子Dが接続されるため、カウンタ回路C_*の出力は変化せずに一定の状態を保ち、各ビット値が保護される。最後に、制御信号CMODE_*がL状態となり、カウンタ回路C_*の反転出力端子QBと入力端子Dが接続される。上記の動作により、各ビット値を反転した値を初期値として、再びカウント動作を行うことが可能となる。

【0082】

上述したように、本実施形態によれば、ラッチ部108に保持された第1のカウント値を構成する各ビットの値に基づいて列カウント部103に初期値を設定した後、ラッチ部108に保持された第2のカウント値を構成する各ビットの値に基づいて列カウント部103がカウントを行うことによって、列カウント部103のカウント値として、第1の画素信号と第2の画素信号との差分に応じたデジタルデータを得ることが可能となる。このため、撮像装置のカラム部内でアナログ信号の減算（CDS処理）を行うことができ、高画質な画像を得ることができる。

【0083】

また、ラッチ部108に保持された第1のカウント値を構成する各ビットの値を反転した値を列カウント部103の初期値に設定することによって、単一のカウントモードを有するカウンタ回路で列カウント部103を構成することができる。

【0084】

（第2の実施形態）
次に、本発明の第2の実施形態を説明する。本実施形態による（C）MOS撮像装置の構成は、第1の実施形態で説明した構成と略同様であるので、説明を省略する。

【0085】

以下、本例の動作について、第1の実施形態と異なる動作を中心に説明する。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、主カウント部18のカウントモードはアップカウントモードとし、列カウント部103のカウントモードはダウンカウントモードであるものとする。また、主カウント部18および列カウント部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。

【0086】

<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、主カウント部18は、アップカウントモードでカウントを行い、カウント値を出力する。

【0087】

【0088】

続いて、ラッチ部108に保持された第1のカウント値を構成する各ビットを順次列カウント部103が減算する。その後、列カウント部103の各ビットの値が反転される。これにより、列カウント部103の初期値が設定される。

【0089】

<2回目の読出し>
続いて、2回目の読出し時には、単位画素3毎の入射光量に応じた信号レベルを読み出し、1回目の読出しと同様な動作を行う。任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波と信号レベルとを比較する。この間、主カウント部18は、アップカウントモードでカウントを行い、カウント値を出力する。

【0090】

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108は主カウント部18からの出力を第2のカウント値として保持する。所定の期間を経過すると、主カウント部18がカウント動作を停止し、ランプ部19はランプ波の生成を停止する。

【0091】

続いて、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103が減算する。これにより、第1のカウント値と第2のカウント値との減算（CDS処理）が行われる。上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、列カウント部103が保持しているデジタルデータを構成する各ビットの値が反転され、水平選択部14により水平信号線を介して出力部17に転送される。

【0092】

次に、本例の動作について具体例を用いて説明する。本説明では、主カウント部18として6ビットのアップカウンタ回路、列カウント部103として6ビットのダウンカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_000（0に相当）、例えば7カウントであればカウント値は6’b11_1001（-7に相当）となる。アップカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_0000（0に相当）、例えば7カウントであればカウント値は6’b00_0111（7に相当）となる。

【0093】

以下では、第1の画素信号とそれに続く第2の画素信号との減算（CDS処理）を行う例を説明する。本実施形態におけるAD変換は、第1の実施形態と同様に、第1の画素信号の処理を行う第1の画素信号処理期間と、第2の画素信号の処理を行う第2の画素信号処理期間とに分けて行われる。第1の画素信号処理期間は、単位画素3から第1の画素信号を読み出す信号読出し期間と、第1の画素信号に応じて主カウント部18が計数（カウント）を行う計数期間と、主カウント部18のカウント値を列カウント部103の初期値に設定する初期値設定期間とを含む。第2の画素信号処理期間は、単位画素3から第2の画素信号を読み出す信号読出し期間と、第2の画素信号に応じて主カウント部18が計数（カウント）を行う計数期間と、主カウント部18のカウント値に応じて列カウント部103が計数（カウント）を行うことで第1の画素信号と第2の画素信号との減算を行う減算期間とを含む。

【0094】

本例では、2の補数を用いた2進数の減算を行う。第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、減算結果はB-Aとなる。主カウント部18がアップカウントモードでカウントを行うため、主カウント部18が第1の画素信号処理期間の計数期間でカウントを行った結果（第1のカウント値）はAであり、主カウント部18が第2の画素信号処理期間の計数期間でカウントを行った結果（第2のカウント値）はBである。列カウント部103の初期値に、第1のカウント値であるAを設定し、第2のカウント値であるBを減算した後、符号を反転することによって、減算結果であるB-Aを得ることができる。

【0095】

図12〜図19は、1回目および2回目の読出し時の各信号の波形を示している。尚、図12〜図19において、Q[0]〜Q[5]は列カウント部103のラッチ回路D_0〜D_5の出力を示し、OUT[0]〜OUT[5]は列カウント部103のカウンタ回路C_0〜C_5の出力を示している。ここで、第1の画素信号は31カウント、第2の画素信号は43カウントとし、第2の画素信号から第1の画素信号を減算（CDS処理）した値12を求める場合について説明する。

【0096】

<<1回目の読出し>>
図12および図13は、第1の画素信号に係る信号読出し期間と計数期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。また、カウンタ回路C_0〜C_5およびラッチ回路D_0〜D_5は、図示していない制御信号によりリセットされるものとする。

【0097】

【0098】

所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較出力COが反転し、その時点の主カウント部18からの出力D[0]〜D[5]がラッチ部108に保持される（第1のカウント値）。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b00_0000（0に相当）である。

【0099】

制御部20から主カウント部18へのカウントイネーブル信号clkenがL状態となり、計数期間が終了した後、初期値設定期間において、ラッチ部108に保持された第1のカウント値を構成する各ビットの値を、列カウント部103を構成するカウンタ回路C_0〜C_5がカウントする。図14および図15は、第1の画素信号に係る初期値設定期間の動作を示している。

【0100】

制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタ回路C_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。続いて、制御信号CMODE_0〜CMODE_5がH状態からL状態となり、カウンタ回路C_0〜C_5の動作モードがカウントモードとなる。これにより、ラッチ回路D_0の出力Q[0]がカウンタ回路C_0に入力されるとともに、カウンタ回路C_0〜C_4の出力がそれぞれカウンタ回路C_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、ラッチ回路D_0が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b11_1111（-1に相当）、である。

【0101】

続いて、制御信号CMODE_1がL状態からH状態となり、カウンタ回路C_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がラッチ回路D_1の出力を選択した後、カウンタ回路C_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、ラッチ回路D_1の出力Q[1]がカウンタ回路C_1に入力されるとともに、カウンタ回路C_1〜C_4の出力がそれぞれカウンタ回路C_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、ラッチ回路D_1が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b11_1101（-3に相当）である。

【0102】

続いて、制御信号CMODE_2がL状態からH状態となり、カウンタ回路C_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がラッチ回路D_2の出力を選択した後、カウンタ回路C_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、ラッチ回路D_2の出力Q[2]がカウンタ回路C_2に入力されるとともに、カウンタ回路C_2〜C_4の出力がそれぞれカウンタ回路C_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、ラッチ回路D_2が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b11_1001（-7に相当）である。

【0103】

続いて、制御信号CMODE_3がL状態からH状態となり、カウンタ回路C_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3がラッチ回路D_3の出力を選択した後、カウンタ回路C_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、ラッチ回路D_3の出力Q[3]がカウンタ回路C_3に入力されるとともに、カウンタ回路C_3〜C_4の出力がそれぞれカウンタ回路C_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、ラッチ回路D_3が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b11_0001（-15に相当）である。

【0104】

続いて、制御信号CMODE_4がL状態からH状態となり、カウンタ回路C_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4がラッチ回路D_4の出力を選択した後、カウンタ回路C_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、ラッチ回路D_4の出力Q[4]がカウンタ回路C_4に入力されるとともに、カウンタ回路C_4の出力がカウンタ回路C_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、ラッチ回路D_4が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b10_0001（-31に相当）である。

【0105】

続いて、制御信号CMODE_5がL状態からH状態となり、カウンタ回路C_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5がラッチ回路D_5の出力を選択した後、カウンタ回路C_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、ラッチ回路D_5の出力Q[5]がカウンタ回路C_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、ラッチ回路D_5が保持している値（1’b0）が減算される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b10_0001（-31に相当）である。

【0106】

その後、列カウント部103のカウント値が反転される。この時点で、ラッチ部108が保持している値は6’b01_1111（31に相当）、列カウント部103が保持している値は6’b01_1110（30に相当）である。列カウント部103が第1のカウント値を減算しているため、列カウント部103のカウント値を反転した後に1を加算することで、ラッチ部108が保持している第1のカウント値と同じ値を列カウント部103の初期値に設定することができるが、後述するように、2回目の読出し時にも値を反転しているため、各反転後に1を加算することによる値の変化が相殺される。したがって、本例では、値を反転した後に1を加算していない。

【0107】

<<2回目の読出し>>
図16および図17は、第2の画素信号に係る信号読出し期間と計数期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるものとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。尚、カウンタ回路C_0〜C_5はリセットされない。

【0108】

【0109】

所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミング）で、比較出力COが反転し、その時点の主カウント部18からの出力D[0]〜D[5]がラッチ部108に保持される（第2のカウント値）。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_1110（30に相当）である。

【0110】

続いて、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103が減算する。図18および図19は、第2の画素信号に係る減算期間の動作を示している。制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタ回路C_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。続いて、制御信号CMODE_0〜CMODE_5がH状態からL状態となり、カウンタ回路C_0〜C_5の動作モードがカウントモードとなる。これにより、ラッチ回路D_0の出力Q[0]がカウンタ回路C_0に入力されるとともに、カウンタ回路C_0〜C_4の出力がそれぞれカウンタ回路C_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、ラッチ回路D_0が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_1101（29に相当）である。

【0111】

続いて、制御信号CMODE_1がL状態からH状態となり、カウンタ回路C_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がラッチ回路D_1の出力を選択した後、カウンタ回路C_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、ラッチ回路D_1の出力Q[1]がカウンタ回路C_1に入力されるとともに、カウンタ回路C_1〜C_4の出力がそれぞれカウンタ回路C_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、ラッチ回路D_1が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_1011（27に相当）である。

【0112】

続いて、制御信号CMODE_2がL状態からH状態となり、カウンタ回路C_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がラッチ回路D_2の出力を選択した後、カウンタ回路C_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、ラッチ回路D_2の出力Q[2]がカウンタ回路C_2に入力されるとともに、カウンタ回路C_2〜C_4の出力がそれぞれカウンタ回路C_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、ラッチ回路D_2が保持している値（1’b0）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_1011（27に相当）である。

【0113】

続いて、制御信号CMODE_3がL状態からH状態となり、カウンタ回路C_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3がラッチ回路D_3の出力を選択した後、カウンタ回路C_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、ラッチ回路D_3の出力Q[3]がカウンタ回路C_3に入力されるとともに、カウンタ回路C_3〜C_4の出力がそれぞれカウンタ回路C_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、ラッチ回路D_3が保持している値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_0011（19に相当）である。

【0114】

続いて、制御信号CMODE_4がL状態からH状態となり、カウンタ回路C_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4がラッチ回路D_4の出力を選択した後、カウンタ回路C_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、ラッチ回路D_4の出力Q[4]がカウンタ回路C_4に入力されるとともに、カウンタ回路C_4の出力がカウンタ回路C_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、ラッチ回路D_4に保持された値（1’b0）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b01_0011（19に相当）である。

【0115】

続いて、制御信号CMODE_5がL状態からH状態となり、カウンタ回路C_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5がラッチ回路D_5の出力を選択した後、カウンタ回路C_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、ラッチ回路D_5の出力Q[5]がカウンタ回路C_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、ラッチ回路D_5に保持された値（1’b1）が減算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b11_0011（-13に相当）である。

【0116】

最後に、列カウント部103のカウント値が反転される（図18では省略）。この時点で、ラッチ部が保持している値は6’b10_1011(43に相当)、列カウント部103が保持している値は6’b00_1100（12に相当）である。前述したように、1回目の読出し時にも値を反転し、1を加算していないため、本例では、値を反転した後に1を加算していない。

【0117】

【0118】

【0119】

また、ラッチ部108に保持された第1のカウント値を構成する各ビットの値を列カウント部103が順次カウントしてカウント値（第3のカウント値）を得た後、カウント値を更に反転した値を列カウント部103の初期値に設定することによって、単一のカウントモードを有するカウンタ回路で列カウント部103を構成することができる。

【0120】

（第3の実施形態）
次に、本発明の第3の実施形態を説明する。本実施形態による（C）MOS撮像装置の構成は、第1の実施形態で説明した構成と略同様であるが、主カウント部18の構成が異なる。主カウント部18は、カウントモードとしてアップカウントモードおよびダウンカウントモードを有するアップダウンカウンタ回路で構成され、カウント値を出力する。カウント値が例えば6ビットで構成される場合、主カウント部18はD[0]、D[1]、D[2]、D[3]、D[4]、D[5]を出力する。それ以外は、第1の実施形態と略同様である。

【0121】

次に、本例の動作について、第1の実施形態と異なる動作を中心に説明する。以下では、1回目および2回目の各読出し動作とその後の減算（CDS処理）の詳細について説明する。説明を容易にするため、主カウント部18のカウントモードは、1回目の読出しではダウンカウントモード、2回目の読出しではアップカウントモードとし、列カウント部103のカウントモードはアップカウントモードであるものとする。また、主カウント部18および列カウント部103はカウントクロックの立下りエッジのタイミングでカウントを行うものとする。また、前述した動作と同様の動作については、適宜、説明を省略する。

【0122】

<1回目の読出し>
任意の画素行の単位画素3から垂直信号線13への1回目の読出しが安定した後、ランプ部19はランプ波を出力する。比較部109は、このランプ波とリセットレベルとを比較する。この間、主カウント部18は、ダウンカウントモードでカウントを行い、カウント値を出力する。尚、主カウント部18でのカウント動作開始のタイミングと、ランプ波の出力開始のタイミングとは略同時であることが好ましいが、これに限らない。

【0123】

比較部109は、ランプ部19から与えられるランプ波と、リセットレベルとを比較し、双方の電圧が略一致したとき（第1のタイミング）に、比較出力を反転させる。この第１のタイミングにおいて、ラッチ部108は主カウント部18からの出力を第1のカウント値として保持する。所定の期間を経過すると、主カウント部18はカウント動作を停止し、ランプ部19はランプ波の生成を停止する。続いて、ラッチ部108に保持された第1のカウント値を構成する各ビットが列カウント部103の各ビットにセットされる。これにより、列カウント部103の初期値が設定される。

【0124】

【0125】

比較部109は、ランプ部19から与えられるランプ波と、信号レベルとを比較し、双方の電圧が略一致したとき（第2のタイミング）に、比較出力を反転させる。この第2のタイミングにおいて、ラッチ部108は主カウント部18からの出力を第2のカウント値として保持する。所定の期間を経過すると、主カウント部18はカウント動作を停止し、ランプ部19はランプ波の生成を停止する。

【0126】

続いて、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103で加算する。これにより、第1のカウント値と第2のカウント値との減算（CDS処理）が行われる。上記のようにして、リセットレベルと信号レベルとの差分に応じたデジタルデータが得られる。最後に、列カウント部103が保持しているデジタルデータを、水平選択部14により水平信号線を介して出力部17に転送される。

【0127】

次に、本例の動作について具体例を用いて説明する。本説明では、主カウント部18として6ビットのアップダウンカウンタ回路、列カウント部103として6ビットのアップカウンタ回路を用いた場合で説明する。ダウンカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_000（0に相当）、例えば7カウントであればカウント値は6’b11_1001（-7に相当）となる。アップカウントモードでカウントした場合、例えば0カウントであればカウント値は6’b00_0000（0に相当）、例えば7カウントであればカウント値は6’b00_0111（7に相当）となる。

【0128】

【0129】

第1の画素信号をAD変換して得られるデジタル値をA、第2の画素信号をAD変換して得られるデジタル値をBとすると、減算結果はB-Aとなる。主カウント部18が1回目の読出し時にダウンカウントモードでカウントを行うため、主カウント部18が第1の画素信号処理期間の計数期間でカウントを行った結果（第1のカウント値）は-Aである。また、主カウント部18が2回目の読出し時にアップカウントモードでカウントを行うため、主カウント部18が第2の画素信号処理期間の計数期間でカウントを行った結果（第2のカウント値）はBである。列カウント部103の初期値に、第1のカウント値である-Aを設定し、第2のカウント値であるBを加算することによって、減算結果であるB-Aを得ることができる。

【0130】

図20〜図25は、1回目および2回目の読出し時の各信号の波形を示している。尚、図20〜図25において、Q[0]〜Q[5]は列カウント部103のラッチ回路D_0〜D_5の出力を示し、OUT[0]〜OUT[5]は列カウント部103のカウンタ回路C_0〜C_5の出力を示している。ここで、第1の画素信号は31カウント、第2の画素信号は43カウントとし、第2の画素信号から第1の画素信号を減算（CDS処理）した値12を求める場合について説明する。

【0131】

<<1回目の読出し>>
図20および図21は、第1の画素信号に係る信号読出し期間と、計数期間と、初期値設定期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。また、カウンタ回路C_0〜C_5およびラッチ回路D_0〜D_5は、図示していない制御信号によりリセットされるものとする。

【0132】

【0133】

所定の条件を満足する第1のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第1のタイミング）で、比較出力COが反転し、その時点の主カウント部18から出力D[0]〜D[5]がラッチ部108に保持される（第1のカウント値）。この時点で、ラッチ部108が保持している値は6’b10_0001（-31に相当）、列カウント部103が保持している値は6’b00_0000（0に相当）である。

【0134】

【0135】

【0136】

<<2回目の読出し>>
図22および図23は、第2の画素信号に係る信号読出し期間と計数期間との動作を示している。制御信号SEL_1〜SEL_5がL状態、制御信号CNTEN_0〜CNTEN_5がL状態、制御信号CMODE_0〜CMODE_5がL状態であるものとする。制御信号SEL_1〜SEL_5がL状態であるため、切換え部MUX_1〜MUX_5はカウンタ回路C_0〜C_4の出力を選択する。制御信号CMODE_0〜CMODE_5がL状態であるため、カウンタ回路C_0〜C_5の動作モードはカウントモードに設定される。尚、カウンタ回路C_0〜C_5はリセットされない。

【0137】

比較処理の開始時点で、ラッチ部108が保持している値は6’b00_0000、列カウント部103が保持している値は6’b10_0001（-31に相当）、である。信号読出し期間において、任意の画素行の単位画素3から垂直信号線13への2回目の読出しが安定した後、計数期間において、ランプ部19がランプ波の出力を開始すると同時に、制御部20から主カウント部18へのカウントイネーブル信号clkenがL状態からH状態となり、主カウント部18が制御部20からのクロック信号clkのカウントを開始する。

【0138】

続いて、所定の条件を満足する第2のタイミング（前述した動作では、ランプ部19から与えられるランプ波とリセットレベルとの比較に係る第2のタイミング）で、比較出力COが反転し、その時点の主カウント部18からの出力D[0]〜D[5]がラッチ部108に保持される（第2のカウント値）。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_0001（-31に相当）である。

【0139】

続いて、減算期間において、ラッチ部108に保持された第2のカウント値を構成する各ビットを順次列カウント部103が加算する。図24および図25は、第2の画素信号に係る減算期間の動作を示している。制御信号CMODE_0〜CMODE_5がL状態からH状態となり、カウンタ回路C_0〜C_5の動作モードがデータ保護モードとなった後、制御信号CNTEN_0〜CNTEN_5がL状態からH状態となる。続いて、制御信号CMODE_0〜CMODE_5がH状態からL状態となり、カウンタ回路C_0〜C_5の動作モードがカウントモードとなる。これにより、ラッチ回路D_0の出力Q[0]がカウンタ回路C_0に入力されるとともに、カウンタ回路C_0〜C_4の出力がそれぞれカウンタ回路C_1〜C_5に入力される。その後、制御信号CNTEN_0がH状態からL状態となる。これにより、ラッチ回路D_0が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_0010（-30に相当）である。

【0140】

続いて、制御信号CMODE_1がL状態からH状態となり、カウンタ回路C_1の動作モードがデータ保護モードとなる。更に、制御信号SEL_1がL状態からH状態となった後、制御信号CMODE_1がH状態からL状態となる。つまり、切換え部MUX_1がラッチ回路D_1の出力を選択した後、カウンタ回路C_1の動作モードがカウントモードとなる。制御信号CNTEN_1〜CNTEN_5がH状態であるため、ラッチ回路D_1の出力Q[1]がカウンタ回路C_1に入力されるとともに、カウンタ回路C_1〜C_4の出力がそれぞれカウンタ回路C_2〜C_5に入力される。その後、制御信号CNTEN_1がH状態からL状態となる。これにより、ラッチ回路D_1が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_0100（-28に相当）である。

【0141】

続いて、制御信号CMODE_2がL状態からH状態となり、カウンタ回路C_2の動作モードがデータ保護モードとなる。更に、制御信号SEL_2がL状態からH状態となった後、制御信号CMODE_2がH状態からL状態となる。つまり、切換え部MUX_2がラッチ回路D_2の出力を選択した後、カウンタ回路C_2の動作モードがカウントモードとなる。制御信号CNTEN_2〜CNTEN_5がH状態であるため、ラッチ回路D_2の出力Q[2]がカウンタ回路C_2に入力されるとともに、カウンタ回路C_2〜C_4の出力がそれぞれカウンタ回路C_3〜C_5に入力される。その後、制御信号CNTEN_2がH状態からL状態となる。これにより、ラッチ回路D_2が保持している値（1’b0）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_0100（-28に相当）である。

【0142】

続いて、制御信号CMODE_3がL状態からH状態となり、カウンタ回路C_3の動作モードがデータ保護モードとなる。更に、制御信号SEL_3がL状態からH状態となった後、制御信号CMODE_3がH状態からL状態となる。つまり、切換え部MUX_3がラッチ回路D_3の出力を選択した後、カウンタ回路C_3の動作モードがカウントモードとなる。制御信号CNTEN_3〜CNTEN_5がH状態であるため、ラッチ回路D_3の出力Q[3]がカウンタ回路C_3に入力されるとともに、カウンタ回路C_3〜C_4の出力がそれぞれカウンタ回路C_4〜C_5に入力される。その後、制御信号CNTEN_3がH状態からL状態となる。これにより、ラッチ回路D_3が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_1100（-20に相当）である。

【0143】

続いて、制御信号CMODE_4がL状態からH状態となり、カウンタ回路C_4の動作モードがデータ保護モードとなる。更に、制御信号SEL_4がL状態からH状態となった後、制御信号CMODE_4がH状態からL状態となる。つまり、切換え部MUX_4がラッチ回路D_4の出力を選択した後、カウンタ回路C_4の動作モードがカウントモードとなる。制御信号CNTEN_4〜CNTEN_5がH状態であるため、ラッチ回路D_4の出力Q[4]がカウンタ回路C_4に入力されるとともに、カウンタ回路C_4の出力がカウンタ回路C_5に入力される。その後、制御信号CNTEN_4がH状態からL状態となる。これにより、ラッチ回路D_4が保持している値（1’b0）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b10_1100（-20に相当）である。

【0144】

続いて、制御信号CMODE_5がL状態からH状態となり、カウンタ回路C_5の動作モードがデータ保護モードとなる。更に、制御信号SEL_5がL状態からH状態となった後、制御信号CMODE_5がH状態からL状態となる。つまり、切換え部MUX_5がラッチ回路D_5の出力を選択した後、カウンタ回路C_5の動作モードがカウントモードとなる。制御信号CNTEN_5がH状態であるため、ラッチ回路D_5の出力Q[5]がカウンタ回路C_5に入力される。その後、制御信号CNTEN_5がH状態からL状態となる。これにより、ラッチ回路D_5が保持している値（1’b1）が加算される。この時点で、ラッチ部108が保持している値は6’b10_1011（43に相当）、列カウント部103が保持している値は6’b00_1100（12に相当）である。

【0145】

第1のカウント値と第2のカウント値を減算（CDS処理）したデジタルデータは、水平選択部14により水平信号線を介して出力部17に転送される。上記の動作により、第1の画素信号と第2の画素信号との差分に応じた2進化データが得られる。

【0146】

【0147】

また、主カウント部18がダウンカウントモードでカウントを行って第1のカウント値を取得し、アップカウントモードでカウントを行って第2のカウント値を取得することによって、列カウント部103での反転動作を不要にすることができる。尚、1回目の読出し時に信号レベルが読み出され、2回目の読出し時にリセットレベルが読み出される場合には、主カウント部18がアップカウントモードでカウントを行って第1のカウント値を取得し、ダウンカウントモードでカウントを行って第2のカウント値を取得すればよい。

【0148】

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成は上記の実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。例えば、非特許文献1（Figure 23.11.2参照）のような固体撮像装置の下位カウント部に上記の実施形態を適用することで、上位カウント部と合わせて容易に減算（CDS処理）を実現することができる。

【符号の説明】

【0149】

2，1002・・・撮像部、5，1005・・・読出電流源部、6，1006・・・アナログ部、12，1012・・・垂直選択部、14，1014・・・水平選択部、15，1015・・・カラム処理部、16，1016・・・列AD変換部、17，1017・・・出力部、18・・・主カウント部、19，1019・・・ランプ部、20，1020・・・制御部、103・・・列カウント部、108，1108・・・ラッチ部、109，1109・・・比較部、1018・・・カウント部

【図1】