特許 5784433 Ｄ級アンプ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5784433

(24)【登録日】2015年7月31日

(45)【発行日】2015年9月24日

(54)【発明の名称】Ｄ級アンプ

(51)【国際特許分類】

   H03F 3/217 20060101AFI20150907BHJP

【ＦＩ】

   H03F3/217

【請求項の数】1

【全頁数】7

(21)【出願番号】特願2011-200175(P2011-200175)

(22)【出願日】2011年9月14日

(65)【公開番号】特開2013-62700(P2013-62700A)

(43)【公開日】2013年4月4日

【審査請求日】2014年7月9日

(73)【特許権者】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100077986

【弁理士】

【氏名又は名称】千葉 太一

(72)【発明者】

【氏名】矢野 一也

【審査官】 富澤 哲生

(56)【参考文献】

【文献】 特開平０６−２０４７５６（ＪＰ，Ａ）

【文献】 特開２００７−１２４５７４（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０００１８００（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／２１７

(57)【特許請求の範囲】

【請求項1】

外部電池から供給される電圧から昇圧電圧を生成する昇圧回路と、前記電池を電源として駆動される前記電池の正負極間に直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、昇圧電圧及び接地電圧を電源とし入力信号をＰＷＭ変調したパルスに基づいて前記昇圧電圧及び前記接地電圧とを交互に出力しかつ前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタを交互にオンオフ駆動する駆動回路と、この駆動回路の出力端と前記ＰＭＯＳトランジスタのゲートとの間に接続された容量素子と、前記駆動回路の出力が前記昇圧電圧であるタイミングに同期して前記電池の正電極と前記ＰＭＯＳトランジスタのゲートとを接続するスイッチ素子とを備え、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの接続点の電圧に基づき負荷を駆動することを特徴とするＤ級アンプ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、外部電池を電源とし、ＰＷＭ信号で駆動制御されるＤ級アンプに関する。

【背景技術】

【0002】

従来から、この種のＤ級アンプは各種構成が知られている。例えば、ＰＷＭ変調回路で外部からの入力信号をＰＷＭ信号に変換し、このＰＷＭ信号が入力する２つの駆動アンプで、これら駆動アンプに各別に接続されるとともに、外部電池の正負間に直列接続されたハイサイドとローサイドの２つのトランジスタ（スイッチング素子）を交互に駆動する一方、外部電池の電圧をＤＣＤＣコンバータで昇圧して前記駆動アンプ及び各トランジスタに供給する構成が知られている（例えば特許文献１）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００６−５０４３０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

従来のＤ級アンプは、外部電池、特に１個の外部電池で動作するのは大きな利点であるが、電源電圧が低い場合は上記各トランジスタの駆動能力が低く、例えば１．５Ｖで動作させようとすれば、３Ｖで動作させる場合の６倍以上のトランジスタサイズが必要となる。このため、ＤＣＤＣコンバータで昇圧して上記各トランジスタ動作させることが行なわれているが、消費電力が小さい回路であれば問題がないものの、スピーカのように負荷の消費電流が大きい場合には、昇圧を行なうと電力効率が大きく損なわれ、電池の消耗が大きいという不都合がある。
本発明は、この不都合を解消し、各トランジスタの駆動能力を落とすことなく、電池の消耗を少なくしたＤ級アンプを提供することを目的とする。

【課題を解決するための手段】

【0005】

この目的を達成するため本発明に係るＤ級アンプは、外部電池から供給される電圧から昇圧電圧を生成する昇圧回路と、前記電池を電源として駆動される前記電池の正負極間に直列接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと、昇圧電圧及び接地電圧を電源とし入力信号をＰＷＭ変調したパルスに基づいて前記昇圧電圧及び前記接地電圧とを交互に出力しかつ前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタを交互にオンオフ駆動する駆動回路と、この駆動回路の出力端と前記ＰＭＯＳトランジスタのゲートとの間に接続された容量素子と、前記駆動回路の出力が前記昇圧電圧であるタイミングに同期して前記電池の正電極と前記ＰＭＯＳトランジスタのゲートとを接続するスイッチ素子とを備え、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの接続点の電圧に基づき負荷を駆動するものである。

【0006】

上記構成において、駆動回路は、ＰＭＯＳトランジスタ用とＮＭＯＳトランジスタ用のドライバを、各別に備える構成と、兼用する構成とがあり、各別に備える構成にあっては、ＰＭＯＳトランジスタ用ドライバの出力端とＰＭＯＳトランジスタのゲートとの間に容量素子を接続するものである。

【発明の効果】

【0007】

本発明に係るＤ級アンプによれば、容量素子とスイッチ素子の動作によって、電池電圧から昇圧回路で生成した昇圧電圧はＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに印加されるが、前記各トランジスタを昇圧回路から供給される電流が流れることはなく、前記各トランジスタには外部電池から直接供給される電流が流れるので、外部電池の消耗が少なくてすみ、外部電池の寿命が伸びるとともに、前記各トランジスタのゲートには充分な駆動電流を流すに足る電圧を印加することができる。

【図面の簡単な説明】

【0008】

【図1】本発明の好適な実施形態を示すブロック図。

【図2】駆動回路がＰＭＯＳトランジスタ用とＮＭＯＳトランジスタ用とを兼用するドライバを備える場合を示す構成図。

【図3】駆動回路がＰＭＯＳトランジスタ用とＮＭＯＳトランジスタ用との各別のドライバを備える場合を示す構成図。

【図4】駆動回路及びスイッチ素子の一例を示す回路図。

【図5】駆動回路から昇圧電圧が出力される時の動作説明図。

【図6】駆動回路から接地電圧が出力される時の動作説明図。

【発明を実施するための形態】

【0009】

以下、本発明の好適な実施形態を添付図面に基づいて説明する。
図１に示すように、Ｄ級アンプは、外部の電池１０から供給される電圧から昇圧電圧を生成するＤＣＤＣコンバータなどの昇圧回路２０と、前記電池１０を電源として駆動される前記電池１０の正負極間に直列接続されたＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０と、昇圧電圧及び接地電圧を電源とし入力信号をＰＷＭ変調回路５０でＰＷＭ変調したパルス信号に基づいて前記ＰＭＯＳトランジスタ３０及び前記ＮＭＯＳトランジスタ４０を交互にオンオフ駆動する駆動回路６０を備えている。

【0010】

そして、駆動回路６０の出力端とＰＭＯＳトランジスタ３０のゲートとの間に容量素子７０が接続され、前記駆動回路６０の出力が昇圧電圧であるタイミングに同期して電池１０の正電極と前記ＰＭＯＳトランジスタ３０のゲートとを接続するスイッチ素子８０を設け、前記ＰＭＯＳトランジスタ３０及びＮＭＯＳトランジスタ４０の接続点の電圧をローパスフィルタ（ＬＰＦ）９０を介して供給することで負荷１００を駆動するよう構成している。

【0011】

駆動回路６０は、図２に示すように、ＰＭＯＳトランジスタ３０用とＮＭＯＳトランジスタ４０用とを兼用するドライバを備える構成と、図３に示すように、ＰＭＯＳトランジスタ３０用とＮＭＯＳトランジスタ４０用との各別のドライバを備える構成とがある。兼用ドライバの場合には、図２に示すように、インバータを３段に縦続接続してなり、その出力を容量素子７０に供給する一方、出力をインバータで反転したうえ、スイッチ素子８０に入力する。一方、各別にドライバを設ける場合には、図３に示すように、インバータの出力を各２段に縦続接続したドライバにそれぞれ入力し、それらの出力を容量素子７０あるいはＮＭＯＳトランジスタ４０に供給し、ＰＭＯＳトランジスタ３０用の１段目のインバータの出力をスイッチ素子８０に入力する。

【0012】

続いて、図４に基づき、ＰＭＯＳトランジスタ３０用とＮＭＯＳトランジスタ４０用に各別にドライバを設けた場合の駆動回路６０とスイッチ素子８０の構成例について詳細に説明する。電池１０の電圧は１．５Ｖで、この電圧１．５Ｖが昇圧回路２０によって３．３Ｖに昇圧されて駆動回路６０に供給される。駆動回路６０は、ＰＷＭ変調回路５０（図１参照）でＰＷＭ変調したパルス信号が入力するインバータ６１を備え、このインバータ６１の出力は、２つのインバータ６２ａ，６２ｂを縦続接続してなるＰＭＯＳトランジスタ用ドライバ６２と、同じく２つのインバータ６３ａ，６３ｂを縦続接続してなるＮＭＯＳトランジスタ用ドライバ６３の各インバータ６２ａ，６３ａに入力する。また、前記インバータ６２ｂの出力は容量素子７０の正電極に供給され、前記インバータ６３ｂの出力はＮＭＯＳトランジスタ４０のゲートに供給される。

【0013】

インバータ６１は、入力したパルス信号が「Ｈ」の時の出力は接地電圧０Ｖであり、「Ｌ」の時の出力は昇圧電圧３．３Ｖである。また、各インバータ６２ａ，６３ａは入力が０Ｖの時の出力が３．３Ｖ、入力が３．３Ｖの時の出力が０Ｖである。前記インバータ６２ａの出力は、ＰＭＯＳトランジスタからなるスイッチ素子８０のゲートにも供給される。前記各インバータ６２ａ，６３ａの出力がそれぞれ入力する各インバータ６２ｂ，６３ｂは、入力が０Ｖの時の出力が３．３Ｖ、入力が３．３Ｖの時の出力が０Ｖである。

【0014】

次に、上述した図４に示す回路の動作を説明する。インバータ６１に入力したパルス信号が「Ｌ」の時は、前記インバータ６１の出力は３．３Ｖとなり、各インバータ６２ａ，６３ａの出力は０Ｖ、各インバータ６２ｂ、６３ｂの出力は３．３Ｖとなる。したがって、図５状態となり、容量素子７０の正電極に３．３Ｖが供給される一方、スイッチ素子であるＰＭＯＳトランジスタ８０のゲートに０Ｖが供給されるので、このＰＭＯＳトランジスタ８０はオンとなり、ＰＭＯＳトランジスタ３０は、そのゲートに電池電圧１．５Ｖが供給されてオフ状態となる。そして、前記容量素子７０の負電極には１．５Ｖが供給されるので、３．３Ｖとの差１．８Ｖが充電される。この時、ＮＭＯＳトランジスタ４０のゲートには前記インバータ６３ｂから３．３Ｖが供給されるので、ＮＭＯＳトランジスタ４０はオンとなり、電池１０から電流が流れて負荷１００が駆動される。

【0015】

インバータ６１に入力したパルス信号が「Ｈ」の時は、前記インバータ６１の出力は０Ｖとなり、各インバータ６２ａ，６３ａの出力は３．３Ｖ、各インバータ６２ｂ、６３ｂの出力は０Ｖとなる。したがって、図６状態となり、容量素子７０に充電されていた１．８Ｖが放電される一方、スイッチ素子であるＰＭＯＳトランジスタ８０のゲートに３．３Ｖが供給されるので、このＰＭＯＳトランジスタ８０はオフとなり、ＰＭＯＳトランジスタ３０は、そのゲートに前記放電による−１．８Ｖが供給され、ゲートと基板間の電位差が−３．３Ｖとなって、駆動能力が増大した状態でオンとなり、電池１０から充分な電流が流れて負荷１００が駆動される。この時、ＮＭＯＳトランジスタ４０のゲートには前記インバータ６３ｂから０Ｖが供給されるので、このＮＭＯＳトランジスタ４０はオフとなる。

【0016】

このように、本実施形態によれば、ＰＭＯＳトランジスタ３０とＮＭＯＳトランジスタ４０を交互にオンオフ動作して負荷１００を駆動する。この際、昇圧回路２０で昇圧した電圧をＰＭＯＳトランジスタ３０あるいはＮＭＯＳトランジスタ４０の各ゲートに供給するが、これらＰＭＯＳトランジスタ３０あるいはＮＭＯＳトランジスタ４０に流れる電流は昇圧回路２０から供給することなく、電池１０から直接供給するので、電池１０の消耗を減少して、その寿命を延ばすことが可能となる。

【0017】

なお、本発明は上述の実施形態に限られるものではなく、例えば、スイッチ素子８０はＰＭＯＳトランジスタで構成するほか、ＮＭＯＳトランジスタで構成してもよく、ＮＭＯＳトランジスタの場合には駆動回路６０の出力を非反転状態でＮＭＯＳトランジスタのゲートに供給すればよい。

【符号の説明】

【0018】

１０ 電池
２０ 昇圧回路
３０ ＰＭＯＳトランジスタ
４０ ＮＭＯＳトランジスタ
５０ ＰＷＭ変調回路
６０ 駆動回路
６１ インバータ
６２ ＰＭＯＳトランジスタ用ドライバ
６２ａ，６２ｂ インバータ
６３ ＮＭＯＳ用トランジスタ用ドライバ
６３ａ，６３ｂ インバータ
７０ 容量素子
８０ スイッチ素子（ＰＭＯＳトランジスタ）
９０ ＬＰＦ
１００ 負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】